JP2000332191A - ハイブリッド型半導体装置 - Google Patents
ハイブリッド型半導体装置Info
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- gate
- output stage
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
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- H01L2224/05554—Shape in top view being square
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】 （修正有）
【課題】出力段トランジスタの特性を高めたハイブリッ
ド型半導体装置を提供することを目的とする。 【解決手段】出力段トランジスタを有するチップと、前
記チップを実装したセラミック基板と、前記セラミック
基板上に形成され、ボンディングワイヤを介して前記出
力段トランジスタと接続した整合回路と、を具備し、前
記出力段トランジスタは複数のトランジスタを並列に配
置したユニットを複数持ち、それぞれのユニットの入力
信号接続線が互いに分離して整合回路に接続しており、
ドライバ段トランジスタを３つ並列に並べた構造の出力
段トランジスタを有し、出力段トランジスタは各々独立
して形成された第一のゲートバスライン、第二のゲート
バスライン、第三のゲートバスラインを有している。
ド型半導体装置を提供することを目的とする。 【解決手段】出力段トランジスタを有するチップと、前
記チップを実装したセラミック基板と、前記セラミック
基板上に形成され、ボンディングワイヤを介して前記出
力段トランジスタと接続した整合回路と、を具備し、前
記出力段トランジスタは複数のトランジスタを並列に配
置したユニットを複数持ち、それぞれのユニットの入力
信号接続線が互いに分離して整合回路に接続しており、
ドライバ段トランジスタを３つ並列に並べた構造の出力
段トランジスタを有し、出力段トランジスタは各々独立
して形成された第一のゲートバスライン、第二のゲート
バスライン、第三のゲートバスラインを有している。
Description
【０００１】
【発明の属する技術分野】本発明はディジタル式携帯電
話端末の送信用電力増幅器（ＰＡ；Ｐｏｗｅｒ Ａｍｐ
ｌｉｆｉｅｒ）に関し、特に出力段トランジスタの構造
に関する。
話端末の送信用電力増幅器（ＰＡ；Ｐｏｗｅｒ Ａｍｐ
ｌｉｆｉｅｒ）に関し、特に出力段トランジスタの構造
に関する。
【０００２】
【従来の技術】ＰＤＣ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔ
ａｌ Ｃｅｌｌｕｌａｒ）に用いられている端末用ＰＡ
は、ＴＤＭＡ（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔ
ｉｐｌｅ Ａｃｃｅｓｓ）方式に準拠して高出力、高効
率、そして音質の向上のための低歪みが要求される。従
来のＰＡにおいて、ＧａＡｓを用いたＭＯＤＦＥＴ（Ｍ
ｏｄｕｌａｔｉｏｎ−Ｄｏｐｅｄ ＦＥＴ）のベアチッ
プをセラミック基板に実装したハイブリッドＩＣが用い
られている。ハイブリッドＩＣはドライバー段のトラン
ジスタと出力段のトランジスタを有したＧａＡｓチップ
をセラミック基板中心のキャビティ部にダイボンディン
グしている。ドライバー段トランジスタと出力段トラン
ジスタはセラミック基板上に形成されたバイアス回路や
整合回路とボンディングワイヤによって接続している。
従来のハイブリッドＩＣの回路図を図４に示す。高周波
入力信号は入力整合回路４３を通った後ドライバ段トラ
ンジスタ４５で電力増幅される。増幅された信号は段間
整合回路４４を介して出力段トランジスタ４６で更に増
幅され、出力整合回路４７を通って出力される。ゲート
電圧はドライバ段バイアス回路４１及び出力段バイアス
回路４２を介して、それぞれドライバ段トランジスタ４
５及び出力段トランジスタ４６へ印加される。ＰＡにお
いては出力段トランジスタ４６の設計が重要である。ド
ライバ段相当のゲート幅ωｇを有するトランジスタの特
性パラメータをベースに、出力段トランジスタ４６の特
性見積もりを行う。出力段トランジスタ４６の設計には
ＴＥＧ−ＦＥＴを使用する。図５はＴＥＧ−ＦＥＴを示
す平面図である。ＴＥＧ−ＦＥＴはドレインパッド５２
を有し、他端にはゲートパッド５３を有している。ドレ
インパッド５２の両側及びゲートパッド５３の両側には
グランド用のソースパッド５４を形成している。ドレイ
ンパッド５２から櫛歯状のドレイン配線５５を形成し、
ゲートパッド５３の両側のソースパッド５４から逆櫛歯
状にソース配線５６を形成している。ゲートパッド５３
にはゲートバスライン５７を形成し、ドレイン配線５５
及びソース配線５６の間にゲートフィンガー５８を形成
している。ＴＥＧ−ＦＥＴによりオンウエハ上でソース
プル及びロードプル測定を行い、隣接チャネル漏えい電
力（ ＡＣＰ＝Ａｄｊａｃｅｎｔ Ｃｈａｎｎｅｌ ｌ
ｅａｋａｇｅ Ｐｏｗｅｒ）基準で、電力付加効率（Ｐ
ＡＥ）、出力、ＰＡＥが最大になるときの入力、出力イ
ンピーダンス等のデータベースを作成する。測定パラメ
ータをゲート幅ωｇでスケーリングして、出力段トラン
ジスタの特性の見積もりと整合回路の決定を行う。出力
段トランジスタ４６は必要なＰｏｗｅｒが得られるよう
に、ゲート幅ωｇの増大を必要とする。従来のハイブリ
ッド型半導体装置では、ゲート幅ωｇの増大のためにゲ
ートフィンガーの本数の増大を行っている。図６は従来
の出力段トランジスタを示す平面図である。入力側に７
つのドレインパッド６１を有し、出力側に４つのソース
パッド６２と、ソースパッド６２間に３つのゲートパッ
ド６３を有している。ドレインパッド６１からは櫛歯状
のドレイン配線６４を形成し、ソースパッド６２からド
レイン配線６４に対して逆櫛歯状にソース配線６５を形
成している。ゲートパッド６３は各々第一のゲートバス
ライン６６、第二のゲートバスライン６７、第三のゲー
トバスライン６８を有し、これらのゲートバスラインは
互いに接続している。ゲートバスラインはドレイン配線
６４及びソース配線６５の間に形成されたゲートフィン
ガー６９を有している。
ａｌ Ｃｅｌｌｕｌａｒ）に用いられている端末用ＰＡ
は、ＴＤＭＡ（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔ
ｉｐｌｅ Ａｃｃｅｓｓ）方式に準拠して高出力、高効
率、そして音質の向上のための低歪みが要求される。従
来のＰＡにおいて、ＧａＡｓを用いたＭＯＤＦＥＴ（Ｍ
ｏｄｕｌａｔｉｏｎ−Ｄｏｐｅｄ ＦＥＴ）のベアチッ
プをセラミック基板に実装したハイブリッドＩＣが用い
られている。ハイブリッドＩＣはドライバー段のトラン
ジスタと出力段のトランジスタを有したＧａＡｓチップ
をセラミック基板中心のキャビティ部にダイボンディン
グしている。ドライバー段トランジスタと出力段トラン
ジスタはセラミック基板上に形成されたバイアス回路や
整合回路とボンディングワイヤによって接続している。
従来のハイブリッドＩＣの回路図を図４に示す。高周波
入力信号は入力整合回路４３を通った後ドライバ段トラ
ンジスタ４５で電力増幅される。増幅された信号は段間
整合回路４４を介して出力段トランジスタ４６で更に増
幅され、出力整合回路４７を通って出力される。ゲート
電圧はドライバ段バイアス回路４１及び出力段バイアス
回路４２を介して、それぞれドライバ段トランジスタ４
５及び出力段トランジスタ４６へ印加される。ＰＡにお
いては出力段トランジスタ４６の設計が重要である。ド
ライバ段相当のゲート幅ωｇを有するトランジスタの特
性パラメータをベースに、出力段トランジスタ４６の特
性見積もりを行う。出力段トランジスタ４６の設計には
ＴＥＧ−ＦＥＴを使用する。図５はＴＥＧ−ＦＥＴを示
す平面図である。ＴＥＧ−ＦＥＴはドレインパッド５２
を有し、他端にはゲートパッド５３を有している。ドレ
インパッド５２の両側及びゲートパッド５３の両側には
グランド用のソースパッド５４を形成している。ドレイ
ンパッド５２から櫛歯状のドレイン配線５５を形成し、
ゲートパッド５３の両側のソースパッド５４から逆櫛歯
状にソース配線５６を形成している。ゲートパッド５３
にはゲートバスライン５７を形成し、ドレイン配線５５
及びソース配線５６の間にゲートフィンガー５８を形成
している。ＴＥＧ−ＦＥＴによりオンウエハ上でソース
プル及びロードプル測定を行い、隣接チャネル漏えい電
力（ ＡＣＰ＝Ａｄｊａｃｅｎｔ Ｃｈａｎｎｅｌ ｌ
ｅａｋａｇｅ Ｐｏｗｅｒ）基準で、電力付加効率（Ｐ
ＡＥ）、出力、ＰＡＥが最大になるときの入力、出力イ
ンピーダンス等のデータベースを作成する。測定パラメ
ータをゲート幅ωｇでスケーリングして、出力段トラン
ジスタの特性の見積もりと整合回路の決定を行う。出力
段トランジスタ４６は必要なＰｏｗｅｒが得られるよう
に、ゲート幅ωｇの増大を必要とする。従来のハイブリ
ッド型半導体装置では、ゲート幅ωｇの増大のためにゲ
ートフィンガーの本数の増大を行っている。図６は従来
の出力段トランジスタを示す平面図である。入力側に７
つのドレインパッド６１を有し、出力側に４つのソース
パッド６２と、ソースパッド６２間に３つのゲートパッ
ド６３を有している。ドレインパッド６１からは櫛歯状
のドレイン配線６４を形成し、ソースパッド６２からド
レイン配線６４に対して逆櫛歯状にソース配線６５を形
成している。ゲートパッド６３は各々第一のゲートバス
ライン６６、第二のゲートバスライン６７、第三のゲー
トバスライン６８を有し、これらのゲートバスラインは
互いに接続している。ゲートバスラインはドレイン配線
６４及びソース配線６５の間に形成されたゲートフィン
ガー６９を有している。
【０００３】
【発明が解決しようとする課題】しかしながら、形成さ
れる多数のゲートフィンガー６９の不均一性、特にリセ
ス深さにより、出力段トランジスタ特性はばらついてし
まう。出力段トランジスタ特性のばらつきは、測定パラ
メータからゲート幅ωｇにてスケーリングした特性見積
もり値とのずれとなり、種々の回路調整作業を必要とす
る。本発明は上述の問題点に顧み、特性見積もり値との
ずれを解消した出力段トランジスタを有するハイブリッ
ド型半導体装置を提供することを目的とする。
れる多数のゲートフィンガー６９の不均一性、特にリセ
ス深さにより、出力段トランジスタ特性はばらついてし
まう。出力段トランジスタ特性のばらつきは、測定パラ
メータからゲート幅ωｇにてスケーリングした特性見積
もり値とのずれとなり、種々の回路調整作業を必要とす
る。本発明は上述の問題点に顧み、特性見積もり値との
ずれを解消した出力段トランジスタを有するハイブリッ
ド型半導体装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明におけるハイブリ
ッド型半導体装置において、出力段トランジスタを有す
るチップと、前記チップを実装したセラミック基板と、
前記セラミック基板上に形成され、ボンディングワイヤ
を介して前記出力段トランジスタと接続した整合回路と
を具備し、前記出力段トランジスタは複数のトランジス
タを並列に配置したユニットを複数持ち、それぞれのユ
ニットの入力信号接続線が互いに分離して整合回路に接
続していることを特徴とする。または、前記出力段トラ
ンジスタとドライバ段トランジスタが同一チップ内に入
出力方向を対向させた形で形成されていることを特徴と
する。
ッド型半導体装置において、出力段トランジスタを有す
るチップと、前記チップを実装したセラミック基板と、
前記セラミック基板上に形成され、ボンディングワイヤ
を介して前記出力段トランジスタと接続した整合回路と
を具備し、前記出力段トランジスタは複数のトランジス
タを並列に配置したユニットを複数持ち、それぞれのユ
ニットの入力信号接続線が互いに分離して整合回路に接
続していることを特徴とする。または、前記出力段トラ
ンジスタとドライバ段トランジスタが同一チップ内に入
出力方向を対向させた形で形成されていることを特徴と
する。
【０００５】
【発明の実施の形態】本発明におけるハイブリッド型半
導体装置の実施の形態を以下の実施例によって説明す
る。図１は本発明の第一の実施例におけるハイブリッド
型半導体装置に用いられる出力段トランジスタを示す平
面図である。出力段トランジスタはドライバ段トランジ
スタ３つを並列に並べた構造である。第一の実施例は、
出力段トランジスタの第一のゲートバスライン１、第二
のゲートバスライン２、第三のゲートバスライン３が、
各々隣接するゲートバスラインと独立して形成されてい
る点で従来例と異なる。第一の実施例におけるハイブリ
ッド型半導体装置の回路は従来例と同様である。まず高
周波入力信号は入力整合回路を通った後ドライバ段トラ
ンジスタで増幅される。次に増幅された信号は段間整合
回路を介して出力段トランジスタで更に増幅される。そ
して出力整合回路を通った後に出力される。第一の実施
例における出力段トランジスタの構造について詳しく説
明する。ＧａＡｓチップ１０の一端に７つのドレインパ
ッド４を有し、他端に４つのソースパッド５と、ソース
パッド間に３つのゲートパッド６を有している。ドレイ
ンパッド４からは櫛歯状のドレイン配線７を形成し、ソ
ースパッド５からドレイン配線７に対して逆櫛歯状にソ
ース配線８を形成している。ゲートパッド６は各々第一
のゲートバスライン１、第二のゲートバスライン２、第
三のゲートバスライン３を有し、ゲートバスライン同士
は独立している。各々のゲートバスラインはドレイン配
線７及びソース配線８の間に形成されたゲートフィンガ
ー９を有している。
導体装置の実施の形態を以下の実施例によって説明す
る。図１は本発明の第一の実施例におけるハイブリッド
型半導体装置に用いられる出力段トランジスタを示す平
面図である。出力段トランジスタはドライバ段トランジ
スタ３つを並列に並べた構造である。第一の実施例は、
出力段トランジスタの第一のゲートバスライン１、第二
のゲートバスライン２、第三のゲートバスライン３が、
各々隣接するゲートバスラインと独立して形成されてい
る点で従来例と異なる。第一の実施例におけるハイブリ
ッド型半導体装置の回路は従来例と同様である。まず高
周波入力信号は入力整合回路を通った後ドライバ段トラ
ンジスタで増幅される。次に増幅された信号は段間整合
回路を介して出力段トランジスタで更に増幅される。そ
して出力整合回路を通った後に出力される。第一の実施
例における出力段トランジスタの構造について詳しく説
明する。ＧａＡｓチップ１０の一端に７つのドレインパ
ッド４を有し、他端に４つのソースパッド５と、ソース
パッド間に３つのゲートパッド６を有している。ドレイ
ンパッド４からは櫛歯状のドレイン配線７を形成し、ソ
ースパッド５からドレイン配線７に対して逆櫛歯状にソ
ース配線８を形成している。ゲートパッド６は各々第一
のゲートバスライン１、第二のゲートバスライン２、第
三のゲートバスライン３を有し、ゲートバスライン同士
は独立している。各々のゲートバスラインはドレイン配
線７及びソース配線８の間に形成されたゲートフィンガ
ー９を有している。
【０００６】第一の実施例において、ゲートバスライン
を各々独立することにより、ゲートフィンガー９の不均
一性から生じる出力段トランジスタ特性ばらつきの影響
を低減させることができる。本実施例によると、ゲート
幅ωｇにてスケーリングした特性見積もり値と出力段ト
ランジスタとのずれを解消でき、ＰＡ製造時の歩留まり
向上が可能となる。第一の実施例において、出力段トラ
ンジスタはドライバ段トランジスタを３つ並列に並べた
構造としたが、３つ以上並べた構造とすることも可能で
ある。第二の実施例におけるハイブリッド型半導体装置
の構造について説明する。図２は第二のハイブリッド型
半導体装置のドライバ段トランジスタ及び出力段トラン
ジスタの構造を示す平面図である。第二の実施例はゲー
トバスラインの独立した出力段トランジスタ２１を用い
る点で第一の実施例と同様であるが、出力段トランジス
タ２１をドライバ段トランジスタ２２に対して入出力方
向を対向させてＧａＡｓからなる１つのチップ２３に形
成する点で異なる。１つのドライバ段トランジスタ２２
の横に、３つのトランジスタを平行に並べた構造の出力
段トランジスタ２１が形成されている。出力段トランジ
スタ２１内部の構造は第一の実施例と同様であるため説
明を省略する。チップ２３を実装したハイブリッド型半
導体装置の平面図を図３に示す。チップ２３はセラミッ
ク基板２４中心部のキャビティ部２５上に実装されてい
る。出力段トランジスタのゲートパッド２６と、ドライ
バ段トランジスタのドレインパッド２７は段間整合回路
２８とボンディングワイヤ２９及び４０によって接続し
ている。出力段トランジスタのソースパッド３０及びド
ライバ段トランジスタのソースパッド３１はグランド面
としてのキャビティ部２５とボンディングワイヤ３２及
び３３によって接続している。出力段トランジスタのド
レインパッド３４は出力整合回路３５と、ドライバ段ト
ランジスタのゲートパッド３６は入力整合回路３７とそ
れぞれボンディングワイヤ３８及び３９によって接続し
ている。
を各々独立することにより、ゲートフィンガー９の不均
一性から生じる出力段トランジスタ特性ばらつきの影響
を低減させることができる。本実施例によると、ゲート
幅ωｇにてスケーリングした特性見積もり値と出力段ト
ランジスタとのずれを解消でき、ＰＡ製造時の歩留まり
向上が可能となる。第一の実施例において、出力段トラ
ンジスタはドライバ段トランジスタを３つ並列に並べた
構造としたが、３つ以上並べた構造とすることも可能で
ある。第二の実施例におけるハイブリッド型半導体装置
の構造について説明する。図２は第二のハイブリッド型
半導体装置のドライバ段トランジスタ及び出力段トラン
ジスタの構造を示す平面図である。第二の実施例はゲー
トバスラインの独立した出力段トランジスタ２１を用い
る点で第一の実施例と同様であるが、出力段トランジス
タ２１をドライバ段トランジスタ２２に対して入出力方
向を対向させてＧａＡｓからなる１つのチップ２３に形
成する点で異なる。１つのドライバ段トランジスタ２２
の横に、３つのトランジスタを平行に並べた構造の出力
段トランジスタ２１が形成されている。出力段トランジ
スタ２１内部の構造は第一の実施例と同様であるため説
明を省略する。チップ２３を実装したハイブリッド型半
導体装置の平面図を図３に示す。チップ２３はセラミッ
ク基板２４中心部のキャビティ部２５上に実装されてい
る。出力段トランジスタのゲートパッド２６と、ドライ
バ段トランジスタのドレインパッド２７は段間整合回路
２８とボンディングワイヤ２９及び４０によって接続し
ている。出力段トランジスタのソースパッド３０及びド
ライバ段トランジスタのソースパッド３１はグランド面
としてのキャビティ部２５とボンディングワイヤ３２及
び３３によって接続している。出力段トランジスタのド
レインパッド３４は出力整合回路３５と、ドライバ段ト
ランジスタのゲートパッド３６は入力整合回路３７とそ
れぞれボンディングワイヤ３８及び３９によって接続し
ている。
【０００７】第二の実施例において、ゲートバスライン
を各々独立することにより、ゲートフィンガーの不均一
性から生じる出力段トランジスタ特性のばらつきによる
影響を低減することができる。そして、ドライバ段トラ
ンジスタと出力段トランジスタを同一チップに形成する
ことにより、トランジスタ特性をそろえることができ、
ＰＡ製造時の歩留まり向上が可能となる。第二の実施例
により高出力、高効率、低歪みのディジタル携帯電話端
末用ＰＡを提供できる。ＰＤＣ基準では５０％以上の効
率が、また、Ｎ−ＣＤＭＡ（ＩＳ−９５）基準では３０
％以上の効率が得られた。更にドライバ段トランジスタ
と出力段トランジスタの同一チップへの形成によりハイ
ブリッド型半導体装置の全体としてのサイズを小さくす
ることが可能となる。ドライバ段トランジスタと出力段
トランジスタを対向して形成することにより段間整合回
路のレイアウトの自由度が広がる。第二の実施例におい
て、出力段トランジスタはドライバ段トランジスタを３
つ並列に並べた構造としたが、３つ以上並べた構造とす
ることも可能である。
を各々独立することにより、ゲートフィンガーの不均一
性から生じる出力段トランジスタ特性のばらつきによる
影響を低減することができる。そして、ドライバ段トラ
ンジスタと出力段トランジスタを同一チップに形成する
ことにより、トランジスタ特性をそろえることができ、
ＰＡ製造時の歩留まり向上が可能となる。第二の実施例
により高出力、高効率、低歪みのディジタル携帯電話端
末用ＰＡを提供できる。ＰＤＣ基準では５０％以上の効
率が、また、Ｎ−ＣＤＭＡ（ＩＳ−９５）基準では３０
％以上の効率が得られた。更にドライバ段トランジスタ
と出力段トランジスタの同一チップへの形成によりハイ
ブリッド型半導体装置の全体としてのサイズを小さくす
ることが可能となる。ドライバ段トランジスタと出力段
トランジスタを対向して形成することにより段間整合回
路のレイアウトの自由度が広がる。第二の実施例におい
て、出力段トランジスタはドライバ段トランジスタを３
つ並列に並べた構造としたが、３つ以上並べた構造とす
ることも可能である。
【０００８】
【発明の効果】本発明におけるハイブリッド型半導体装
置において、ゲート幅ωｇにてスケーリングした特性見
積もり値と出力段トランジスタとのずれを解消でき、Ｐ
Ａ製造時の歩留まり向上が可能となる。
置において、ゲート幅ωｇにてスケーリングした特性見
積もり値と出力段トランジスタとのずれを解消でき、Ｐ
Ａ製造時の歩留まり向上が可能となる。
【図１】本発明の第一の実施例におけるハイブリッド型
半導体装置の出力段トランジスタの構造を示す平面図、
半導体装置の出力段トランジスタの構造を示す平面図、
【図２】本発明の第二の実施例におけるハイブリッド型
半導体装置のチップ内部の構造を示す平面図、
半導体装置のチップ内部の構造を示す平面図、
【図３】本発明の第二の実施例におけるハイブリッド型
半導体装置の回路図、
半導体装置の回路図、
【図４】従来のハイブリッド型半導体装置の回路図、
【図５】ＴＥＧ−ＦＥＴの構造を示す平面図、
【図６】従来のハイブリッド型半導体装置の出力段トラ
ンジスタの構造を示す平面図。
ンジスタの構造を示す平面図。
１、２、３…ゲートバスライン ４…ドレインパッド ５…ソースパッド ６…ゲートパッド ７…ドレイン配線 ８…ソース配線 ９…ゲートフィンガー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 越智 雅範 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内 (72)発明者 細井 重広 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内 Ｆターム(参考） 5F102 FA02 FA07 FA10 GA01 GB01 GC01 GD04 GJ05 GJ10 GL05 GS09 GV03 5J091 AA01 AA41 CA15 CA88 FA16 HA24 HA25 HA29 KA00 KA12 KA29 QA03 SA14
Claims (2)
- 【請求項１】出力段トランジスタを有するチップと、前
記チップを実装したセラミック基板と、前記セラミック
基板上に形成され、ボンディングワイヤを介して前記出
力段トランジスタと接続した整合回路と、を具備し、前
記出力段トランジスタは複数のトランジスタを並列に配
置したユニットを複数持ち、それぞれのユニットの入力
信号接続線が互いに分離して整合回路に接続しているこ
とを特徴とするハイブリッド型半導体装置。 - 【請求項２】前記出力段トランジスタとドライバ段トラ
ンジスタが同一チップ内に入出力方向を対向させた形で
形成されていることを特徴とする請求項１に記載のハイ
ブリッド型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13535399A JP2000332191A (ja) | 1999-05-17 | 1999-05-17 | ハイブリッド型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13535399A JP2000332191A (ja) | 1999-05-17 | 1999-05-17 | ハイブリッド型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332191A true JP2000332191A (ja) | 2000-11-30 |
Family
ID=15149781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13535399A Pending JP2000332191A (ja) | 1999-05-17 | 1999-05-17 | ハイブリッド型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000332191A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1357601A2 (en) * | 2002-04-22 | 2003-10-29 | Power Integrations, Inc. | Power integrated circuit with distributed gate driver |
| JP2008141055A (ja) * | 2006-12-04 | 2008-06-19 | Toshiba Corp | 半導体装置 |
-
1999
- 1999-05-17 JP JP13535399A patent/JP2000332191A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1357601A2 (en) * | 2002-04-22 | 2003-10-29 | Power Integrations, Inc. | Power integrated circuit with distributed gate driver |
| EP1513197A2 (en) * | 2002-04-22 | 2005-03-09 | Power Integrations, Inc. | Power integrated circuit with distributed gate driver |
| EP1513197A3 (en) * | 2002-04-22 | 2007-08-29 | Power Integrations, Inc. | Power integrated circuit with distributed gate driver |
| EP1357601A3 (en) * | 2002-04-22 | 2007-08-29 | Power Integrations, Inc. | Power integrated circuit with distributed gate driver |
| JP2008141055A (ja) * | 2006-12-04 | 2008-06-19 | Toshiba Corp | 半導体装置 |
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