JP2870503B2 - ヘテロ接合バイポーラトランジスタ - Google Patents
ヘテロ接合バイポーラトランジスタInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、複数のセルトラン
ジスタを有するヘテロ接合バイポーラトランジスタに関
する。
ジスタを有するヘテロ接合バイポーラトランジスタに関
する。
【０００２】
【従来の技術】近年、ヘテロ接合バイポーラトランジス
タ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏ
ｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が電界効果トランジス
タ（ＦＥＴ）と並びマイクロ波帯増幅器の出力トランジ
スタとして用いられるようになっている。図７はＨＢＴ
を有する従来の半導体装置の平面図、図８は図７の半導
体チップ７５の周辺を拡大した拡大平面図、図９は図８
のＨＢＴ８２とチップコンデンサ７６、７７とボンディ
ング線７９、８０の等価回路である。
タ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏ
ｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が電界効果トランジス
タ（ＦＥＴ）と並びマイクロ波帯増幅器の出力トランジ
スタとして用いられるようになっている。図７はＨＢＴ
を有する従来の半導体装置の平面図、図８は図７の半導
体チップ７５の周辺を拡大した拡大平面図、図９は図８
のＨＢＴ８２とチップコンデンサ７６、７７とボンディ
ング線７９、８０の等価回路である。
【０００３】この従来の半導体装置は、入力側伝送線路
７１と出力側伝送線路７２と整合スタブ７３、７４とチ
ップコンデンサ７６、７７と半導体チップ７５とボンデ
ィング線７８、７９、８０、８１で構成される。また、
半導体チップ７５は４つのＨＢＴ８２をその中に有して
いる。
７１と出力側伝送線路７２と整合スタブ７３、７４とチ
ップコンデンサ７６、７７と半導体チップ７５とボンデ
ィング線７８、７９、８０、８１で構成される。また、
半導体チップ７５は４つのＨＢＴ８２をその中に有して
いる。
【０００４】半導体チップ７５の中に設けられているＨ
ＢＴ８２はそれぞれボンディング線７９によりチップコ
ンデンサ７６に、ボンディング線８０によりチップコン
デンサ７７に接続されている。チップコンデンサ７６は
さらにボンディング線７８により入力側伝送線路７１に
接続されている。そして、入力側伝送線路７１と接地配
線の間には整合スタブ７４が設けられている。同様に、
チップコンデンサ７７はボンディング線８１により出力
側伝送線路７２に接続されている。そして、出力側伝送
線路７２と接地配線の間には整合スタブ７３が設けられ
ている。
ＢＴ８２はそれぞれボンディング線７９によりチップコ
ンデンサ７６に、ボンディング線８０によりチップコン
デンサ７７に接続されている。チップコンデンサ７６は
さらにボンディング線７８により入力側伝送線路７１に
接続されている。そして、入力側伝送線路７１と接地配
線の間には整合スタブ７４が設けられている。同様に、
チップコンデンサ７７はボンディング線８１により出力
側伝送線路７２に接続されている。そして、出力側伝送
線路７２と接地配線の間には整合スタブ７３が設けられ
ている。
【０００５】また、ＨＢＴ８２は８つのセルトランジス
タにより構成され、各セルトランジスタはそれぞれエミ
ッタ電極８６、コレクタ電極８８、ベース電極を有して
いる。各エミッタ電極８６はエミッタ配線８４にそれぞ
れ接続され、ボンディング線７９を経由してチップコン
デンサ７６に接続されている。各ベース電極は図８には
図示されていないが、ベース配線８５にそれぞれ接続さ
れ接地バイアホール８７により接地されている。各コレ
クタ電極８８は、コレクタ配線８３にそれぞれ接続され
ボンディング線８０を経由してチップコンデンサ７７に
接続されている。
タにより構成され、各セルトランジスタはそれぞれエミ
ッタ電極８６、コレクタ電極８８、ベース電極を有して
いる。各エミッタ電極８６はエミッタ配線８４にそれぞ
れ接続され、ボンディング線７９を経由してチップコン
デンサ７６に接続されている。各ベース電極は図８には
図示されていないが、ベース配線８５にそれぞれ接続さ
れ接地バイアホール８７により接地されている。各コレ
クタ電極８８は、コレクタ配線８３にそれぞれ接続され
ボンディング線８０を経由してチップコンデンサ７７に
接続されている。
【０００６】通常、マイクロ波帯増幅器に使用されるト
ランジスタは入出力のインピーダンスがきわめて低いた
め、５０Ωに電気的整合を取るために半導体チップ７５
の外部にインピーダンス整合回路を設ける必要がある。
この従来のヘテロ接合バイポーラトランジスタでは、半
導体チップ７５の両側に配置されたチップコンデンサ７
６、７７と、入力側伝送線路７１と出力側伝送線路７２
とに設けられた整合スタブ７３、７４と、ボンディング
線７８、７９、８０、８１のインダクタンスとが集中定
数回路となり、インピーダンス整合回路を構成してい
る。
ランジスタは入出力のインピーダンスがきわめて低いた
め、５０Ωに電気的整合を取るために半導体チップ７５
の外部にインピーダンス整合回路を設ける必要がある。
この従来のヘテロ接合バイポーラトランジスタでは、半
導体チップ７５の両側に配置されたチップコンデンサ７
６、７７と、入力側伝送線路７１と出力側伝送線路７２
とに設けられた整合スタブ７３、７４と、ボンディング
線７８、７９、８０、８１のインダクタンスとが集中定
数回路となり、インピーダンス整合回路を構成してい
る。
【０００７】図８の従来のＨＢＴ８２の等価回路を図９
に示す。
に示す。
【０００８】セルトランジスタ９８は、ＨＢＴ８２を構
成構成している８つのセルトランジスタを示している。
図８においてＨＢＴ８２を構成する各セルトランジスタ
９８のコレクタ電極８８とボンディング線８０を結ぶコ
レクタ配線８３は、各セルトランジスタ９８間において
一定の電気長を有するため、隣接するセルトランジスタ
９８との間の配線の電気長を図９の等価回路では伝送線
路９４として表している。また、コイル９５はボンディ
ング線８０のインダクタンスを示し、コンデンサ９６は
チップコンデンサ７７のキャパシタンスを示し、コイル
１０１はボンディング線８１のインダクタンスを示し、
コンデンサ１０２は整合スタブ７３を示し、出力端子９
７は出力側伝送線路７２を示している。
成構成している８つのセルトランジスタを示している。
図８においてＨＢＴ８２を構成する各セルトランジスタ
９８のコレクタ電極８８とボンディング線８０を結ぶコ
レクタ配線８３は、各セルトランジスタ９８間において
一定の電気長を有するため、隣接するセルトランジスタ
９８との間の配線の電気長を図９の等価回路では伝送線
路９４として表している。また、コイル９５はボンディ
ング線８０のインダクタンスを示し、コンデンサ９６は
チップコンデンサ７７のキャパシタンスを示し、コイル
１０１はボンディング線８１のインダクタンスを示し、
コンデンサ１０２は整合スタブ７３を示し、出力端子９
７は出力側伝送線路７２を示している。
【０００９】また、エミッタ電極８６も同様にして伝送
線路９４を隣接するセルトランジスタとの間に有しつつ
コイル９２に接続される。ここでコイル９２はボンディ
ング線７９のインダクタンスを示し、コンデンサ９３は
チップコンデンサ７６のキャパシタンスを示し、コイル
９９はボンディング線７８のインダクタンスを示し、コ
ンデンサ１００は整合スタブ７４を示し、入力端子９１
は入力側伝送線路７１を示してている。
線路９４を隣接するセルトランジスタとの間に有しつつ
コイル９２に接続される。ここでコイル９２はボンディ
ング線７９のインダクタンスを示し、コンデンサ９３は
チップコンデンサ７６のキャパシタンスを示し、コイル
９９はボンディング線７８のインダクタンスを示し、コ
ンデンサ１００は整合スタブ７４を示し、入力端子９１
は入力側伝送線路７１を示してている。
【００１０】この等価回路から分かるように、この整合
回路では入力あるいは出力のインピーダンス整合条件が
各セルトランジスタ９８により異なっているため、整合
損失が大きくなってしまう。特にトランジスタの動作周
波数が高いほど信号波長が短いため、各セルトランジス
タ９８から整合回路に至るばらつきが素子全体の特性に
及ぼす影響が大きくなる。特にインピーダンスが低いま
ま整合条件がばらつく場合、整合損失はいっそう大きく
なる。
回路では入力あるいは出力のインピーダンス整合条件が
各セルトランジスタ９８により異なっているため、整合
損失が大きくなってしまう。特にトランジスタの動作周
波数が高いほど信号波長が短いため、各セルトランジス
タ９８から整合回路に至るばらつきが素子全体の特性に
及ぼす影響が大きくなる。特にインピーダンスが低いま
ま整合条件がばらつく場合、整合損失はいっそう大きく
なる。
【００１１】ここで、上記のように整合回路を半導体チ
ップ７５の外に接続する方法は、ＦＥＴにおいても最も
一般的に用いられている方法であるが、チップコンデン
サ７６、７７や、整合スタブ７３、７４や、ボンディン
グ線７８、７９、８０、８１はキャパシタンス素子やイ
ンダクタンス素子としては特性の再現性に乏しいため、
整合回路を半導体チップ７５上に形成する方法が提案さ
れている。
ップ７５の外に接続する方法は、ＦＥＴにおいても最も
一般的に用いられている方法であるが、チップコンデン
サ７６、７７や、整合スタブ７３、７４や、ボンディン
グ線７８、７９、８０、８１はキャパシタンス素子やイ
ンダクタンス素子としては特性の再現性に乏しいため、
整合回路を半導体チップ７５上に形成する方法が提案さ
れている。
【００１２】図１０は特開平４−２５２０３８号公報に
記載されているＦＥＴの従来例を示す。この従来のＦＥ
Ｔは半導体基板１１７と、半導体基板１１７の上に形成
された誘電体絶縁膜１１６と、誘電体絶縁膜１１６の上
に形成されたソース電極１１５と、ソース電極１１５の
上に形成されたゲートボンディング電極１１４と、ゲー
ト電極１１１と、ゲート電極１１１とゲートボンディン
グ電極１１４を接続するゲート引出し配線１１２を有し
ている。
記載されているＦＥＴの従来例を示す。この従来のＦＥ
Ｔは半導体基板１１７と、半導体基板１１７の上に形成
された誘電体絶縁膜１１６と、誘電体絶縁膜１１６の上
に形成されたソース電極１１５と、ソース電極１１５の
上に形成されたゲートボンディング電極１１４と、ゲー
ト電極１１１と、ゲート電極１１１とゲートボンディン
グ電極１１４を接続するゲート引出し配線１１２を有し
ている。
【００１３】この従来例では、ゲート引出し配線１１２
を利用してインダクタンスを形成し、さらにゲートボン
ディング電極１１４を誘電体絶縁膜１１６を挟んでソー
ス電極１１５の上に設けることによりキャパシタンスを
形成している。この方法により整合回路の精度と増幅器
の製造上の安定性を改善している。
を利用してインダクタンスを形成し、さらにゲートボン
ディング電極１１４を誘電体絶縁膜１１６を挟んでソー
ス電極１１５の上に設けることによりキャパシタンスを
形成している。この方法により整合回路の精度と増幅器
の製造上の安定性を改善している。
【００１４】このＦＥＴにおける整合回路をトランジス
タチップ上に形成する従来の技術を図８のＨＢＴ８２に
適用すると、インピーダンス整合回路を構成する各キャ
パシタンスや各インダクタンスの特性は均一になるが、
各セルトランジスタからインピーダンス整合回路までの
電気長のばらつきの問題は解決できないため整合損失は
発生する。
タチップ上に形成する従来の技術を図８のＨＢＴ８２に
適用すると、インピーダンス整合回路を構成する各キャ
パシタンスや各インダクタンスの特性は均一になるが、
各セルトランジスタからインピーダンス整合回路までの
電気長のばらつきの問題は解決できないため整合損失は
発生する。
【００１５】
【発明が解決しようとする課題】上述した従来の半導体
装置では、トランジスタを構成する個々のセルトランジ
スタから見ると整合回路までの電気長がまちまちになる
ため、入力あるいは出力のインピーダンス整合条件がば
らつき、整合損失が大きくなるという問題点があった。
装置では、トランジスタを構成する個々のセルトランジ
スタから見ると整合回路までの電気長がまちまちになる
ため、入力あるいは出力のインピーダンス整合条件がば
らつき、整合損失が大きくなるという問題点があった。
【００１６】本発明の目的は、配線のばらつきによる整
合損失を最小限に抑えたヘテロ接合バイポーラトランジ
スタを提供することである。
合損失を最小限に抑えたヘテロ接合バイポーラトランジ
スタを提供することである。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明のヘテロ接合バイポーラトランジスタは、各
セルトランジスタに対して、引出し配線のインダクタン
スと前記引出し配線と誘電体絶縁膜と接地配線とからな
るキャパシタンスとからなるインピーダンス整合回路が
前記ヘテロ接合バイポーラトランジスタ上の入力側ある
いは出力側に設けられており、前記セルトランジスタと
前記インピーダンス整合回路との電気的な位置関係がほ
ぼ同一である。
に、本発明のヘテロ接合バイポーラトランジスタは、各
セルトランジスタに対して、引出し配線のインダクタン
スと前記引出し配線と誘電体絶縁膜と接地配線とからな
るキャパシタンスとからなるインピーダンス整合回路が
前記ヘテロ接合バイポーラトランジスタ上の入力側ある
いは出力側に設けられており、前記セルトランジスタと
前記インピーダンス整合回路との電気的な位置関係がほ
ぼ同一である。
【００１８】本発明は、ＨＢＴ上にインダクタンスとキ
ャパシタンスを形成し整合回路とし、各セルトランジス
タを並列に並べ各セルトランジスタからインピーダンス
整合回路までの引出し配線の電気長を揃えることによ
り、各セルトランジスタ間の整合条件の差を無くすよう
にしたものである。したがって、ＨＢＴの整合損失を最
小限に抑えることができる。
ャパシタンスを形成し整合回路とし、各セルトランジス
タを並列に並べ各セルトランジスタからインピーダンス
整合回路までの引出し配線の電気長を揃えることによ
り、各セルトランジスタ間の整合条件の差を無くすよう
にしたものである。したがって、ＨＢＴの整合損失を最
小限に抑えることができる。
【００１９】本発明の実施態様によれば、前記インダク
タンスを形成する前記引出し配線がエアブリッジにより
形成されている。
タンスを形成する前記引出し配線がエアブリッジにより
形成されている。
【００２０】本発明は、インダクタンスを形成する引出
し配線をエアブリッジにより形成し、限られた面積にお
いても大きなインダクタンスを得ることができるように
したものである。
し配線をエアブリッジにより形成し、限られた面積にお
いても大きなインダクタンスを得ることができるように
したものである。
【００２１】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００２２】図１（ａ）、（ｂ）はそれぞれ本発明の第
１の実施形態のＨＢＴの平面図および拡大断面図であ
る。図１（ｂ）は、図１（ａ）のＡ部−Ｂ部間を切断し
拡大したものである。
１の実施形態のＨＢＴの平面図および拡大断面図であ
る。図１（ｂ）は、図１（ａ）のＡ部−Ｂ部間を切断し
拡大したものである。
【００２３】本実施形態のＨＢＴは、半導体基板１１
と、半導体基板１１の下に形成されグランドに接地され
ている金メッキ１２と、半導体基板１１の上に形成され
た８つのセルトランジスタ１と、エミッタ配線２と、コ
レクタ配線３と、ベース配線４と、コレクタ配線３とベ
ース配線４の間に形成された誘電体絶縁膜９と、ボンデ
ィング線７、８と、ベース配線４と金メッキ１２を接続
するための接地バイアホール１０と、絶縁体層間膜１３
を有している。各セルトランジスタ１はそれぞれエミッ
タ電極１４と、コレクタ電極１６と、ベース電極１５を
有している。また、エミッタ配線２はボンディング線７
を接続するためのエミッタボンディング電極２aを有し
ている。コレクタ配線３はボンディング線８を接続する
ためのコレクタボンディング電極３aと、エアブリッジ
により形成されたコレクタ引出し配線３bを有してい
る。
と、半導体基板１１の下に形成されグランドに接地され
ている金メッキ１２と、半導体基板１１の上に形成され
た８つのセルトランジスタ１と、エミッタ配線２と、コ
レクタ配線３と、ベース配線４と、コレクタ配線３とベ
ース配線４の間に形成された誘電体絶縁膜９と、ボンデ
ィング線７、８と、ベース配線４と金メッキ１２を接続
するための接地バイアホール１０と、絶縁体層間膜１３
を有している。各セルトランジスタ１はそれぞれエミッ
タ電極１４と、コレクタ電極１６と、ベース電極１５を
有している。また、エミッタ配線２はボンディング線７
を接続するためのエミッタボンディング電極２aを有し
ている。コレクタ配線３はボンディング線８を接続する
ためのコレクタボンディング電極３aと、エアブリッジ
により形成されたコレクタ引出し配線３bを有してい
る。
【００２４】各エミッタ電極１４はそれぞれエミッタ配
線２に接続され、さらにエミッタボンディング電極２a
に接続されたボンディング線７により外の回路に接続さ
れている。各コレクタ電極１６はコレクタ電極引出し開
口部５を通してコレクタ引出し配線３bによりコレクタ
配線３に接続され、さらにコレクタボンディング電極３
aに接続されたボンディング線８により外の回路に接続
されている。各ベース電極１５は、ベース電極引出し開
口部６を通してベース配線４に接続され接地バイアホー
ル１０により金メッキ１２に接続されることにより接地
配線に接続されている。
線２に接続され、さらにエミッタボンディング電極２a
に接続されたボンディング線７により外の回路に接続さ
れている。各コレクタ電極１６はコレクタ電極引出し開
口部５を通してコレクタ引出し配線３bによりコレクタ
配線３に接続され、さらにコレクタボンディング電極３
aに接続されたボンディング線８により外の回路に接続
されている。各ベース電極１５は、ベース電極引出し開
口部６を通してベース配線４に接続され接地バイアホー
ル１０により金メッキ１２に接続されることにより接地
配線に接続されている。
【００２５】本実施形態では、コレクタ引出し配線３a
によりインダクタンスを形成し、コレクタ配線３をベー
ス配線４の上に設け、その間に誘電体絶縁膜（Ｓｉ
Ｏ2）９を設けることによりキャパシタンスを形成して
いる。そして、このインダクタンスとキャパシタンスに
よりインピーダンス整合回路を形成している。
によりインダクタンスを形成し、コレクタ配線３をベー
ス配線４の上に設け、その間に誘電体絶縁膜（Ｓｉ
Ｏ2）９を設けることによりキャパシタンスを形成して
いる。そして、このインダクタンスとキャパシタンスに
よりインピーダンス整合回路を形成している。
【００２６】図２に本実施形態のＨＢＴの等価回路を示
す。本実施形態のＨＢＴはベース電極１５が接地バイア
ホール１０を通して接地されたベース接地の構成になっ
ている。この等価回路において、コイル２１はコレクタ
引出し配線３bのインダクタンスを示し、コンデンサ２
２は、コレクタ配線３とベース配線４との間のキャパシ
タンスを示し、入力端子２４はボンディング線７を示
し、出力端子２３はボンディング線８を示している。
す。本実施形態のＨＢＴはベース電極１５が接地バイア
ホール１０を通して接地されたベース接地の構成になっ
ている。この等価回路において、コイル２１はコレクタ
引出し配線３bのインダクタンスを示し、コンデンサ２
２は、コレクタ配線３とベース配線４との間のキャパシ
タンスを示し、入力端子２４はボンディング線７を示
し、出力端子２３はボンディング線８を示している。
【００２７】ここで、各セルトランジスタ１とコンデン
サ２２を結ぶコイル２１のインダクタンスすなわちコレ
クタ引出し配線３bの長さはほぼ均一になっているの
で、各セルトランジスタ１間の整合条件を揃えることが
できる。その結果、従来のように電気長が不揃いのまま
電極引出し配線を束ねる方法よりも整合損失を最少限に
抑えることができる。これにより従来よりも高い周波数
の電力増幅器に対してＨＢＴを用いることが可能にな
る。
サ２２を結ぶコイル２１のインダクタンスすなわちコレ
クタ引出し配線３bの長さはほぼ均一になっているの
で、各セルトランジスタ１間の整合条件を揃えることが
できる。その結果、従来のように電気長が不揃いのまま
電極引出し配線を束ねる方法よりも整合損失を最少限に
抑えることができる。これにより従来よりも高い周波数
の電力増幅器に対してＨＢＴを用いることが可能にな
る。
【００２８】次に、第２の実施形態について図３、図４
を用いて説明する。
を用いて説明する。
【００２９】図３は、本発明の第２の実施形態のＨＢＴ
の平面図、図４は図３のＨＢＴの等価回路である。
の平面図、図４は図３のＨＢＴの等価回路である。
【００３０】本実施形態は図１の第１の実施形態におい
てベース電極とエミッタ電極を入れ替えたものである。
てベース電極とエミッタ電極を入れ替えたものである。
【００３１】本実施形態は、エミッタ接地のＨＢＴにお
いてコレクタ電極と出力端子２３の間に整合回路を設
け、各セルトランジスタ１間で出力インピーダンスの整
合条件を揃えたものである。
いてコレクタ電極と出力端子２３の間に整合回路を設
け、各セルトランジスタ１間で出力インピーダンスの整
合条件を揃えたものである。
【００３２】次に、第３の実施形態について図５、図６
を用いて説明する。
を用いて説明する。
【００３３】図５は、本発明の第３の実施形態のＨＢＴ
の平面図、図６は図５のＨＢＴの等価回路である。
の平面図、図６は図５のＨＢＴの等価回路である。
【００３４】本実施形態は、第２の実施形態のインダク
タンスおよびキャパシタンスを入力側である入力端子２
４とベース電極の間に設け、各セルトランジスタ１間で
入力インピーダンスの整合条件を揃えたものである。
タンスおよびキャパシタンスを入力側である入力端子２
４とベース電極の間に設け、各セルトランジスタ１間で
入力インピーダンスの整合条件を揃えたものである。
【００３５】本実施形態は、エミッタ接地のＨＢＴにお
いてベース側に整合回路を設け、各セルトランジスタ１
間で入力インピーダンスの整合条件を揃えたものであ
る。
いてベース側に整合回路を設け、各セルトランジスタ１
間で入力インピーダンスの整合条件を揃えたものであ
る。
【００３６】第１から第３の本実施形態では、コレクタ
引出し配線３bをエアブリッジで形成することにより大
きなインダクタンスを得ているが、基板上にコレクタの
引出し配線を形成してもよい。
引出し配線３bをエアブリッジで形成することにより大
きなインダクタンスを得ているが、基板上にコレクタの
引出し配線を形成してもよい。
【００３７】
【発明の効果】以上説明したように、本発明は、ＨＢＴ
の整合損失を最少限に抑え高い周波数帯の電力増幅器に
用いることが可能になるという効果を有する。
の整合損失を最少限に抑え高い周波数帯の電力増幅器に
用いることが可能になるという効果を有する。
【図１】本発明の第１の実施形態の半導体装置の平面図
（図１（ａ））と拡大断面図（図１（ｂ））である。
（図１（ａ））と拡大断面図（図１（ｂ））である。
【図２】図１の半導体装置の等価回路である。
【図３】本発明の第２の実施形態のＨＢＴの平面図であ
る。
る。
【図４】図３のＨＢＴの等価回路である。
【図５】本発明の第３の実施形態のＨＢＴの平面図であ
る。
る。
【図６】図５のＨＢＴの等価回路である。
【図７】従来のＨＢＴの平面図である。
【図８】図７の半導体チップ７５の周辺を拡大した拡大
平面図である。
平面図である。
【図９】図８の従来のＨＢＴ８２の等価回路である。
【図１０】従来のＦＥＴを示す平面図である。
１ セルトランジスタ ２ エミッタ配線 ２a エミッタボンディング電極 ３ コレクタ配線 ３a コレクタボンディング電極 ３b コレクタ引出し配線 ４ ベース配線 ４a ベースボンディング電極 ５ コレクタ電極引出し開口部 ６ ベース電極引出し開口部 ７ ボンディング線 ８ ボンディング線 ９ 誘電体絶縁膜 １０ 接地バイアホール １１ 半導体基板 １２ 金メッキ １３ 絶縁体層間膜 １４ エミッタ電極 １５ ベース電極 １６ コレクタ電極 ２１ コイル ２２ コンデンサ ２３ 出力端子 ２４ 入力端子 ７１ 入力側伝送線路 ７２ 出力側伝送線路 ７３、７４ 整合スタブ ７５ 半導体チップ ７６、７７ チップコンデンサ ７８〜８１ ボンディング線 ８２ ＨＢＴ ８３ コレクタ配線 ８４ エミッタ配線 ８５ ベース配線 ８６ エミッタ電極 ８７ 接地バイアホール ８８ コレクタ電極 ９１ 入力端子 ９２ コイル ９３ コンデンサ ９４ 伝送線路 ９５ コイル ９６ コンデンサ ９７ 出力端子 ９８ セルトランジスタ ９９ コイル １００ コンデンサ １０１ コイル １０２ コンデンサ １１１ ゲート電極 １１２ ゲート引出し配線 １１３ 絶縁膜 １１４ ゲートボンディング電極 １１５ ソース電極 １１６ 誘電体絶縁膜 １１７ 半導体基板
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/68 - 29/737 H01L 21/33 - 21/331 H01L 27/06 H01L 27/08 H01L 27/082 H01L 21/822 H01L 21/8222 - 21/8228 H01L 21/8232
Claims (7)
- 【請求項１】 複数のセルトランジスタから構成される
ヘテロ接合バイポーラトランジスタにおいて、 前記各セルトランジスタの信号入力用電極から引き出さ
れそれぞれ均一の長さを有する複数の第１の配線の一部
により形成された複数のインダクタンスと、前記各第１
の配線と前記各セルトランジスタの接地用電極から引き
出された複数の第２の配線とがそれぞれ誘電体絶縁膜を
挟んで対応することによって形成される複数のキャパシ
タンスとから構成されるインピーダンス整合回路を有す
ることを特徴とするヘテロ接合バイポーラトランジス
タ。 - 【請求項２】 前記各信号入力用電極がベース電極であ
り、前記各接地用電極がエミッタ電極である請求項１記
載のヘテロ接合バイポーラトランジスタ。 - 【請求項３】 前記各信号入力用電極がエミッタ電極で
あり、前記各接地用電極がベース電極である請求項１記
載のヘテロ接合バイポーラトランジスタ。 - 【請求項４】 複数のセルトランジスタから構成される
ヘテロ接合バイポーラトランジスタにおいて、 前記各セルトランジスタの信号出力用電極から引き出さ
れそれぞれ均一の長さを有する複数の第１の配線の一部
により形成された複数のインダクタンスと、前記各第１
の配線と前記各セルトランジスタの接地用電極から引き
出された複数の第２の配線とがそれぞれ誘電体絶縁膜を
挟んで対応することによって形成される複数のキャパシ
タンスとから構成されるインピーダンス整合回路を有す
ることを特徴とするヘテロ接合バイポーラトランジス
タ。 - 【請求項５】 前記各信号出力用電極がコレクタ電極で
あり、前記各接地用電極がエミッタ電極である請求項４
記載のヘテロ接合バイポーラトランジスタ。 - 【請求項６】 前記各信号出力用電極がコレクタ電極で
あり、前記各接地用電極がベース電極である請求項４記
載のヘテロ接合バイポーラトランジスタ。 - 【請求項７】 前記各第１の配線の一部が、それぞれエ
アブリッジにより形成されている請求項１から６のいず
れか１項記載のヘテロ接合バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27455896A JP2870503B2 (ja) | 1996-10-17 | 1996-10-17 | ヘテロ接合バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27455896A JP2870503B2 (ja) | 1996-10-17 | 1996-10-17 | ヘテロ接合バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10125796A JPH10125796A (ja) | 1998-05-15 |
| JP2870503B2 true JP2870503B2 (ja) | 1999-03-17 |
Family
ID=17543407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27455896A Expired - Fee Related JP2870503B2 (ja) | 1996-10-17 | 1996-10-17 | ヘテロ接合バイポーラトランジスタ |
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| Country | Link |
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| JP (1) | JP2870503B2 (ja) |
-
1996
- 1996-10-17 JP JP27455896A patent/JP2870503B2/ja not_active Expired - Fee Related
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