JPH0774558A - 集積化増幅器 - Google Patents
集積化増幅器Info
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- JPH0774558A JPH0774558A JP5240270A JP24027093A JPH0774558A JP H0774558 A JPH0774558 A JP H0774558A JP 5240270 A JP5240270 A JP 5240270A JP 24027093 A JP24027093 A JP 24027093A JP H0774558 A JPH0774558 A JP H0774558A
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-
- Y02B60/50—
Abstract
(57)【要約】
【目的】 ＦＥＴを含む増幅回路を多段に縦続接続した
多段増幅回路を少なくとも２個並列に接続した増幅回路
を有する集積化増幅器で、電源バイアス供給用端子の数
を少なくしうるものを提供する。 【構成】 当該多段増幅回路のうちの個々の多段増幅回
路の同一段にあるＦＥＴのゲートおよびドレインへのバ
イアス印加点Ｐに２本の１／４波長ショートスタブＬ12
〜Ｌ62とＬ13〜Ｌ63の一端を接続し、これらのショート
スタブの他端を共通のキャパシタＣ12〜Ｃ62を通して接
地するとともに、前記多段増幅回路のうちの一つの多段
増幅回路のＦＥＴのゲートおよびドレインのバイアス印
加点に他のショートスタブＬ11〜Ｌ61の一端を接続し、
このショートスタブの他端にバイアス電源を供給するよ
うに構成する。
多段増幅回路を少なくとも２個並列に接続した増幅回路
を有する集積化増幅器で、電源バイアス供給用端子の数
を少なくしうるものを提供する。 【構成】 当該多段増幅回路のうちの個々の多段増幅回
路の同一段にあるＦＥＴのゲートおよびドレインへのバ
イアス印加点Ｐに２本の１／４波長ショートスタブＬ12
〜Ｌ62とＬ13〜Ｌ63の一端を接続し、これらのショート
スタブの他端を共通のキャパシタＣ12〜Ｃ62を通して接
地するとともに、前記多段増幅回路のうちの一つの多段
増幅回路のＦＥＴのゲートおよびドレインのバイアス印
加点に他のショートスタブＬ11〜Ｌ61の一端を接続し、
このショートスタブの他端にバイアス電源を供給するよ
うに構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上等に集積
化された集積化増幅器に関し、特に無線通信装置等に用
いるマイクロ波帯またはミリ波帯での電圧増幅等に用い
られる集積化増幅器に関する。
化された集積化増幅器に関し、特に無線通信装置等に用
いるマイクロ波帯またはミリ波帯での電圧増幅等に用い
られる集積化増幅器に関する。
【０００２】
【従来の技術】近年、無線通信装置に使用される増幅器
においても、その高周波化、あるいは小型化が押し進め
られており、各部にマイクロ波モノリシックＩＣ（ＭＭ
ＩＣ）が多用されている。このような増幅器では、多段
に縦続接続を行い、同一構成の多段増幅回路を並列に接
続することにより、高利得および高出力特性を得ること
ができる。従来のこの種の増幅器として、図３に示すよ
うなものが知られている。すなわち、この集積化増幅器
１１においては、能動素子である各ＦＥＴ（Field-Effe
ctTransistor ：電界効果トランジスタ）ＦＥＴ11〜Ｆ
ＥＴ32のゲート、ドレインへの電源バイアス供給が、４
分の１波長線路である１／４波長ショートスタブＬ11〜
Ｌ61およびＬ13〜Ｌ63をＦＥＴ11〜ＦＥＴ32のゲート、
ドレイン側電極またはその近傍にそれぞれバイアス印加
点である接続点Ｐ11〜Ｐ61および接続点Ｐ13〜Ｐ63にお
いて接続されて行われている。すなわち、Ｖｇ11〜Ｖｇ
31およびＶｇ12〜Ｖｇ32で表わされるゲートバイアス端
子、およびＶｄ11〜Ｖｄ31およびＶｄ12〜Ｖｄ32で表わ
されるドレインバイアス端子から、適当な線路を、キャ
パシタＣ11〜Ｃ61およびＣ12〜Ｃ62で高周波的に接地さ
れた１／４波長のショートスタブＬ11〜Ｌ61およびＬ13
〜Ｌ63のショート側へ接続し、このショートスタブの入
力側を、ＦＥＴ11〜ＦＥＴ31およびＦＥＴ12〜ＦＥＴ32
のゲート、ドレイン側電極またはその近傍にそれぞれ接
続点Ｐ11〜Ｐ61および接続点Ｐ13〜Ｐ63において接続し
ている。この場合、ショートスタブの長さを増幅器の中
心周波数における波長の１／４に設定することにより、
ショートスタブの入力端すなわちＦＥＴのバイアス印加
点（点Ｐ11〜Ｐ61および点Ｐ13〜Ｐ63）からショートス
タブ側を見たインピーダンスが高インピーダンスとなる
ため、増幅器の中心周波数付近では、バイアス線路のイ
ンピーダンスの影響をほとんど受けずに増幅作用を行う
ことができる。
においても、その高周波化、あるいは小型化が押し進め
られており、各部にマイクロ波モノリシックＩＣ（ＭＭ
ＩＣ）が多用されている。このような増幅器では、多段
に縦続接続を行い、同一構成の多段増幅回路を並列に接
続することにより、高利得および高出力特性を得ること
ができる。従来のこの種の増幅器として、図３に示すよ
うなものが知られている。すなわち、この集積化増幅器
１１においては、能動素子である各ＦＥＴ（Field-Effe
ctTransistor ：電界効果トランジスタ）ＦＥＴ11〜Ｆ
ＥＴ32のゲート、ドレインへの電源バイアス供給が、４
分の１波長線路である１／４波長ショートスタブＬ11〜
Ｌ61およびＬ13〜Ｌ63をＦＥＴ11〜ＦＥＴ32のゲート、
ドレイン側電極またはその近傍にそれぞれバイアス印加
点である接続点Ｐ11〜Ｐ61および接続点Ｐ13〜Ｐ63にお
いて接続されて行われている。すなわち、Ｖｇ11〜Ｖｇ
31およびＶｇ12〜Ｖｇ32で表わされるゲートバイアス端
子、およびＶｄ11〜Ｖｄ31およびＶｄ12〜Ｖｄ32で表わ
されるドレインバイアス端子から、適当な線路を、キャ
パシタＣ11〜Ｃ61およびＣ12〜Ｃ62で高周波的に接地さ
れた１／４波長のショートスタブＬ11〜Ｌ61およびＬ13
〜Ｌ63のショート側へ接続し、このショートスタブの入
力側を、ＦＥＴ11〜ＦＥＴ31およびＦＥＴ12〜ＦＥＴ32
のゲート、ドレイン側電極またはその近傍にそれぞれ接
続点Ｐ11〜Ｐ61および接続点Ｐ13〜Ｐ63において接続し
ている。この場合、ショートスタブの長さを増幅器の中
心周波数における波長の１／４に設定することにより、
ショートスタブの入力端すなわちＦＥＴのバイアス印加
点（点Ｐ11〜Ｐ61および点Ｐ13〜Ｐ63）からショートス
タブ側を見たインピーダンスが高インピーダンスとなる
ため、増幅器の中心周波数付近では、バイアス線路のイ
ンピーダンスの影響をほとんど受けずに増幅作用を行う
ことができる。
【０００３】
【発明が解決しようとする課題】しかし、図３に示すよ
うな上記従来の集積化増幅器では、能動素子である各電
界効果トランジスタＦＥＴ11〜ＦＥＴ32のゲート、ドレ
インへバイアス電源を供給するため、外部から電源を供
給するための端子もそれぞれに必要になる。すなわち、
図３に示すようにＶｇ11〜Ｖｇ31およびＶｇ12〜Ｖｇ32
で表わされるゲートバイアス端子、およびＶｄ11〜Ｖｄ
31およびＶｄ12〜Ｖｄ32で表わされるドレインバイアス
端子をそれぞれ半導体チップの両側に引き出して、バイ
アス印加用のボンディングパッドを設けている。このよ
うな場合、パッケージに組み立てる際のワイヤーボンデ
ィングの数やパッケージ自身の電源バイアス供給端子の
数が多数必要になる、という問題点を有していた。本発
明は、上記の課題を解決するためになされたものであ
り、ＦＥＴを含んで構成される増幅回路を多段に縦続接
続した多段増幅回路を少なくとも２個並列に接続した増
幅回路を有する集積化増幅器であって、電源バイアス供
給用端子の数を少なくしうる構成のものを提供すること
を目的とする。
うな上記従来の集積化増幅器では、能動素子である各電
界効果トランジスタＦＥＴ11〜ＦＥＴ32のゲート、ドレ
インへバイアス電源を供給するため、外部から電源を供
給するための端子もそれぞれに必要になる。すなわち、
図３に示すようにＶｇ11〜Ｖｇ31およびＶｇ12〜Ｖｇ32
で表わされるゲートバイアス端子、およびＶｄ11〜Ｖｄ
31およびＶｄ12〜Ｖｄ32で表わされるドレインバイアス
端子をそれぞれ半導体チップの両側に引き出して、バイ
アス印加用のボンディングパッドを設けている。このよ
うな場合、パッケージに組み立てる際のワイヤーボンデ
ィングの数やパッケージ自身の電源バイアス供給端子の
数が多数必要になる、という問題点を有していた。本発
明は、上記の課題を解決するためになされたものであ
り、ＦＥＴを含んで構成される増幅回路を多段に縦続接
続した多段増幅回路を少なくとも２個並列に接続した増
幅回路を有する集積化増幅器であって、電源バイアス供
給用端子の数を少なくしうる構成のものを提供すること
を目的とする。
【０００４】
【課題を解決するための手段】上記の課題を解決するた
め、本発明に係る集積化増幅器は、電界効果トランジス
タを含んで構成される増幅回路を多段に縦続接続した多
段増幅回路を少なくとも２個並列に接続した増幅回路を
有する集積化増幅器であって、当該多段増幅回路のうち
のそれぞれの多段増幅回路の同一段にある前記電界効果
トランジスタのゲートおよびドレインへのバイアス印加
点にそれぞれ第１の４分の１波長線路および第２の４分
の１波長線路の一端を接続し、当該第１の４分の１波長
線路および第２の４分の１波長線路の他端を共通のキャ
パシタを通して接地するとともに、前記多段増幅回路の
うちの一つの多段増幅回路の電界効果トランジスタのゲ
ートおよびドレインのバイアス印加点に第３の４分の１
波長線路の一端を接続し、当該第３の４分の１波長線路
の他端にバイアス電源を供給するように構成される。ま
た、上記の集積化増幅器において、バイアス電源が供給
される多段増幅回路以外の多段増幅回路中の電界効果ト
ランジスタのゲートおよびドレインのバイアス印加点
に、第４の４分の１波長線路を接続して構成してもよ
い。
め、本発明に係る集積化増幅器は、電界効果トランジス
タを含んで構成される増幅回路を多段に縦続接続した多
段増幅回路を少なくとも２個並列に接続した増幅回路を
有する集積化増幅器であって、当該多段増幅回路のうち
のそれぞれの多段増幅回路の同一段にある前記電界効果
トランジスタのゲートおよびドレインへのバイアス印加
点にそれぞれ第１の４分の１波長線路および第２の４分
の１波長線路の一端を接続し、当該第１の４分の１波長
線路および第２の４分の１波長線路の他端を共通のキャ
パシタを通して接地するとともに、前記多段増幅回路の
うちの一つの多段増幅回路の電界効果トランジスタのゲ
ートおよびドレインのバイアス印加点に第３の４分の１
波長線路の一端を接続し、当該第３の４分の１波長線路
の他端にバイアス電源を供給するように構成される。ま
た、上記の集積化増幅器において、バイアス電源が供給
される多段増幅回路以外の多段増幅回路中の電界効果ト
ランジスタのゲートおよびドレインのバイアス印加点
に、第４の４分の１波長線路を接続して構成してもよ
い。
【０００５】
【作用】上記構成を有する本発明によれば、ＦＥＴを含
んで構成される増幅回路を多段に縦続接続した多段増幅
回路を少なくとも２個並列接続した増幅回路を有する集
積化増幅器の場合に、電源バイアス供給用の端子数を半
減させることができ、パッケージへ組み立てる際のワイ
ヤーボンディングの数、およびパッケージ自身の電源バ
イアス供給端子数も減少させることができる。
んで構成される増幅回路を多段に縦続接続した多段増幅
回路を少なくとも２個並列接続した増幅回路を有する集
積化増幅器の場合に、電源バイアス供給用の端子数を半
減させることができ、パッケージへ組み立てる際のワイ
ヤーボンディングの数、およびパッケージ自身の電源バ
イアス供給端子数も減少させることができる。
【０００６】
【実施例】以下、本発明の実施例を図面にもとづいて説
明する。本発明の第１実施例である集積化増幅器１の構
成を図１に示す。図１に示すように、この集積化増幅器
１は、図３に示す従来例の集積化増幅器１１における１
／４波長のバイアス供給用ショートスタブＬ11〜Ｌ
61を、並列に並んだ上下２個の多段増幅回路の片側であ
る上部の多段増幅回路（以下、「第１多段増幅回路」と
いう。また、下部の多段増幅回路を「第２多段増幅回
路」という。）から、バイアス印加点である接続点Ｐ11
〜Ｐ61において引き出している点では、図３の従来例の
集積化増幅器１１と共通する。ここに、上記のバイアス
供給用ショートスタブＬ11〜Ｌ61は、第３の４分の１波
長線路に相当している。
明する。本発明の第１実施例である集積化増幅器１の構
成を図１に示す。図１に示すように、この集積化増幅器
１は、図３に示す従来例の集積化増幅器１１における１
／４波長のバイアス供給用ショートスタブＬ11〜Ｌ
61を、並列に並んだ上下２個の多段増幅回路の片側であ
る上部の多段増幅回路（以下、「第１多段増幅回路」と
いう。また、下部の多段増幅回路を「第２多段増幅回
路」という。）から、バイアス印加点である接続点Ｐ11
〜Ｐ61において引き出している点では、図３の従来例の
集積化増幅器１１と共通する。ここに、上記のバイアス
供給用ショートスタブＬ11〜Ｌ61は、第３の４分の１波
長線路に相当している。
【０００７】しかし、もう一方の多段増幅回路である下
部の第２多段増幅回路へのバイアス供給線路として、第
２多段増幅回路における各バイアス印加点Ｐ13〜Ｐ63か
らバイアス供給用ショートスタブＬ13〜Ｌ63を引き出
し、かつ、第１多段増幅回路における上記第２多段増幅
回路における各バイアス印加点Ｐ13〜Ｐ63と同一段のバ
イアス印加点Ｐ11〜Ｐ61から他のバイアス供給用ショー
トスタブＬ12〜Ｌ62を引き出している点で、図３に示す
従来例の集積化増幅器１１と異なっている。ここに、バ
イアス供給用ショートスタブＬ13〜Ｌ63は第１の４分の
１波長線路又は第２の４分の１波長線路に相当し、他の
バイアス供給用ショートスタブＬ12〜Ｌ62は第２の４分
の１波長線路又は第１の４分の１波長線路に相当してい
る。
部の第２多段増幅回路へのバイアス供給線路として、第
２多段増幅回路における各バイアス印加点Ｐ13〜Ｐ63か
らバイアス供給用ショートスタブＬ13〜Ｌ63を引き出
し、かつ、第１多段増幅回路における上記第２多段増幅
回路における各バイアス印加点Ｐ13〜Ｐ63と同一段のバ
イアス印加点Ｐ11〜Ｐ61から他のバイアス供給用ショー
トスタブＬ12〜Ｌ62を引き出している点で、図３に示す
従来例の集積化増幅器１１と異なっている。ここに、バ
イアス供給用ショートスタブＬ13〜Ｌ63は第１の４分の
１波長線路又は第２の４分の１波長線路に相当し、他の
バイアス供給用ショートスタブＬ12〜Ｌ62は第２の４分
の１波長線路又は第１の４分の１波長線路に相当してい
る。
【０００８】そして、これら一対のバイアス供給用ショ
ートスタブ（１／４波長線路）Ｌ13〜Ｌ63およびＬ12〜
Ｌ62を、それぞれ接続点Ｐ12〜Ｐ62において相互に接続
し、かつ、キャパシタＣ12〜Ｃ62等により高周波的に共
通接地している。
ートスタブ（１／４波長線路）Ｌ13〜Ｌ63およびＬ12〜
Ｌ62を、それぞれ接続点Ｐ12〜Ｐ62において相互に接続
し、かつ、キャパシタＣ12〜Ｃ62等により高周波的に共
通接地している。
【０００９】このように構成することにより、直流的に
は、バイアス印加点Ｐ11〜Ｐ61およびＰ13〜Ｐ63より２
個のＦＥＴ（例えば、ＦＥＴ11とＦＥＴ12など）のゲー
トまたはドレインは、共通に接続されているので、同時
にバイアス供給を行うことが可能となり、バイアス供給
用の端子の数は、図３の従来例に比べて１／２の数とな
る。図３の従来例に追加されたショートスタブＬ12〜Ｌ
62は、ＭＭＩＣチップの回路レイアウト作成時に線路を
折り曲げる等の処置により小型化が可能なため、チップ
全体としてその面積が増大することを防止することは十
分可能である。
は、バイアス印加点Ｐ11〜Ｐ61およびＰ13〜Ｐ63より２
個のＦＥＴ（例えば、ＦＥＴ11とＦＥＴ12など）のゲー
トまたはドレインは、共通に接続されているので、同時
にバイアス供給を行うことが可能となり、バイアス供給
用の端子の数は、図３の従来例に比べて１／２の数とな
る。図３の従来例に追加されたショートスタブＬ12〜Ｌ
62は、ＭＭＩＣチップの回路レイアウト作成時に線路を
折り曲げる等の処置により小型化が可能なため、チップ
全体としてその面積が増大することを防止することは十
分可能である。
【００１０】上記の図１に示す第１実施例においては、
各電界効果トランジスタＦＥＴ11〜ＦＥＴ31のバイアス
印加点Ｐ11〜Ｐ61には、２本のショートスタブＬ11〜Ｌ
61およびＬ12〜Ｌ62が接続されており、各電界効果トラ
ンジスタＦＥＴ12〜ＦＥＴ32のバイアス供給点Ｐ13〜Ｐ
63には、１本のショートスタブＬ13〜Ｌ63が接続されて
いるため、各多段増幅回路のバイアス供給線路のインピ
ーダンスによる影響に多少の差が生じる。図２に示す第
２実施例は、この点を解決すべく構成されたものであ
る。
各電界効果トランジスタＦＥＴ11〜ＦＥＴ31のバイアス
印加点Ｐ11〜Ｐ61には、２本のショートスタブＬ11〜Ｌ
61およびＬ12〜Ｌ62が接続されており、各電界効果トラ
ンジスタＦＥＴ12〜ＦＥＴ32のバイアス供給点Ｐ13〜Ｐ
63には、１本のショートスタブＬ13〜Ｌ63が接続されて
いるため、各多段増幅回路のバイアス供給線路のインピ
ーダンスによる影響に多少の差が生じる。図２に示す第
２実施例は、この点を解決すべく構成されたものであ
る。
【００１１】この第２実施例の集積化増幅器２は、上記
の第１実施例の集積化増幅器１に対して、そのバイアス
印加点である接続点Ｐ13〜Ｐ63から、新たなバイアス供
給用ショートスタブ（１／４波長線路）Ｌ14〜Ｌ64を引
き出している点で、図１に示す第１実施例の集積化増幅
器１と異なっている。そして、このバイアス供給用ショ
ートスタブＬ14〜Ｌ64をキャパシタＣ13〜Ｃ63等により
高周波的に接地している。このように構成することによ
り、各多段増幅回路の各ＦＥＴのバイアス線路のインピ
ーダンスによる影響は差が無くなり、それぞれ等しくな
る。上記の第２実施例において、バイアス供給用ショー
トスタブＬ14〜Ｌ64は、第４の４分の１波長線路に相当
している。
の第１実施例の集積化増幅器１に対して、そのバイアス
印加点である接続点Ｐ13〜Ｐ63から、新たなバイアス供
給用ショートスタブ（１／４波長線路）Ｌ14〜Ｌ64を引
き出している点で、図１に示す第１実施例の集積化増幅
器１と異なっている。そして、このバイアス供給用ショ
ートスタブＬ14〜Ｌ64をキャパシタＣ13〜Ｃ63等により
高周波的に接地している。このように構成することによ
り、各多段増幅回路の各ＦＥＴのバイアス線路のインピ
ーダンスによる影響は差が無くなり、それぞれ等しくな
る。上記の第２実施例において、バイアス供給用ショー
トスタブＬ14〜Ｌ64は、第４の４分の１波長線路に相当
している。
【００１２】なお、本発明は、上記実施例に限定される
ものではない。上記実施例は、例示であり、本発明の特
許請求の範囲に記載された技術的思想と実質的に同一な
構成を有し、同様な作用効果を奏するものは、いかなる
ものであっても本発明の技術的範囲に包含される。例え
ば、上記の第１、第２実施例においては、多段増幅回路
としては、上下に２個並列接続された回路を例に挙げて
説明したが、これは、２個以上の多段増幅回路であれば
よく、３個以上の多段増幅回路が並列接続されていても
かまわない。
ものではない。上記実施例は、例示であり、本発明の特
許請求の範囲に記載された技術的思想と実質的に同一な
構成を有し、同様な作用効果を奏するものは、いかなる
ものであっても本発明の技術的範囲に包含される。例え
ば、上記の第１、第２実施例においては、多段増幅回路
としては、上下に２個並列接続された回路を例に挙げて
説明したが、これは、２個以上の多段増幅回路であれば
よく、３個以上の多段増幅回路が並列接続されていても
かまわない。
【００１３】
【発明の効果】以上説明したように、上記構成を有する
本発明によれば、ＦＥＴを含んで構成される増幅回路を
多段に縦続接続した多段増幅回路を少なくとも２個並列
接続した増幅回路を有する集積化増幅器の場合に、電源
バイアス供給用の端子数を半減させることができ、パッ
ケージへ組み立てる際のワイヤーボンディングの数、お
よびパッケージ自身の電源バイアス供給端子数も減少さ
せることができる、という利点を有する。
本発明によれば、ＦＥＴを含んで構成される増幅回路を
多段に縦続接続した多段増幅回路を少なくとも２個並列
接続した増幅回路を有する集積化増幅器の場合に、電源
バイアス供給用の端子数を半減させることができ、パッ
ケージへ組み立てる際のワイヤーボンディングの数、お
よびパッケージ自身の電源バイアス供給端子数も減少さ
せることができる、という利点を有する。
【図１】本発明の第１実施例である集積化増幅器の構成
を示す回路図である。
を示す回路図である。
【図２】本発明の第２実施例である集積化増幅器の構成
を示す回路図である。
を示す回路図である。
【図３】従来例である集積化増幅器の構成を示す回路図
である。
である。
１，２，１１ 集積化増幅器 Ｃ11〜Ｃ63 キャパシタ Ｄ1 分岐回路 ＦＥＴ11〜ＦＥＴ32 ＦＥＴ Ｉ11〜Ｉ22 段間回路 ＩＮ 入力端子 Ｌ11〜Ｌ64 バイアス供給用ショートスタブ Ｍ1 合成回路 ＯＵＴ 出力端子 Ｐ11〜Ｐ63 接続点 Ｖｇ11〜Ｖｇ32 ゲートバイアス端子 Ｖｄ11〜Ｖｄ32 ドレインバイアス端子
Claims (2)
- 【請求項１】 電界効果トランジスタを含んで構成され
る増幅回路を多段に縦続接続した多段増幅回路を少なく
とも２個並列に接続した増幅回路を有する集積化増幅器
であって、 当該多段増幅回路のうちのそれぞれの多段増幅回路の同
一段にある前記電界効果トランジスタのゲートおよびド
レインへのバイアス印加点にそれぞれ第１の４分の１波
長線路および第２の４分の１波長線路の一端を接続し、
当該第１の４分の１波長線路および第２の４分の１波長
線路の他端を共通のキャパシタを通して接地するととも
に、前記多段増幅回路のうちの一つの多段増幅回路の電
界効果トランジスタのゲートおよびドレインのバイアス
印加点に第３の４分の１波長線路の一端を接続し、当該
第３の４分の１波長線路の他端にバイアス電源を供給す
ることを特徴とする集積化増幅器。 - 【請求項２】 バイアス電源が供給される多段増幅回路
以外の多段増幅回路中の電界効果トランジスタのゲート
およびドレインのバイアス印加点に、第４の４分の１波
長線路を接続したことを特徴とする請求項１に記載した
集積化増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5240270A JPH0774558A (ja) | 1993-09-02 | 1993-09-02 | 集積化増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5240270A JPH0774558A (ja) | 1993-09-02 | 1993-09-02 | 集積化増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774558A true JPH0774558A (ja) | 1995-03-17 |
Family
ID=17057000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5240270A Pending JPH0774558A (ja) | 1993-09-02 | 1993-09-02 | 集積化増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774558A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011176755A (ja) * | 2010-02-25 | 2011-09-08 | Tdk Corp | 電力増幅器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0281503A (ja) * | 1988-09-16 | 1990-03-22 | Mitsubishi Electric Corp | マイクロ波増幅回路 |
-
1993
- 1993-09-02 JP JP5240270A patent/JPH0774558A/ja active Pending
Patent Citations (1)
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