JPWO2017175686A1 - パワーモジュールおよびその製造方法 - Google Patents
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Abstract
パワーモジュール(100)は、第1導電層(14Dを備える第1絶縁基板(10)と、第1導電層(14D)の上に配置され、主電極の一方が第1導電層(14D)と接続された第1半導体デバイス(Q4)と、第1絶縁基板(10)上に第1半導体デバイス(Q4)と対向して配置され、表面および裏面に第2導電層(6U)および第3導電層(14U)を備える第2絶縁基板(20)と、第1導電層(14D)と第2導電層(6U)とを接続する第1柱状電極(16)と、第1半導体デバイス(Q4)の主電極の他方と第3導電層(14U)とを接続する第2柱状電極(17)とを備える。ここで、第2導電層(6U)は、第1半導体デバイス(Q4)に電源を供給する正極パターン若しくは負極パターンのいずれか一方に接続され、第3導電層(14U)は、他方に接続される。小型化可能で、信頼性の高いパワーモジュールおよびその製造方法を提供する。
Description
本実施の形態は、パワーモジュールおよびその製造方法に関する。
現在多くの研究機関において、シリコンカーバイド(SiC:Silicon Carbide)デバイスの研究開発が行われている。SiCパワーデバイスは、Siパワーデバイスよりも優れた低オン抵抗、高速スイッチングおよび高温動作特性を有する。
SiCパワーモジュールでは、SiCデバイスのロスが相対的に小さいため、大電流を導通可能であり、かつ高温動作が容易となったが、それを許容するためのパワーモジュールの設計は必須である。
SiCパワーデバイスは、トランスファーモールドによって樹脂封止されてパワーモジュールを構成する。パワーモジュールは高温で動作するため、高い信頼性が要求される。
樹脂封止されたパワーモジュールの信頼性を向上する目的で、封止樹脂の密着性を保持する例も開示されている。
また、従来において、パワーモジュールの変形を防止する例も開示されている。
さらにまた、高温になった場合でも、パワーモジュールの反り変形を防いで熱疲労寿命を改善した例も開示されている。
また、従来において、パワーモジュールの熱を両面から放熱する例も開示されている。
本実施の形態は、小型化が可能で信頼性の高いパワーモジュールおよびその製造方法を提供する。
また、本実施の形態は、極薄型でかつ小型化が可能で信頼性の高いパワーモジュールおよびその製造方法を提供する。
本実施の形態の一態様によれば、第1導電層を備える第1絶縁基板と、前記第1導電層の上に配置され、主電極の一方が前記第1導電層と接続された第1半導体デバイスと、前記第1絶縁基板上に前記第1半導体デバイスと対向して配置され、表面および裏面に第2導電層および第3導電層を備える第2絶縁基板と、前記第1導電層と前記第2導電層とを接続する第1柱状電極と、前記第1半導体デバイスの主電極の他方と前記第3導電層とを接続する第2柱状電極とを備え、前記第2導電層は、前記第1半導体デバイスに電源を供給する正極パターン若しくは負極パターンのいずれか一方に接続され、前記第3導電層は、他方に接続されるパワーモジュールが提供される。
本実施の形態の他の態様によれば、第1絶縁基板の表面の導電層の上に半導体デバイスを実装する工程と、前記半導体デバイスの主電極と前記導電層の表面のそれぞれに、少なくとも1個の柱状電極を形成する工程と、前記柱状電極のいずれか一方の先端を、前記第1絶縁基板と対向して配置される第2絶縁基板の一方の面の導電層に接続し、他方の前記柱状電極の先端を、前記第2絶縁基板の他方の面の導電層に接続する工程とを有するパワーモジュールの製造方法が提供される。
本実施の形態の他の態様によれば、第1絶縁基板と、前記第1絶縁基板の上方に配置された第2絶縁基板と、前記第1絶縁基板上に配置され、表面に第1主電極と第1制御電極とを有する第1半導体デバイスとを備え、前記第1主電極は、前記第1絶縁基板と前記第2絶縁基板との重畳部に配置され、前記第1制御電極は、前記第1絶縁基板と前記第2絶縁基板との非重畳部に配置されるパワーモジュールが提供される。
本実施の形態の他の態様によれば、第1導電層を備える第1絶縁基板と、前記第1絶縁基板に少なくとも一部が対向して配置され、かつ前記第1導電層に対して対向した第2導電層を備える第2絶縁基板と、第1主電極が前記第1導電層と接続される第1半導体デバイスと、第1主電極が前記第2導電層と接続される第2半導体デバイスと、平面視において、前記第1導電層と前記第2導電層のどちらか一方のみを備えた非重畳部と、平面視において、前記第1導電層と前記第2導電層の双方を備えた重畳部とを備え、平面視において、前記第1半導体デバイスの第2主電極と前記第2導電層、および前記第2半導体デバイスの第2主電極と前記第1導電層は、前記重畳部に配置され、平面視において、前記第1半導体デバイスの第1制御電極と前記第2半導体デバイスの第2制御電極は、前記非重畳部に配置されるパワーモジュールが提供される。
本実施の形態の他の態様によれば、第1絶縁基板の上側表面の第1導電層に、第1半導体デバイスの第1主電極を接続する工程と、第2絶縁基板の下側表面の第2導電層に、第2半導体デバイスの第1主電極を接続する工程と、前記第1半導体デバイスの第2主電極と前記第2導電層、および前記第2半導体デバイスの第2主電極と前記第1導電層とがそれぞれ重畳し、かつ前記第1半導体デバイスの第1制御電極と前記第2導電層、および前記第2半導体デバイスの第2制御電極と前記第1導電層とがそれぞれ非重畳となる配置で前記第1絶縁基板と前記第2絶縁基板とを接続する工程とを有するパワーモジュールの製造方法が提供される。
本実施の形態の他の態様によれば、第1導電層を備える第1絶縁基板の少なくとも一面に対向して配置され、かつ前記第1導電層に対して対向した第2導電層を備える第2絶縁基板との平面視において、前記第1導電層と前記第2導電層のどちらか一方のみを備えた非重畳部と前記第1導電層と前記第2導電層の双方を備えた重畳部とを、パターン形成する工程と、第1半導体デバイスの第1主電極を、前記第1半導体デバイスの第1制御電極が前記非重畳部に配置される位置で、前記第1導電層の前記重畳部に接続する工程と、第2半導体デバイスの第1主電極を、前記第2半導体デバイスの第2制御電極が前記非重畳部に配置される位置で、前記第2導電層の前記重畳部に接続する工程と、前記第1半導体デバイスの第2主電極を前記第2導電層に、前記第2半導体デバイスの第2主電極を前記第1導電層に、それぞれ接続する工程とを有するパワーモジュールの製造方法が提供される。
本実施の形態によれば、小型化が可能で信頼性の高いパワーモジュールおよびその製造方法を提供することができる。
また、本実施の形態によれば、極薄型でかつ小型化が可能で信頼性の高いパワーモジュールおよびその製造方法を提供することができる。
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、この実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[第1〜3の実施の形態の比較例]
−比較例1−
比較例1に係るパワーモジュール100Aの主要部の模式的平面図は、図1に示すように表され、半導体デバイス(チップ)として例えばSiC MOSFETを適用した図1に対応したツーインワンモジュールの回路構成は、図2に示すように表される。また、図1のI−I線に沿う模式的断面構造は、図3に示すように表される。
−比較例1−
比較例1に係るパワーモジュール100Aの主要部の模式的平面図は、図1に示すように表され、半導体デバイス(チップ)として例えばSiC MOSFETを適用した図1に対応したツーインワンモジュールの回路構成は、図2に示すように表される。また、図1のI−I線に沿う模式的断面構造は、図3に示すように表される。
パワーモジュール100Aは、絶縁基板8と、絶縁基板8上に配置されたソース電極パターン1・出力電極パターン2・ドレイン電極パターン3と、ドレイン電極パターン3上に配置される半導体デバイスQ1と、半導体デバイスQ1と出力電極パターン2間に接続されたリード部材5と、出力電極パターン2上に配置される半導体デバイスQ4と、半導体デバイスQ4とソース電極パターン1間に接続されたリード部材4と、ソース電極パターン1を外部に取り出す負側電力端子Nと、ドレイン電極パターン3を外部に取り出す正側電力端子Pと、出力電極パターン2を外部に取り出す出力端子Oと、を備える。
比較例1の半導体デバイスQ1とQ4は、例えばSiC MOSFETである。図1において、半導体デバイスQ1とQ4は、それぞれ5チップ並列に配置されている例が示されている。なお、半導体デバイスQ1とQ4の制御端子であるゲート信号電極パターン等の表記は省略している。
パワーモジュール100Aの主要部は、モールド樹脂15によって封止される。絶縁基板8は、例えば両面に導電層を有する基板であって、半導体デバイスQ1,Q4が実装される面と反対側の導電層6が、例えば外部に露出する(図3参照)。
正側電力端子Pとドレイン電極パターン3とは、半田付けなどによって接続される。ドレイン電極パターン3上に配置される半導体デバイスQ1のソース電極パッドと出力電極パターン2とは、リード部材5で接続される。
出力電極パターン2上に配置される半導体デバイスQ4のソース電極パッドと、ソース電極パターン1とはリード部材4で接続される。ソース電極パターン1と負側電力端子Nとは、半田付けなどによって接続される。
パワーモジュール100Aの負側電力端子N・正側電力端子P・出力端子Oは、同一平面上から導出される。そのため、各々の端子を一辺から導出するとパワーモジュール100Aの一辺のサイズが大きくなり、小型化するのが難しい。
−比較例2−
比較例2に係るパワーモジュール200Aの主要部の模式的平面図は、図4に示すように表され、半導体デバイス(チップ)として例えばSiC MOSFETを適用した図4に対応したシックスインワンモジュールの回路構成は、図5に示すように表される。
比較例2に係るパワーモジュール200Aの主要部の模式的平面図は、図4に示すように表され、半導体デバイス(チップ)として例えばSiC MOSFETを適用した図4に対応したシックスインワンモジュールの回路構成は、図5に示すように表される。
以降に示す参照符号は、パワーモジュール内の位置を明確にしたい場合は添え字付きで表記し、その必要が無い場合は添え字を省略して表記する。
パワーモジュール200Aは、パワーモジュール100Aを3個並べた3相(U,V,W)出力のパワーモジュールである。パワーモジュール200Aは、絶縁基板8上にソース電極パターン1・出力電極パターン2・ドレイン電極パターン3の組を3組と、半導体デバイスQ4,Q1,Q5,Q2,Q6,Q3と、リード部材4,5と、各相の出力端子U,V,Wと、各相の負側電力端子NU,NV,NWと、各相の正側電力端子PU,PV,PWとを備える。
それぞれの電極パターンは、平面形状が長方形の絶縁基板8の長辺方向に、ソース電極パターン11・出力電極パターン21・ドレイン電極パターン31、ソース電極パターン12・出力電極パターン22・ドレイン電極パターン32、ソース電極パターン13・出力電極パターン23・ドレイン電極パターン33の順に配置される。
出力電極パターン21上に半導体デバイスQ4、ドレイン電極パターン31上に半導体デバイスQ1、出力電極パターン22上に半導体デバイスQ5、ドレイン電極パターン32上に半導体デバイスQ2、出力電極パターン23上に半導体デバイスQ6、ドレイン電極パターン33上に半導体デバイスQ3、がそれぞれ配置される。半導体デバイスQ4,Q1,Q5,Q2,Q6,Q3は、パワーモジュール100Aと同様に、それぞれ5チップ並列に配置されている。
U相正側電力端子PUは、ドレイン電極パターン31と接続され、半導体デバイスQ1と反対側に導出される。U相負側電力端子NUは、ソース電極パターン11と接続され、U相正側電力端子PUと同方向に導出される。ドレイン電極パターン31と出力電極パターン21及び出力電極パターン21とソース電極パターン11とは、パワーモジュール100Aと同様にリード部材51,41で接続される。
このU相正側電力端子PUとU相負側電力端子NUの接続関係は、他のV相とW相についても同じである。よって、各相の電力端子は、U相負側電力端子NU、U相正側電力端子PU、V相負側電力端子NV、V相正側電力端子PV、W相負側電力端子NW、W相正側電力端子PW、の順で絶縁基板8の一方の長辺から外側に向けて導出される。
各相の出力端子U,V,Wは、各相の出力電極パターン21, 22, 23にそれぞれ接続され、各電力端子NU〜PWと反対側に導出される。
シックスインワンモジュールは、ツーインワンモジュールを3個並列に接続して構成される。よって、U相正側電力端子PUとV相正側電力端子PVとW相正側電力端子PWとは、バスバーBPで接続される。また、U相負側電力端子NUとV相負側電力端子NVとW相負側電力端子NWとは、バスバーBNで接続される。
このバスバーBP,BNは、極性が異なるため、お互いを絶縁する必要がある。したがって、比較例2のバスバーBP,BNは、パワーモジュールの平面サイズを大きくする。
また、大電流をスイッチングするパワーモジュールにおいては、インダクタンス成分が小さいほど好ましい。しかし、バスバーBP,BNは、電流経路を長くするのでインダクタンス成分を大きくする。また、パワーモジュールの形状が、一方向に長くなるので反りが大きくなる。反りは、例えば、長さの二乗に比例する。
[第1〜3の実施の形態の基本構成]
第1〜3の実施の形態に係るパワーモジュール90の基本構成の模式的断面構造図は、図6に示すように表される。また、パワーモジュール90を構成する第1絶縁基板10および第2絶縁基板20の模式的断面構造図は、図7(a)および図7(b)に示すように表される。
第1〜3の実施の形態に係るパワーモジュール90の基本構成の模式的断面構造図は、図6に示すように表される。また、パワーモジュール90を構成する第1絶縁基板10および第2絶縁基板20の模式的断面構造図は、図7(a)および図7(b)に示すように表される。
図6には、図5に示したW相を構成する半導体デバイスQ3・Q6の配置について示されているが、U相を構成する半導体デバイスQ1・Q4、V相を構成する半導体デバイスQ2・Q5についても同様に配置可能である。なお、平面図は、図示を省略する。
パワーモジュール90は、図6に示すように、導電層14D3・14D2を備える第1絶縁基板10と、導電層14D3・14D2上に配置された半導体デバイスQ3・Q6と、半導体デバイスQ3・Q6と対向して配置され、導電層14U・6Uを備える第2絶縁基板20と、導電層14D3及び半導体デバイスQ6のソース電極と、導電層14U・6Uとをそれぞれ接続する柱状電極17・16とを備える。
ここで、図6において、第2絶縁基板20側をU側、第1絶縁基板10側をD側と定義する。この定義は、以降に示す全ての図面に適用する。
第1絶縁基板10及び第2絶縁基板20としては、例えばAMB(Active Metal Brazed, Active Metal Bond)基板などを適用可能である。第1絶縁基板10は、絶縁基板8Dの上(U:UP)側に導電層14D、下(D:DOWN)側に導電層6Dを備える(図7(b))。第2絶縁基板20は、絶縁基板8UのU側に導電層14U、D側に導電層6Uを備える(図7(a))。第1絶縁基板10上側および下側、第2絶縁基板20の上側および下側の表現についても以下同様に記載する。また、以下の実施の形態において、導電層14D、導電層6D、導電層14U、及び導電層6Uの表記は固定とする。
第2絶縁基板20のU側の導電層14Uは、例えばバスバーBPである。正極パターンである導電層14Uは、柱状電極17を介して半導体デバイスQ3が配置された第1絶縁基板10のU側の導電層14D3と接続される。
基本的に半導体デバイスQ3は、U側がソース電極、D側がドレイン電極となるように配置される。他の半導体デバイスQ1・Q2・Q4・Q5・Q6についても同様である。なお、各半導体デバイスの配置は、第1絶縁基板10上にフリップチップに配置されていても良い。その場合には、電力端子やバスバーBP,BNとの接続構成も逆になる。
柱状電極17は、図5のバスバーBPと半導体デバイスQ3のドレイン電極(14D3)間を接続する。柱状電極16は、図5のバスバーBNと半導体デバイスQ6のソース電極間を接続する。導電層14D3は、図4のドレイン電極パターン33に相当する。
柱状電極17が、第2絶縁基板20の絶縁基板8Uを貫通するためには、ビアホール(VIA)が用いられる。ビアホールの具体例については後述する。
半導体デバイスQ3のソース電極パッド(Q3のU側表面)は、半導体デバイスQ3が配置された導電層14D3と離隔して配置された導電層14D2と、ボンディングワイヤやリード部材5などで接続される。この部分の構成は、図5の半導体デバイスQ3のソース電極S3と半導体デバイスQ6のドレイン電極(D6)間の接続に(W相出力)相当する。
導電層14D2は、図4の出力電極パターン23に相当する。
導電層14D2は、図4の出力電極パターン23に相当する。
半導体デバイスQ6のソース電極パッド(Q6のU側表面)は、柱状電極16を介して第2絶縁基板20のD側の導電層6Uに接続される。導電層6Uは、例えばバスバーBNである。この部分の構成は、図5の半導体デバイスQ6のソース電極S6とバスバーBN間の接続に相当する。
以上説明したW相と同様に、半導体デバイスQ2とQ5から成るV相、及び、半導体デバイスQ1とQ4から成るU相を第1絶縁基板10上に構成すれば、第2絶縁基板20でバスバーBPとBNの両方を構成することができる。つまり、半導体デバイスQ1,Q2,Q3(上アーム)のドレイン電極D1,D2,D3は、第2絶縁基板20のU側の導電層14Uによって共通に接続される。また、半導体デバイスQ4,Q5,Q6(下アーム)のソース電極S4,S5,S6は、第2絶縁基板20のD側の導電層6Uによって共通に接続される。
このように、第2絶縁基板20の導電層14U・6Uは、半導体デバイスQ1〜Q6に電源を供給する正極パターンと負極パターンとに対応する。したがって、パワーモジュール90によれば、バスバーBP・BNは、第2絶縁基板20上に配置され、第1絶縁基板10は出力端子Oを備え、第2絶縁基板20は電源端子を備える。よって、パワーモジュールの平面形状を小型化できる。
また、第2絶縁基板20は、基板表面・裏面に正極パターン・負極パターンを備えるので、電流が逆方向に流れ、電流によって生じる磁束が相殺される。その結果、インダクタンス成分が減少することができる。また、正極パターンと負極パターンの面積を、実質的に同じにすることで、更にインダクタンス成分を減少させることができる。実質的に同じとは、厳密に同じ面積で無くても同様の作用効果が得られることを意味する。また、正極パターンと負極パターンの形状は、異なっていても良い。
また、第1絶縁基板10と第2絶縁基板20を対向させてパワーモジュールを構成するので、1つの絶縁基板8で構成するパワーモジュール(比較例1,2)よりも第1・第2絶縁基板10・20による反りを相互にキャンセルさせることができ、反りを低減することができる。なお、第1絶縁基板10と第2絶縁基板20の材質を同一にすることで、反りをより効果的に低減することが可能である。また、それぞれの基板の厚さを実質的に同じにすることで、更に反りを低減することができる。
反りを低減することで、モールド樹脂15の剥離、クラックの発生、絶縁不良などが発生する危険性を低下させ、パワーモジュールの信頼性を向上させることができる。
なお、第2絶縁基板20のU側の導電層14Uと接続するためのビア(VIA)ホールを必ずしも備えなくても良い。導電層14Uと導通した導電パターンを、D側の導電層6Uに選択的に配置(パターン形成)することで、第1絶縁基板10の導電層14Dと第2絶縁基板20の導電層14Uとを導通させることが可能である。つまり、ビアホールは必須の構成ではない。
また、第1絶縁基板10、第2絶縁基板20は、窒化ケイ素、窒化アルミニウム、アルミナなどのセラミックス、若しくは、樹脂を含有する絶縁シートである。また、窒化ケイ素、窒化アルミニウム、若しくはアルミナなどのセラミックスの厚さは、例えば、約200μm〜400μm、また、絶縁シートの厚さは、例えば、約50μm〜300μmである。
また、上記の例では、第2絶縁基板20のU側の導電層14Uを正極パターン、D側の導電層6Uを負極パターンとして説明したが、正極パターンと負極パターンとは逆になっても構わない。逆の構成については、以降に示す実施の形態で説明する。
[第1の実施の形態]
第1の実施の形態に係るパワーモジュール100の模式的平面図は、図8(a)に示すように表され、パワーモジュール100を構成する第1絶縁基板10の実装後の模式的平面図は、図8(b)に示すように表される。また、図8(b)のII−II線に沿う模式的断面構造は、図9に示すように表される。
第1の実施の形態に係るパワーモジュール100の模式的平面図は、図8(a)に示すように表され、パワーモジュール100を構成する第1絶縁基板10の実装後の模式的平面図は、図8(b)に示すように表される。また、図8(b)のII−II線に沿う模式的断面構造は、図9に示すように表される。
第1の実施の形態に係るパワーモジュール100は、図8および図9に示すように、第1導電層14Dを備える第1絶縁基板10と、第1導電層14Dの上に配置され、主電極の一方が第1導電層14Dと接続された第1半導体デバイスQ4と、第1絶縁基板10上に第1半導体デバイスQ4と対向して配置され、表面および裏面に第2導電層6Uおよび第3導電層14Uを備える第2絶縁基板20と、第1導電層14Dと第2導電層6Uとを接続する第1柱状電極16と、第1半導体デバイスQ4の主電極の他方と第3導電層14Uとを接続する第2柱状電極17とを備える。ここで、第2導電層6Uは、第1半導体デバイスQ4に電源を供給する正極パターン若しくは負極パターンのいずれか一方に接続され、第3導電層14Uは、他方に接続される。
パワーモジュール100は、ツーインワンモジュールを、第1絶縁基板10と第2絶縁基板20とを積層する構成で実現したものである。パワーモジュール100は、第1絶縁基板10、第2絶縁基板20、半導体デバイスQ1,Q4、柱状電極16,17、リード部材7、正側電力端子P、負側電力端子N、出力端子Oを備える。
U側に第2絶縁基板20、D側に第1絶縁基板10が配置される。第1絶縁基板10と第2絶縁基板20とは、柱状電極16,17で接続される。
第1絶縁基板10のU側の導電層14Dに、第1ドレイン電極パターン141と第2ドレイン電極パターン142が形成される。第1ドレイン電極パターン141の形状は、例えば一方向に凸形状のパターンであり、第2ドレイン電極パターン142の形状は第1ドレイン電極パターン141の凸形状のパターンを囲むように凹形状であり、両者は絶縁されている。
第1ドレイン電極パターン141には、出力端子Oが接続される。出力端子Oは、第1ドレイン電極パターン141からモールド樹脂15の外側に向けて導出される。
第2絶縁基板20のU側の導電層14Uには、負側電力端子Nが接続され、D側の導電層6Uには正側電力端子Pが接続される。よって、導電層14Uは負極パターンを構成し、導電層6Uは正極パターンを構成する。正側電力端子Pと負側電力端子Nは、出力端子Oと反対側の方向に導出される。
負極パターンに給電される負電源は、ビアホール18と柱状電極17を介して半導体デバイスQ4のU側の表面の主電極に接続される。この例の半導体デバイスQ4のU側の表面の主電極は、ソース電極である。
図8(a)に、破線で示す四角形17は、柱状電極17のU側の先端が、ビアホール18のD側の端面に接続する部分である。四角形17の外枠の破線で示す四角は、導電層6Uの縁部であり、負電源が供給される柱状電極17と導電層6U(正極パターン)とは絶縁されている。
半導体デバイスQ4が配置された第1ドレイン電極パターン141は、リード部材7を介して、第2ドレイン電極パターン142の上に配置された半導体デバイスQ1のU側のソース電極に接続される。半導体デバイスQ1のD側のドレイン電極は、柱状電極161,162を介して第2絶縁基板20のD側の導電層6Uに接続される。
図8(b)においては、2本の柱状電極161,162で半導体デバイスQ4に正電源を供給する例を示したが、柱状電極16の数は1個でも良いし2個以上の複数であっても良い。柱状電極17についても同様である。
なお、図9において、本来、II−II線に沿う断面では見えない柱状電極162を、分かり易くする目的で表記している。また、ビアホール18の部分の断面構造は簡略に表記している。
パワーモジュール100は、半導体デバイスQ1,Q4を配置した第1絶縁基板10に、第2絶縁基板20から電源を供給する構造である。よって、正側電力端子Pと負側電力端子Nの組と、出力端子Oとを異なる高さで導出できるので、パワーモジュールの平面形状を小型化できる。
[第2の実施の形態]
第2の実施の形態に係るパワーモジュール200を構成する第1絶縁基板20の模式的平面図は、図10(a)に示すように表され、パワーモジュール200を構成する第1絶縁基板10の実装後の模式的平面図は、図10(b)に示すように表される。また、パワーモジュール200の第2絶縁基板20のD側の表面は、図11(a)に示すように表され、U側の表面は図11(b)に示すように表される。
第2の実施の形態に係るパワーモジュール200を構成する第1絶縁基板20の模式的平面図は、図10(a)に示すように表され、パワーモジュール200を構成する第1絶縁基板10の実装後の模式的平面図は、図10(b)に示すように表される。また、パワーモジュール200の第2絶縁基板20のD側の表面は、図11(a)に示すように表され、U側の表面は図11(b)に示すように表される。
また、図11(b)のIII−III線に沿う模式的断面構造は、図12に示すように表される。なお、図11(b)において正側電力端子Pと負側電力端子Nの表記は省略している。また、電流経路を矢印で付記したパワーモジュール200の模式的回路構成は、図13に示すように表される。
図10(b)に示すように、第1絶縁基板10の第1導電層14Dは、複数の第1半導体デバイスQ4・Q5・Q6の同一種別の主電極に接続される第1共通電極パターン141・143・145を備える。また、第1共通電極パターン141・143・145と異なる第2共通電極パターン142・143・146と、第2共通電極パターン142・143・146上に配置された2半導体デバイスQ1・Q2・Q3とを備える。
パワーモジュール200は、パワーモジュール100を3個並べてシックスインワンモジュールを構成したものである。
パワーモジュール200は、第1絶縁基板10、第2絶縁基板20、半導体デバイスQ4,Q1,Q5,Q2,Q6,Q3、柱状電極16,17、リード部材7、正側電力端子P、負側電力端子N、出力端子U,V,Wを備える。
U側に第2絶縁基板20、D側に第1絶縁基板10が配置されるのは、パワーモジュール100と同じである。また、第1絶縁基板10と第2絶縁基板20とは、柱状電極16,17で接続されるのも同じである。
パワーモジュール200は、3個並べられたパワーモジュール100が、それぞれU相、V相、W相を構成し、出力端子Uと出力端子Vと出力端子Wを備える。なお、各々の半導体デバイスQ1〜Q6は、それぞれ例えば5チップ並列に配置される。
第1絶縁基板10の平面形状は、例えば、長方形である。長方形の場合、第1絶縁基板10の短辺方向に配置される半導体デバイスの数(5個)より、第1絶縁基板10の長辺方向に配置される半導体デバイスの数(6個)が多い。
第1絶縁基板10のU側の導電層14Dに、第1ドレイン電極パターン141・第2ドレイン電極パターン142・第3ドレイン電極パターン143・第4ドレイン電極パターン144・第5ドレイン電極パターン145・第6ドレイン電極パターン146が、それぞれ離隔して配置される。第1ドレイン電極パターン141と第2ドレイン電極パターン142とが隣接する部分のパターン形状は、例えば、櫛歯状であり、櫛歯はお互いに噛み合う関係である。第3ドレイン電極パターン143と第4ドレイン電極パターン144、第5ドレイン電極パターン145と第6ドレイン電極パターン146とが隣接する部分のパターン形状も、例えば、櫛歯状である。
第1ドレイン電極パターン141〜第6ドレイン電極パターン146が配置される方向と直交する方向に、5個の半導体デバイスが配置される。第1ドレイン電極パターン141上に半導体デバイスQ41,Q42,Q43,Q44,Q45が配置され、第2ドレイン電極パターン142上に半導体デバイスQ11,Q12,Q13,Q14,Q15が配置され、第3ドレイン電極パターン143上に半導体デバイスQ51,Q52,Q53,Q54,Q55が配置される。更に、第4ドレイン電極パターン144上に半導体デバイスQ21,Q22,Q23,Q24,Q25が配置され、第5ドレイン電極パターン145上に半導体デバイスQ61,Q62,Q63,Q64,Q65が配置され、第6ドレイン電極パターン146上に半導体デバイスQ31,Q32,Q33,Q34,Q35が配置される。
このように第1絶縁基板10の導電層14Dは、複数の半導体デバイス、例えばQ41,Q42,Q43,Q44,Q45の同一種別の主電極に接続される共通電極パターン(第1ドレイン電極パターン141)を備える。この例の同一種別の主電極は、ドレイン電極である。なお、同一種別の主電極は、フリップチップ構成の場合には、ソース電極であっても良い。
第1ドレイン電極パターン141には出力端子U、第3ドレイン電極パターン143には出力端子V、第5ドレイン電極パターン145には出力端子Wがそれぞれ接続される。各々の出力端子U,V,Wは、半導体デバイスQ1〜Q6と反対側に導出される。
パワーモジュール100と同様に、第2絶縁基板20のU側の導電層14Uに負側電力端子N、D側の導電層6Uに正側電力端子Pが接続され、導電層14Uは負極パターンを構成し、導電層6Uは正極パターンを構成する。正側電力端子Pと負側電力端子Nは、出力端子U,V,Wと反対側に導出される。
(U相)
負極パターンに給電される負電源は、ビアホール1811と柱状電極1711を通して半導体デバイスQ4のU側の表面の主電極に接続される。この例の半導体デバイスQ4のU側の表面の主電極は、ソース電極である。
負極パターンに給電される負電源は、ビアホール1811と柱状電極1711を通して半導体デバイスQ4のU側の表面の主電極に接続される。この例の半導体デバイスQ4のU側の表面の主電極は、ソース電極である。
なお、図10(a)において、ビアホール18の表記は省略し、柱状電極17のU側の先端が、第2絶縁基板20のD側の導電層6Uに接続される部分を破線の四角形17で表記している。
図10(a)で省略したビアホール18は、図11(a)に四角形18で表記している。例えば、柱状電極1711は、ビアホール1811を介して第2絶縁基板20のU側の導電層14Uと接続される。
図11(a)において、柱状電極1711のU側の先端が第2絶縁基板20のD側の導電層6Uに接続される四角形1711の外側の枠1911は、導電層6Uが無い領域を表している。枠1911によって柱状電極1711と導電層6Uとは絶縁される(図12)。
図12において、半導体デバイスQ41,Q11の両外側のパターンは、ソース信号電極パターンまたはゲート信号パターンである。これらについては後述する。
半導体デバイスQ11のD側の主電極であるドレイン電極は、第1ドレイン電極パターン141とリード部材711を介して、第2ドレイン電極パターン142の上に配置された半導体デバイスQ11のソース電極に接続される。リード部材7は、複数の共通電極パターンの一つ(例えば第1ドレイン電極パターン141)と、異なる共通電極パターン(例えば第2ドレイン電極パターン142)の上に配置された半導体デバイス(例えば半導体デバイスQ11)の主電極とを接続する。
半導体デバイスQ11のD側のドレイン電極は、第2ドレイン電極パターン142と柱状電極1611を介して第2絶縁基板20のD側の導電層6Uに接続される。
図11(a)において、導電層6Uに柱状電極1611が接続される部分を、四角形1611で表記している。なお、図12において、本来、III−III線に沿う断面では見えない柱状電極1611を、分かり易くする目的で表記している。
このように半導体デバイスの主電極と共通電極パターン(例えば第1ドレイン電極パターン141)のいずれか一方は、第2絶縁基板20の半導体デバイスと対向する表面の導電層6Uと柱状電極(例えば柱状電極1611)で接続され、他方は、表面と異なる面の導電層14Uと、ビアホール(例えば1811)と柱状電極(例えば1711)とを介して接続される。
以上説明した構成によって、第2絶縁基板20から半導体デバイスQ11とQ41に正電源と負電源が供給される。この構成は、並列接続される半導体デバイスQ11〜Q15及びQ41〜Q45についても同じである。また、他のV相とW相についても同じである。よって、他のV相とW相については簡単に説明する。
(V相)
V相の下アームを構成する半導体デバイスQ51のソース電極(Q51のU側の表面)には、第2絶縁基板20の導電層14Uから、ビアホール1821と柱状電極1721とを介して負電源が供給される。
V相の下アームを構成する半導体デバイスQ51のソース電極(Q51のU側の表面)には、第2絶縁基板20の導電層14Uから、ビアホール1821と柱状電極1721とを介して負電源が供給される。
半導体デバイスQ51のドレイン電極(Q51のD側の表面)は、第3ドレイン電極パターン143とリード部材721とを介して半導体デバイスQ21のソース電極に接続される。
半導体デバイスQ21のドレイン電極(Q21のD側の表面)は、第4ドレイン電極パターン144と柱状電極1621を介して第2絶縁基板20のD側の導電層6U(正極パターン)に接続される。柱状電極1621が、導電層6Uに接続される部分を、図10(a)の四角形1621で表記している。
以上のV層の構成は、並列接続される半導体デバイスQ21〜Q25及びQ51〜Q55について同じである。
(W相)
W相の下アームを構成する半導体デバイスQ61のソース電極(Q61のU側の表面)には、第2絶縁基板20の導電層14Uから、ビアホール1831と柱状電極1731とを介して負電源が供給される。
W相の下アームを構成する半導体デバイスQ61のソース電極(Q61のU側の表面)には、第2絶縁基板20の導電層14Uから、ビアホール1831と柱状電極1731とを介して負電源が供給される。
半導体デバイスQ61のドレイン電極(Q61のD側の表面)は、第5ドレイン電極パターン145とリード部材731とを介して半導体デバイスQ31のソース電極に接続される。
半導体デバイスQ31のドレイン電極(Q31のD側の表面)は、第6ドレイン電極パターン146と柱状電極1631を介して第2絶縁基板20のD側の導電層6U(正極パターン)に接続される。柱状電極1631が、導電層6Uに接続される部分を、図10(a)の四角形1331で表記している。
以上のW層の構成は、並列接続される半導体デバイスQ31〜Q35及びQ61〜Q65について同じである。
パワーモジュール200は、U層、V層、W層の各層に、第2絶縁基板20から電源を供給する構造である。つまり、比較例2で説明したバスバーBP,BNを、第2絶縁基板20で構成する。したがって、平面方向に配置するバスバーBP,BNが不要であり、シックスインワンモジュールの平面形状を、従来比で大幅に縮小することができる。
また、各相U,V,Wのソース電極パターンに流れる電流の向きが、導電層14Uと導電層6Uと間で反対になるので(図13参照)、電流によって生じる磁束が相殺されインダクタンスが減少する。また、反り低減の効果も、基本構成で説明したのと同様に得られる。
(変形例)
パワーモジュール200を変形したパワーモジュール210の第2絶縁基板20のD側の表面は、図14(a)に示すように表され、U側の表面は図14(b)に示すように表される。また、図14(a)のIV−IV線に沿う模式的断面構造は、図15に示すように表される。
パワーモジュール200を変形したパワーモジュール210の第2絶縁基板20のD側の表面は、図14(a)に示すように表され、U側の表面は図14(b)に示すように表される。また、図14(a)のIV−IV線に沿う模式的断面構造は、図15に示すように表される。
パワーモジュール210は、第2絶縁基板20の導電層14U,6Uの電極パターンの構成を変形した第2絶縁基板20を備える点で、パワーモジュール200と異なる。この変形例は、第2絶縁基板20の導電層14U・6Uのそれぞれが、1個の正極パターン及び1個の負極パターンで無くても良いこと示すものである。よって、第2絶縁基板20と組み合わせて用いる第1絶縁基板10の平面形状の図示は省略して説明する。
第2絶縁基板20のD側の導電層6Uは、例えば一方向に長く、延長方向と直交する方向に隣接して配置される複数の導電パターン6U1〜6U6と、ビアホール28とを備える。それぞれの導電パターン6U1〜6U6は、間隔を開けて配置され、お互いに絶縁されている。また、隣接する導電パターンの形状は、櫛歯状であり、櫛歯はお互いに噛み合う関係である。そして、櫛歯部分にビアホール28が列を構成するように配置される。
第2絶縁基板20のU側の導電層14Uは、D側の導電パターン6U1〜6U6とビアホール28を介して接続する複数の導電パターン14U1〜14U6を備える。隣接する部分の導電パターン14U1〜14U6の形状は、D側と同じ櫛歯状である。
導電パターン14U1は、ビアホール2812を介してD側の導電パターン6U1と接続される。導電パターン6U1は、柱状電極2711を介して第1絶縁基板10のU側の導電層14Dに形成された第1ドレイン電極パターン141に接続される。導電パターン6U1内に示す四角形2711は、柱状電極2711の先端が接続される部分を表している。
第1ドレイン電極パターン141上に配置された半導体デバイスQ41のU側の主電極は、リード部材2611を介して隣接する第2ドレイン電極142に接続される。
第2ドレイン電極142に上に配置された半導体デバイスQ11のU側の主電極と、第2絶縁基板20のD側の導電パターン6U2とは、柱状電極2911を介して接続される。この場合、U相の出力端子Uは、第2ドレイン電極142の一方から外部に導出される。
この例の場合、導電パターン14U1は負極であり、導電パターン14U2は正極である。また、導電パターン14U3と導電パターン14U5とが負極であり、導電パターン14U4と導電パターン14U6とが正極である。
D側の導電パターン6U1〜6U6も同様に、導電パターン6U1が負極、導電パターン6U2が正極、導電パターン6U3が負極、導電パターン6U4が正極、6U5が負極、導電パターン6U6が正極である。
このように、第2絶縁基板20の導電層14U,6Uは、複数の電極パターンを備え、正極パターンと負極パタ−ンとが、第2絶縁基板20の両面のそれぞれに交互に配置されていても良い。
また、ビアホール28は、第2絶縁基板20に列状に配置され、柱状電極27は、ビアホール28の列に並行して配置される。また、ビアホール28の列は、正極のビアホール(例えば参照符号2812)と負極のビアホール(例えば参照符号2811)とが交互に配置されていても良い。
正極のビアホールと負極のビアホールを交互に配置することで、導電パターン6U・14Uの配列方向の第2絶縁基板20の長さを短縮することができる。つまり、図14に長方形状で示す第2絶縁基板20の長辺方向の長さを短くすることができる。
[第3の実施の形態]
第3の実施の形態に係るパワーモジュール300を構成する第1絶縁基板10の実装後の模式的平面図は、図16に示すように表される。また、パワーモジュール300の第2絶縁基板20のD側の表面は、図17に示すように表される。また、パワーモジュール300の第2絶縁基板20のU側の表面は、図18に示すように表される。
第3の実施の形態に係るパワーモジュール300を構成する第1絶縁基板10の実装後の模式的平面図は、図16に示すように表される。また、パワーモジュール300の第2絶縁基板20のD側の表面は、図17に示すように表される。また、パワーモジュール300の第2絶縁基板20のU側の表面は、図18に示すように表される。
パワーモジュール300は、パワーモジュール200と同じシックスインワンモジュールである。パワーモジュール300は、第2絶縁基板20のU側の表面に正側電力端子P、D側の表面に負側電力端子Nが接続される点で、第1・第2の実施の形態と異なる。
図16においては、上記の実施の形態では表記を省略していたゲート信号電極パターン40とソースセンス信号電極41及び、それぞれの信号電極に接続するゲート端子GT1〜GT6とソースセンス端子SST1〜SST6を表記している。これらを表記している点と、第2絶縁基板20のU側の表面が正極パターン、D側の表面が負極パターンである点とがパワーモジュール200と異なる。
それ以外の構成は、パワーモジュール200と同じである。半導体デバイスQ1,Q4でU相、半導体デバイスQ2,Q5でV相、半導体デバイスQ3,Q6でW相を構成する点及び、各半導体デバイスQ1〜Q6がそれぞれ5チップ並列に配置される点も同じである。
但し、第2絶縁基板20のU側の導電層14Uから、柱状電極3711を介して第1絶縁基板10の導電層14Dに正電源が供給される関係から、半導体デバイスQ1〜Q6の配列順が変わる。パワーモジュール200の半導体デバイスの配列順Q4,Q1、Q5,Q2、Q6,Q3の並びに対して、パワーモジュ−ル300ではQ1,Q4、Q2,Q5、Q3,Q6の順に半導体デバイスが配列される。
第1絶縁基板10のU側の導電層14Dは、U相用に、ゲート信号電極パターン401とソースセンス信号電極パターン411と第1ドレイン電極パターン431と第2ドレイン電極パターン432とソースセンス信号電極パターン414とゲート信号電極パターン404とを備える。
V相用に、ゲート信号電極パターン402とソースセンス信号電極パターン412と第3ドレイン電極パターン433と第4ドレイン電極パターン434とソースセンス信号電極パターン405とゲート信号電極パターン405とを備える。
W相用に、ゲート信号電極パターン403とソースセンス信号電極パターン413と第5ドレイン電極パターン435と第6ドレイン電極パターン436とソースセンス信号電極パターン416とゲート信号電極パターン406とを備える。
ゲート信号電極パターン401と半導体デバイスQ1のU側の表面のゲート信号電極パッド(図示省略)とが、ボンディングワイヤで接続される。また、ソースセンス信号電極パターン411と半導体デバイスQ1のU側の表面のソース信号電極パッド(図示省略)とが、ボンディングワイヤで接続される。ボンディングワイヤは、太い実線で示し参照符号は省略する。
ゲート信号電極パターン401とソースセンス信号電極パターン411には、外部取り出し用のゲート端子GT1およびソースセンス端子SST1が半田付けなどによって接続される。他のV相とW相についても同じである。
パワーモジュール300における電流の経路は、正側電力端子P、第2絶縁基板20のU側の正極パターン(6U)、半導体デバイスQ11が配置された第1ドレイン電極パターン431と正極パターンとを接続する柱状電極3711、半導体デバイスQ11のソース電極と半導体デバイスQ41が配置された第2ドレイン電極パターン432を接続する平板状のリード部材4611、半導体デバイスQ41のU側の主電極と第1絶縁基板24のD側の導電層6Uを接続する柱状電極3311、負極パターン(14U)、負側電力端子N、の順である。
柱状電極3711のU側の先端は、第2絶縁基板20のD側の表面に四角形3711で示す部分に接続される。柱状電極3311のU側の先端は、第2絶縁基板20のD側の表面のいずれかの箇所に接続すれば良い。よって、図17において、その部分の表記は省略する。
この電流経路は、並列に接続される他の4チップについても、半導体デバイスQ1,Q4及び柱状電極33,37の添え字の番号が変わるだけで同じである。
V相、W相の電流経路についての説明は、図16と図17に参照符号を表記することで省略する。
以上説明したように、第2絶縁基板20のU側の導電層14Uを正極パターン、D側の導電層6Uを負極パターンにしても第2の実施の形態と同じ作用効果が得られる。
(製造方法)
第3の実施の形態のパワーモジュール300の製造方法について説明する。
第3の実施の形態のパワーモジュール300の製造方法について説明する。
パワーモジュール300の第2絶縁基板24を正側電力端子P及び負側電力端子N側から見た側面図は、図19に示すように表される。また、同第2絶縁基板20のD側を図17の矢印A方向から見た模式的鳥瞰構成図は、図20に示すように表される。
また、パワーモジュール300の第1絶縁基板10の実装前の模式的平面図は、図21に示すように表される。同第1絶縁基板10に半導体デバイスQ1〜Q6と柱状電極33,37を実装後の図21の矢印B方向から見た模式的鳥瞰構成図は、図22に示すように表される。また、図21の矢印C方向から見た模式的鳥瞰構成図は、図23に示すように表される。
また、パワーモジュール300の第1絶縁基板10を、第2絶縁基板20に接合する直前の様子を図21の矢印C方向から見た模式的鳥瞰構成図は、図24に示すように表される。また、同第1絶縁基板10を第2絶縁基板20に接合した後の模式的平面図は、図25に示すように表される。また、樹脂封止後のパワーモジュール300の模式的平面図は、図26に示すように表される。また、樹脂封止後の外観を、矢印C方向から見た模式的鳥瞰構成図は、図27に示すように表される。
(a)まず、図20に示すように、第2絶縁基板20のD側の導電層6Uを、ビアホールと短絡しないようにパターニングする。第2絶縁基板20と第1絶縁基板10としては、例えばAMB基板、DBC(Direct Bonding Copper)基板、DBA(Direct Brazed Aluminum)基板なども適用可能である。パターニング後、正側電力端子Pと負側電力端子Nが半田付けなどによって接続される。なお、図19において、ビアホールの表記は省略し、柱状電極3711〜3734が接続する部分を四角形3711〜3734で表記している。
(b)次に、第1絶縁基板10のU側の導電層14Dをパターニングする。パターニング工程の結果として、ゲート信号電極パターン401〜406、ソースセンス信号電極パターン411〜416、第1ドレイン電極パターン431、第2ドレイン電極パターン432、第3ドレイン電極パターン433、第4ドレイン電極パターン434、第5ドレイン電極パターン435、第6ドレイン電極パターン436が形成される。パターニング後、出力端子U,V,W、ゲート信号端子GT1〜GT4、ソースセンス信号端子SST1〜6が半田付けなどによって接続される。
(c)次に、第1絶縁基板10の電極パターン上に、半導体デバイスQ1〜Q6を実装する。そして、第1ドレイン電極パターン431と第3ドレイン電極パターン433と第5ドレイン電極パターン435のU側の表面に、それぞれ柱状電極371,372,373を形成し、半導体デバイスQ4,Q5,Q6のU側の主電極(この場合、ソース電極)に、それぞれ柱状電極331,332,333を形成する。つまり、半導体デバイスの主電極と導電層の表面のそれぞれに、少なくとも1個の柱状電極を形成する(図22と23参照)。
(d)次に、柱状電極371,372,373のそれぞれのU側の先端と第2絶縁基板20のD側の導電層6Uに四角形3711〜3734で示す部分とを接続し、同時に柱状電極331,332,333のそれぞれのU側の先端と第2絶縁基板D側の導電層6Uとを接続する。つまり、柱状電極33,37のいずれか一方の先端を、第1絶縁基板10と対向して配置される第2絶縁基板20の一方の面の導電層に接続し、他方の柱状電極33,37の先端を、第2絶縁基板20の他方の面の導電層に接続する。
(e)次に、第1絶縁基板10と第2絶縁基板20を、モールド樹脂15で封止する。更に、半導体デバイスQ1〜Q6が配置された第1絶縁基板10の下側の裏面及び第2絶縁基板20の上側の表面のいずれか一方若しくは両方に冷却器を搭載しても良い。
(a)まず、図20に示すように、第2絶縁基板20のD側の導電層6Uを、ビアホールと短絡しないようにパターニングする。第2絶縁基板20と第1絶縁基板10としては、例えばAMB基板、DBC(Direct Bonding Copper)基板、DBA(Direct Brazed Aluminum)基板なども適用可能である。パターニング後、正側電力端子Pと負側電力端子Nが半田付けなどによって接続される。なお、図19において、ビアホールの表記は省略し、柱状電極3711〜3734が接続する部分を四角形3711〜3734で表記している。
(b)次に、第1絶縁基板10のU側の導電層14Dをパターニングする。パターニング工程の結果として、ゲート信号電極パターン401〜406、ソースセンス信号電極パターン411〜416、第1ドレイン電極パターン431、第2ドレイン電極パターン432、第3ドレイン電極パターン433、第4ドレイン電極パターン434、第5ドレイン電極パターン435、第6ドレイン電極パターン436が形成される。パターニング後、出力端子U,V,W、ゲート信号端子GT1〜GT4、ソースセンス信号端子SST1〜6が半田付けなどによって接続される。
(c)次に、第1絶縁基板10の電極パターン上に、半導体デバイスQ1〜Q6を実装する。そして、第1ドレイン電極パターン431と第3ドレイン電極パターン433と第5ドレイン電極パターン435のU側の表面に、それぞれ柱状電極371,372,373を形成し、半導体デバイスQ4,Q5,Q6のU側の主電極(この場合、ソース電極)に、それぞれ柱状電極331,332,333を形成する。つまり、半導体デバイスの主電極と導電層の表面のそれぞれに、少なくとも1個の柱状電極を形成する(図22と23参照)。
(d)次に、柱状電極371,372,373のそれぞれのU側の先端と第2絶縁基板20のD側の導電層6Uに四角形3711〜3734で示す部分とを接続し、同時に柱状電極331,332,333のそれぞれのU側の先端と第2絶縁基板D側の導電層6Uとを接続する。つまり、柱状電極33,37のいずれか一方の先端を、第1絶縁基板10と対向して配置される第2絶縁基板20の一方の面の導電層に接続し、他方の柱状電極33,37の先端を、第2絶縁基板20の他方の面の導電層に接続する。
(e)次に、第1絶縁基板10と第2絶縁基板20を、モールド樹脂15で封止する。更に、半導体デバイスQ1〜Q6が配置された第1絶縁基板10の下側の裏面及び第2絶縁基板20の上側の表面のいずれか一方若しくは両方に冷却器を搭載しても良い。
(パワーモジュールの具体例)
第1〜3の実施の形態に係るパワーモジュール50であって、ワンインワンモジュールのSiC MOSFETの模式的回路表現は、図28(a)に示すように表され、ワンインワンモジュールのIGBTの模式的回路表現は、図28(b)に示すように表される。
第1〜3の実施の形態に係るパワーモジュール50であって、ワンインワンモジュールのSiC MOSFETの模式的回路表現は、図28(a)に示すように表され、ワンインワンモジュールのIGBTの模式的回路表現は、図28(b)に示すように表される。
図28(a)には、MOSFETQに逆並列接続されるダイオードDIが示されている。MOSFETQの主電極は、ドレイン端子DTおよびソース端子STで表される。同様に、図28(b)には、IGBTQに逆並列接続されるダイオードDIが示されている。IGBTQの主電極は、コレクタ端子CTおよびエミッタ端子ETで表される。
また、実施の形態に係るパワーモジュール50であって、ワンインワンモジュールのSiC MOSFETの詳細回路表現は、図29に示すように表される。
第1〜3の実施の形態に係るパワーモジュール50は、例えば、ワンインワンモジュールの構成を備える。すなわち、1個のMOSFETQが1つのモジュールに内蔵されている。一例として5チップ(MOSFET×5)搭載可能であり、それぞれのMOSFETQは、5個まで並列接続可能である。尚、5チップの内、一部をダイオードDI用として搭載することも可能である。
さらに詳細には、図29に示すように、MOSFETQに並列にセンス用MOSFETQsが接続される。センス用MOSFETQsは、MOSFETQと同一チップ内に、微細トランジスタとして形成されている。図29において、SSは、ソースセンス端子、CSは、電流センス端子であり、Gは、ゲート信号端子である。尚、実施の形態においても半導体デバイスQには、センス用MOSFETQsが同一チップ内に、微細トランジスタとして形成されている。
また、実施の形態に係るパワーモジュール50Tであって、ツーインワンモジュールのSiC MOSFETの模式的回路表現は、図30(a)に示すように表される。
図30(a)に示すように、2個のMOSFETQ1・Q4と、MOSFETQ1・Q4に逆並列接続されるダイオードD1・D4が1つのモジュールに内蔵されている。G1は、MOSFETQ1のゲート信号端子であり、S1は、MOSFETQ1のソース端子である。G4は、MOSFETQ4のゲート信号端子であり、S4は、MOSFETQ4のソース端子である。Pは、正側電源入力端子であり、Nは、負側電源入力端子であり、Oは、出力端子である。
また、実施の形態に係るパワーモジュール50Tであって、ツーインワンモジュールのIGBTの模式的回路表現は、図30(b)に示すように表される。図30(b)に示すように、2個のIGBTQ1・Q4と、IGBTQ1・Q4に逆並列接続されるダイオードD1・D4が1つのモジュールに内蔵されている。G1は、IGBTQ1のゲート信号端子であり、E1は、IGBTQ1のエミッタ端子である。G4は、IGBTQ4のゲート信号端子であり、E4は、IGBTQ4のエミッタ端子である。Pは、正側電源入力端子であり、Nは、負側電源入力端子であり、Oは、出力端子である。
(半導体デバイスの構成例)
第1〜3の実施の形態に適用可能な半導体デバイスの例であって、SiC MOSFETの模式的断面構造は、図31(a)に示すように表され、IGBTの模式的断面構造は、図31(b)に示すように表される。
第1〜3の実施の形態に適用可能な半導体デバイスの例であって、SiC MOSFETの模式的断面構造は、図31(a)に示すように表され、IGBTの模式的断面構造は、図31(b)に示すように表される。
第1〜3の実施の形態に適用可能な半導体デバイス110(Q)の例として、SiC MOSFETの模式的断面構造は、図31(a)に示すように、n-高抵抗層からなる半導体基板126と、半導体基板126の表面側に形成されたpボディ領域128と、pボディ領域128の表面に形成されたソース領域130と、pボディ領域128間の半導体基板126の表面上に配置されたゲート絶縁膜132と、ゲート絶縁膜132上に配置されたゲート電極138と、ソース領域130およびpボディ領域128に接続されたソース電極134と、半導体基板126の表面と反対側の裏面に配置されたn+ドレイン領域124と、n+ドレイン領域124に接続されたドレイン電極136とを備える。
図31(a)では、半導体デバイス110は、プレーナゲート型nチャネル縦型SiC MOSFETで構成されているが、後述する図35に示すように、nチャネル縦型SiC TMOSFETなどで構成されていても良い。
また、第1〜3の実施の形態に適用可能な半導体デバイス110(Q)には、SiC MOSFETの代わりに、GaN系FETなどを採用することもできる。
第1〜3の実施の形態に適用可能な半導体デバイス110には、SiC系、GaN系のいずれかのパワーデバイスを採用可能である。
さらには、実施の形態に適用可能な半導体デバイス110には、バンドギャップエネルギーが、例えば、1.1eV〜8eVの半導体を用いることができる。
同様に、第1〜3の実施の形態に適用可能な半導体デバイス110A(Q)の例として、IGBTは、図31(b)に示すように、n-高抵抗層からなる半導体基板126と、半導体基板126の表面側に形成されたpボディ領域128と、pボディ領域128の表面に形成されたエミッタ領域130Eと、pボディ領域128間の半導体基板126の表面上に配置されたゲート絶縁膜132と、ゲート絶縁膜132上に配置されたゲート電極138と、エミッタ領域130Eおよびpボディ領域128に接続されたエミッタ電極134Eと、半導体基板126の表面と反対側の裏面に配置されたp+コレクタ領域124Pと、p+コレクタ領域124Pに接続されたコレクタ電極136Cとを備える。
図31(b)では、半導体デバイス110Aは、プレーナゲート型のnチャネル縦型IGBTで構成されているが、トレンチゲート型nチャネル縦型IGBTなどで構成されていても良い。
第1〜3の実施の形態に適用可能な半導体デバイス110の例であって、ソースパッド電極SP、ゲートパッド電極GPを含むSiC MOSFETの模式的断面構造は、図32に示すように表される。ゲートパッド電極GPは、ゲート絶縁膜132上に配置されたゲート電極138に接続され、ソースパッド電極SPは、ソース領域130およびpボディ領域128に接続されたソース電極134に接続される。
また、ゲートパッド電極GPおよびソースパッド電極SPは、図32に示すように、半導体デバイス110の表面を覆うパッシベーション用の層間絶縁膜144上に配置される。尚、ゲートパッド電極GPおよびソースパッド電極SPの下方の半導体基板126内には、図31(a)或いは、図32の中央部と同様に、微細構造のトランジスタ構造が形成されていても良い。
さらに、図32に示すように、中央部のトランジスタ構造においても、パッシベーション用の層間絶縁膜144上にソースパッド電極SPが延在して配置されていても良い。
第1〜3の実施の形態に適用する半導体デバイス110Aの例であって、ソースパッド電極SP、ゲートパッド電極GPを含むIGBTの模式的断面構造は、図33に示すように表される。ゲートパッド電極GPは、ゲート絶縁膜132上に配置されたゲート電極138に接続され、エミッタパッド電極EPは、エミッタ領域130Eおよびpボディ領域128に接続されたエミッタ電極134Eに接続される。
また、ゲートパッド電極GPおよびエミッタパッド電極EPは、図33に示すように、半導体デバイス110Aの表面を覆うパッシベーション用の層間絶縁膜144上に配置される。尚、ゲートパッド電極GPおよびエミッタパッド電極EPの下方の半導体基板126内には、図31(b)或いは、図33の中央部と同様に、微細構造のIGBT構造が形成されていても良い。
さらに、図33に示すように、中央部のIGBT構造においても、パッシベーション用の層間絶縁膜144上にエミッタパッド電極EPが延在して配置されていても良い。
―SiC DIMOSFET―
第1〜3の実施の形態に適用可能な半導体デバイス110の例であって、SiC DIMOSFETの模式的断面構造は、図34に示すように表される。
第1〜3の実施の形態に適用可能な半導体デバイス110の例であって、SiC DIMOSFETの模式的断面構造は、図34に示すように表される。
SiC DIMOSFETは、図34に示すように、n-高抵抗層からなる半導体基板126と、半導体基板126の表面側に形成されたpボディ領域128と、pボディ領域128の表面に形成されたn+ソース領域130と、pボディ領域128間の半導体基板126の表面上に配置されたゲート絶縁膜132と、ゲート絶縁膜132上に配置されたゲート電極138と、ソース領域130およびpボディ領域128に接続されたソース電極134と、半導体基板126の表面と反対側の裏面に配置されたn+ドレイン領域124と、n+ドレイン領域124に接続されたドレイン電極136とを備える。
図34では、半導体デバイス110は、pボディ領域128と、pボディ領域128の表面に形成されたn+ソース領域130が、ダブルイオン注入(DI)で形成され、ソースパッド電極SPは、ソース領域130およびpボディ領域128に接続されたソース電極134に接続される。ゲートパッド電極GP(図示省略)は、ゲート絶縁膜132上に配置されたゲート電極138に接続される。また、ソースパッド電極SPおよびゲートパッド電極GP(図示省略)は、図34に示すように、半導体デバイス110の表面を覆うパッシベーション用の層間絶縁膜144上に配置される。
SiC DIMOSFETは、図34に示すように、pボディ領域128に挟まれたn-高抵抗層からなる半導体基板126内に、破線で示されるような空乏層が形成されるため、接合型FET(JFET)効果に伴うチャネル抵抗RJFETが形成される。また、pボディ領域128/半導体基板126間には、図34に示すように、ボディダイオードBDが形成される。
―SiC TMOSFET―
第1〜3の実施の形態に適用可能な半導体デバイス110の例であって、SiC TMOSFETの模式的断面構造は、図35に示すように表される。
第1〜3の実施の形態に適用可能な半導体デバイス110の例であって、SiC TMOSFETの模式的断面構造は、図35に示すように表される。
SiC TMOSFETは、図35に示すように、n層からなる半導体基板126Nと、半導体基板126Nの表面側に形成されたpボディ領域128と、pボディ領域128の表面に形成されたn+ソース領域130と、pボディ領域128を貫通し、半導体基板126Nまで形成されたトレンチの内にゲート絶縁層132および層間絶縁膜144U・144Bを介して形成されたトレンチゲート電極138TGと、ソース領域130およびpボディ領域128に接続されたソース電極134と、半導体基板126Nの表面と反対側の裏面に配置されたn+ドレイン領域124と、n+ドレイン領域124に接続されたドレイン電極136とを備える。
図35では、半導体デバイス110は、pボディ領域128を貫通し、半導体基板126Nまで形成されたトレンチ内にゲート絶縁層132および層間絶縁膜144U・144Bを介して形成されたトレンチゲート電極138TGが形成され、ソースパッド電極SPは、ソース領域130およびpボディ領域128に接続されたソース電極134に接続される。ゲートパッド電極GP(図示省略)は、ゲート絶縁膜132上に配置されたゲート電極138に接続される。また、ソースパッド電極SPおよびゲートパッド電極GP(図示省略)は、図35に示すように、半導体デバイス110の表面を覆うパッシベーション用の層間絶縁膜144U上に配置される。
SiC TMOSFETでは、SiC DIMOSFETのような接合型FET(JFET)効果に伴うチャネル抵抗RJFETは形成されない。また、pボディ領域128/半導体基板126N間には、ボディダイオードBDが形成される。
3相交流インバータ140の模式的回路構成において、半導体デバイスとしてSiC MOSFETを適用し、電源端子PL、接地端子NL間にスナバコンデンサCを接続した回路構成例は、図36(a)に示すように表される。同様に、3相交流インバータ140Aの模式的回路構成において、半導体デバイスとしてIGBTを適用し、電源端子PL、接地端子NL間にスナバコンデンサCを接続した回路構成例は、図36(b)に示すように表される。
SiC MOSFETやIGBTを電源Eと接続する際、接続ラインの有するインダクタンスLによって、SiC MOSFETやIGBTのスイッチング速度が速いため、大きなサージ電圧Ldi/dtを生ずる。例えば、電流変化di=300A、スイッチングに伴う時間変化dt=100nsecとすると、di/dt=3×109(A/s)となる。インダクタンスLの値により、サージ電圧Ldi/dtの値は変化するが、電源Vにこのサージ電圧Ldi/dtが重畳される。電源端子PLと接地端子NL間に接続されるスナバコンデンサCによって、このサージ電圧Ldi/dtを吸収することができる。
(パワーモジュールを適用した応用例)
次に、図37を参照して、半導体デバイスとしてSiC MOSFETを適用した第1〜3の実施の形態に係るパワーモジュールを用いて構成した3相交流インバータ140について説明する。
次に、図37を参照して、半導体デバイスとしてSiC MOSFETを適用した第1〜3の実施の形態に係るパワーモジュールを用いて構成した3相交流インバータ140について説明する。
図37に示すように、3相交流インバータ140は、ゲートドライブ部150と、ゲートドライブ部150に接続された半導体装置部152と、3相交流モータ部154とを備える。半導体装置部152は、3相交流モータ部154のU相、V相、W相に対応して、U相、V相、W相のインバータが接続されている。ここで、ゲートドライブ部150は、SiC MOSFETQ1・Q4、SiC MOSFETQ2・Q5、およびSiC MOSFETQ3・Q6に接続されている。
半導体装置部152は、蓄電池(E)146が接続されたコンバータ148のプラス端子(+)とマイナス端子(−)間に接続され、インバータ構成のSiC MOSFETQ1・Q4、Q2・Q5、およびQ3・Q6を備える。また、SiC MOSFETQ1〜Q6のソース・ドレイン間には、フリーホイールダイオードD1〜D6がそれぞれ逆並列に接続されている。
次に、図38を参照して、半導体デバイスとしてIGBTを適用した第1〜3の実施の形態に係るパワーモジュール20Tを用いて構成した3相交流インバータ140Aについて説明する。
図38に示すように、3相交流インバータ140Aは、ゲートドライブ部150Aと、ゲートドライブ部150Aに接続された半導体装置部152Aと、3相交流モータ部154Aとを備える。半導体装置部152Aは、3相交流モータ部154AのU相、V相、W相に対応して、U相、V相、W相のインバータが接続されている。ここで、ゲートドライブ部150Aは、IGBTQ1・Q4、IGBTQ2・Q5、およびIGBTQ3・Q6に接続されている。
半導体装置部152Aは、蓄電池(E)146Aが接続されたコンバータ148Aのプラス端子(+)とマイナス端子(−)間に接続され、インバータ構成のIGBTQ1・Q4、Q2・Q5、およびQ3・Q6を備える。さらに、IGBTQ1〜Q6のエミッタ・コレクタ間には、フリーホイールダイオードD1〜D6がそれぞれ逆並列に接続されている。
第1〜3の本実施の形態に係るパワーモジュールは、ワンインワン、ツーインワン、フォーインワン、シックスインワンのいずれかに構成可能である。
(冷却器を備えるパワーモジュールの構成例)
冷却器72を備えた第1〜3の実施の形態に係るパワーモジュール190の模式的構造断面図は、図39に示すように表される。パワーモジュール190は、第1〜3の実施の形態の基本構成を説明したパワーモジュール90に、冷却器72を装着したものである。
冷却器72を備えた第1〜3の実施の形態に係るパワーモジュール190の模式的構造断面図は、図39に示すように表される。パワーモジュール190は、第1〜3の実施の形態の基本構成を説明したパワーモジュール90に、冷却器72を装着したものである。
パワーモジュール190は、パワーモジュール90、絶縁板70、伝熱板71、冷却器72、とを備える。
絶縁板70は、パワーモジュール90を構成する第2絶縁基板20のU側の面と接触するように配置される。絶縁板70は、この例ではバスバーBPである第2絶縁基板20のU側の導電層14Uと、冷却器72を絶縁するためのものである。
絶縁板70のU側の面には、伝熱板71が配置され、更にU側に冷却器72が配置される。冷却器72は、この例では空冷方式のフィンである。なお、水冷方式の冷却器を適用しても良い。また、必ずしも伝熱板71を備えなくても良い。パワーモジュール190によれば、第2絶縁基板20から熱を効率よく放熱することができる。
また、冷却器72は、パワーモジュール90を構成する第1絶縁基板10のD側の面と接触させるようにしても良い。つまり、冷却器72は、半導体デバイスQ1,Q4が配置された面と異なる面(第1絶縁基板の下面側の裏面)若しくは第2絶縁基板20の第1絶縁基板10と対向しない面(第2絶縁基板の上面側の表面)のいずれか一方若しくは両方に配置されていても良い。
以上説明したように、第1〜3の実施の形態によれば、同一平面上にバスバーBP,BNを配置する必要が無くなるので、パワーモジュールの平面サイズを小型化できる。また、各U相,V相,W相のソース電極パターンに流れる電流の向きを反対にするので、電流によって生じる磁束を相殺し、インダクタンスを減少させることができる。また、パワーモジュールの反りを低減するので、その信頼性を向上させることができる。
[第4〜6の実施の形態の基本技術]
第4〜6の実施の形態の基本技術に係るパワーモジュール100Aの主要部の模式的平面図は、図40に示すように表され、半導体デバイス(チップ)として例えばSiC MOSFETを適用した図40に対応したツーインワンモジュールの回路構成は、図2に示すように表される。また、図40のIA−IA線に沿う模式的断面構造は、図41に示すように表される。
第4〜6の実施の形態の基本技術に係るパワーモジュール100Aの主要部の模式的平面図は、図40に示すように表され、半導体デバイス(チップ)として例えばSiC MOSFETを適用した図40に対応したツーインワンモジュールの回路構成は、図2に示すように表される。また、図40のIA−IA線に沿う模式的断面構造は、図41に示すように表される。
パワーモジュール100Aは、絶縁基板8と、絶縁基板8上に配置された電流センスパターン21・ソースセンスパターン22・ソース電極パターン1・出力電極パターン2・ドレイン電極パターン3・ゲート電極パターン9・ソースセンスパターン11と、出力電極パターン2上に配置される複数の半導体デバイスQ4と、夫々の半導体デバイスQ4のソース電極とソース電極パターン1間に夫々接続されたリード部材12と、ドレイン電極パターン3上に配置される複数の半導体デバイスQ1と、夫々の半導体デバイスQ1のソース電極(S1)と出力電極パターン2間に夫々接続されたリード部材13と、ソース電極パターン1を外部に取り出す負側電力端子Nと、ドレイン電極パターン3を外部に取り出す正側電力端子Pと、出力電極パターン2を外部に取り出す出力端子Oと、を備える。また、端子T24〜CS4と端子CS1〜SS1は、各半導体デバイスQ1・Q4の動作を制御する制御端子である。図40、図2において、その詳細な表記は省略している。
基本技術の半導体デバイスQ1とQ4は、例えばSiC MOSFETである。図40において、半導体デバイスQ1とQ4は、それぞれ5チップ並列に配置されている例が示されている。
パワーモジュール100Aの主要部は、モールド樹脂15によって封止される。絶縁基板8は、例えば両面に導電層を有する基板であって、半導体デバイスQ1・Q4が実装される面と反対側の導電層6が、例えば外部に露出する(図41参照)。
正側電力端子Pとドレイン電極パターン3、負側電力端子Nとソース電極パターン1、および出力端子Oと出力電極パターン2とは、例えば半田付けなどによって接続される。同様に、ソース電極パターン1と半導体デバイスQ4のソース電極(S4)と、出力電極パターン2と半導体デバイスQ1のソース電極(S1)とは、それぞれリード部材12・13で接続される。半田付けには実装スペースが必要なため、特にリード部材12・13による接続は、パワーモジュール100Aの平面形状を大型化する。
この例では、リード部材12・13によって複数の半導体デバイスQ1・Q4の配列方向と夫々直交する方向の平面形状が大きくなり、小型化が難しい。
[第4の実施の形態]
第4の実施の形態に係るパワーモジュール100の主要部を示す模式的平面図は、図42に示すように表される。また、パワーモジュール100を構成する第1絶縁基板10と第2絶縁基板20の模式的断面構造図は、図7(a)および図7(b)と同様に表される。また、図42に示すIIA−IIA線に沿う模式的断面構造図は、図43に示すように表される。半導体デバイス(チップ)として例えばSiC MOSFETを適用したパワーモジュール100の回路構成は、第1〜3の実施の形態の基本技術(図2)と同じである。
第4の実施の形態に係るパワーモジュール100の主要部を示す模式的平面図は、図42に示すように表される。また、パワーモジュール100を構成する第1絶縁基板10と第2絶縁基板20の模式的断面構造図は、図7(a)および図7(b)と同様に表される。また、図42に示すIIA−IIA線に沿う模式的断面構造図は、図43に示すように表される。半導体デバイス(チップ)として例えばSiC MOSFETを適用したパワーモジュール100の回路構成は、第1〜3の実施の形態の基本技術(図2)と同じである。
パワーモジュール100は、第1絶縁基板10と、第1絶縁基板10の上方に配置された第2絶縁基板20と、第1絶縁基板10の上に配置され、表面に第1主電極と第1制御電極とを有する第1半導体デバイスQ41・Q42とを備え、第1主電極は、第1絶縁基板10と第2絶縁基板20との重畳部SP1・SP2に配置され、第1半導体デバイスQ41・Q42の第1制御電極は、第1絶縁基板10と第2絶縁基板20との非重畳部NSP1に配置される。
パワーモジュール100は、ツーインワンモジュールを、第1絶縁基板10と第2絶縁基板20とを積層する構成で実現したものであり、第2絶縁基板20の少なくとも一部が第1絶縁基板10に重畳しており、第2絶縁基板20の残り部分が第1絶縁基板10に重畳していない(非重畳)。主電極とは、ソース電極・ドレイン電極のことである。制御電極は、ゲート電極のことである。
図42に示すパワーモジュール100は、第1絶縁基板10・第1半導体デバイスQ41,Q42・出力端子O・ゲート端子GT4・第2絶縁基板20・第2半導体デバイスQ11,Q12・正側電力端子P・負側電力端子N・ゲート端子GT1を備える。第1半導体デバイスQ41・Q42は、第1絶縁基板10に配置され、出力端子Oとゲート端子GT4は、第1絶縁基板10に接続される。第2半導体デバイスQ11・Q12は、第2絶縁基板20に配置され、正側電力端子Pと負側電力端子Nとゲート端子GT1は第2絶縁基板20に接続される。
図42に示す第1絶縁基板10と第2絶縁基板20の形状は、例えば四角形を呈している。なお、基板の形状は、四角形に限定する必要はない。
ここで、図43において、第2絶縁基板20側をU側(上)、第1絶縁基板10側をD側(下)と定義する。この定義は、以降に示す全ての図面に適用する。
第1絶縁基板10及び第2絶縁基板20としては、例えばAMB(Active Metal Brazed, Active Metal Bond)基板などを適用可能である。第1絶縁基板10は、絶縁基板8Dの上(U:UP)側に導電層14D、下(D:DOWN)側に導電層6Dを備える(図7(b))。第2絶縁基板20は、絶縁基板8UのU側に導電層14U、D側に導電層6Uを備える(図7(a))。第1絶縁基板10上側および下側、第2絶縁基板20の上側および下側の表現についても以下同様に記載する。また、以下の実施の形態において、導電層14D、導電層6D、導電層14U、及び導電層6Uの表記は固定とし、CuやAlからなる配線パターンを有する。
図42および図43に示す例では、導電層14Dは、第1ゲート電極パターン14D1・出力電極パターン14D2を備える。第1ゲート電極パターン14D1は、第1絶縁基板10の一辺に沿う細長い長方形状で配置されている。出力電極パターン14D2は、第1ゲート電極パターン14D1と離隔して(絶縁して)ほぼ第1絶縁基板10の全面に配置されている。
また、第1絶縁基板10に対向して配置される第2絶縁基板20のD側の導電層6Uは、第2ゲート電極パターン6U1・ドレイン電極パターン6U2・負極パターン6U3を備え、それぞれが離隔して導電層6U全体を構成している。第2ゲート電極パターン6U1は、パワーモジュール100の平面視において、第1ゲート電極パターン14D1と反対の一辺に沿う細長い長方形状で配置され、ドレイン電極パターン6U2は、正側電力端子Pの幅よりも大きな幅で、第2ゲート電極パターン6U1と平行して配置され、さらに負極パターン6U3は、ドレイン電極パターン6U2に隣接して負側電力端子Nよりも少し太い幅で配置されている。
第1絶縁基板10の第1ゲート電極パターン14D1には、第1半導体デバイスQ4のゲート電極を外部に導出するゲート端子GT4が、半田付けなどによって接続されている。図42は、第1半導体デバイスQ4と第2半導体デバイスQ1とを、それぞれ2個用いる例を示している。
出力電極パターン14D2の第1ゲート電極パターン14D1側の縁部には、第1半導体デバイスQ41・Q42がゲート電極をゲート信号パターン14D1側に向けて配置されている。
一方、第1絶縁基板10に対向して配置される第2絶縁基板20のドレイン電極パターン6U2上には、第2半導体デバイスQ11・Q12のゲート電極が、第1半導体デバイスQ41・Q42のゲート電極と反対の向きに配置されている。
つまり、第1非重畳部NSP1と、第2非重畳部NSP3とを備え、平面視において第1制御電極は第1非重畳部NSP1に配置され、第2制御電極は第2非重畳部NSP3に配置される。以降、第1非重畳部NSP1・第2非重畳部NSP3の第1・第2は省略する。具体的には、平面視において、第1半導体デバイスQ41・Q42のゲート電極が第2絶縁基板20と重ならない位置、および第2半導体デバイスQ11・Q12のゲート電極が第1絶縁基板10と重ならない位置で、第1絶縁基板10と第2絶縁基板20とが接続されている。非重畳部は、ゲート逃げ部と称しても良い部分である。
また、同時に、第1半導体デバイスQ41・Q42のU側の主電極であるソース電極は、第2絶縁基板20の負極電力パターン6U3と重なり、第2半導体デバイスQ11・Q12のD側の主電極であるソース電極は、第1絶縁基板10の出力電極パターン14D2と重なる配置で、第1絶縁基板10と第2絶縁基板20とが接続される。
第1半導体デバイスQ41・Q42の主電極(ソース電極・ドレイン電極)は、第1導電層14Dと第2導電層6Uとが対向する重畳部SP1に、第2半導体デバイスQ11・Q12の主電極は、第1導電層14Dと第2導電層6Uとが対向する重畳部SP2に配置される。また、第1半導体デバイスQ41・Q42の制御電極は、第2導電層6Uと対向しない非重畳部NSP1に、第2半導体デバイスQ11・Q12のゲート電極は、第1導電層14Dと対向しない非重畳部NSP3に配置される。
第1半導体デバイスQ41・Q42のゲート電極とゲート信号パターン14D1との間、および第2半導体デバイスQ11・Q12のゲート電極とゲート信号パターン6U1との間は、例えばボンディングワイヤで接続される。ボンディングワイヤは太い実線で示し参照符号は省略する。
パワーモジュール100は、第1絶縁基板10のU側の第1導電層14Dをパターニングして形成した出力パターン14D2と、第2絶縁基板20のD側の第2導電層6Uをパターニングにして形成した正極パターン6U2および負極パターン6U3とを備え、第1半導体デバイスQ41・Q42の第1主電極は、出力パターン14D2に接続され、第1半導体デバイスQ41・Q42の第2主電極は、負極パターン6U3に接続され、第2半導体デバイスQ11,Q12の第1主電極は、正極パターン6U2に接続され、第2半導体デバイスQ11,Q12の第2主電極は、出力パターン14D2に接続される。
第1半導体デバイスQ41と第2半導体デバイスQ12とが配置された部分の断面図である図43を参照してその接続関係を説明する。なお、接続関係は、隣接して配置される第1半導体デバイスQ42と第2半導体デバイスQ11との間についても同じである。
第1半導体デバイスQ41の主電極は重畳部SP1に配置され、第2半導体デバイスQ12の主電極は重畳部SP2に配置される。また、第1半導体デバイスQ41の制御電極は、非重畳部NSP1に、第2半導体デバイスQ12の制御電極は非重畳部NSP3に配置される。そして、第1半導体デバイスQ41と第2半導体デバイスQ12との間に、非重畳部NSP2が設けられる。非重畳部NSP2は、パターニングによって形成される。
第2半導体デバイスQ11のU側の主電極であるドレイン電極は、正側電力端子Pが接続されたドレイン電極パターン6U2に接続される。また、第2半導体デバイスQ11のD側の主電極であるソース電極は、出力電極パターン14D2に接続される。
出力電極パターン14D2にドレイン電極を接続する第1半導体デバイスQ41のU側のソース電極は、第2絶縁基板20の負極電力パターン6U3に接続される。負極電力パターン6U3は、負側電力端子Nを介して外部に導出される。
第1半導体デバイスQ41と第2半導体デバイスQ11とが同時に導通したと仮定すると、電流は、正側電力端子P→ドレイン電極パターン6U2→第2半導体デバイスQ11→出力電極パターン14D2→第1半導体デバイスQ41→負極電力パターン6U3→負側電力端子Nの順に流れる。
図44に、第1半導体デバイスQ41・Q42を実装した後の第1絶縁基板10と、第2半導体デバイスQ11・Q12を実装した後の第2絶縁基板20の図42のGT1端子方向から見た模式的側面図を示す。なお、図44において、重畳部SP1・SP2、および非重畳部NSP1・NSP2の位置関係の表記は省略している。
図41〜図43に示すように、重畳部SP1・SP2および非重畳部NSP1・NSP3は、平面視において、第1絶縁基板10に対する第2絶縁基板20の位置をずらして配置される。
図45に示すように、第1絶縁基板10に対する第2絶縁基板20のずらし方には、いろいろな形が考えられる。図45(a)は、ほぼ同じ大きさの第1絶縁基板10と第2絶縁基板20を、比較的に広い範囲で重ねた例を示す。図45(b)は、ほぼ同じ大きさの第1絶縁基板10と第2絶縁基板20を、一部分だけ重ねた例を示す。図45(c)は、大きさの異なる第1絶縁基板10と第2絶縁基板20を、一部分だけ重ねた例を示す。なお、第1絶縁基板10と第2絶縁基板20の形状は、四角形に限られない。よって、基板形状を考慮すると、第1・第2絶縁基板10・20の重ね方は多様である。
以上説明したパワーモジュール100は、リード部材12・13等の配線用の部品を用いていない。リード部材12・13を用いるのではなく、ボンディングワイヤを用いることにより、第1半導体デバイスQ41・Q42と第2半導体デバイスQ11・Q12との間の距離を短くすることができる。つまり、第4の実施の形態の構成によれば、パワーモジュールの平面形状を小型化することができる。また、第1絶縁基板10と第2絶縁基板20は、半導体デバイスのチップの厚さ分を共有するように対向配置されているので、パワーモジュールをチップの厚み分極薄型化できるとともに、重畳部SPの分小型化することができる。また、部品点数を削減することでパワーモジュールの信頼性も向上させることができる。更には、樹脂モールドから露出する端子を重ならないように配置できるので、端子の厚みをできるだけ厚くしてインダクタンスを低減することができる。
なお、非重畳部を2個備える例で説明したが、非重畳部は1個でも構わない。次に、1個の非重畳部を備える変形例のパワーモジュール100Bについて説明する。
(変形例)
変形例のパワーモジュール100Bの模式的平面図は、図46に示すように表される。また。図46のIIIA−IIIA線に沿う模式的断面構造は、図47に示すように表される。
(変形例)
変形例のパワーモジュール100Bの模式的平面図は、図46に示すように表される。また。図46のIIIA−IIIA線に沿う模式的断面構造は、図47に示すように表される。
パワーモジュール100Bは、第2半導体デバイスQ12がフェイスダウンで配置される点と柱状電極17を備え、非重畳部NSP1が1個である点でパワーモジュール100と異なる。パワーモジュール100Bは、半導体デバイス(Q41・Q12)が2個の例で説明する。
パワーモジュール100Bは、第2絶縁基板20の上に配置された第2半導体デバイスQ12とを備え、第2半導体デバイスQ12の第2制御電極は、非重畳部NSP1に配置される。
第2半導体デバイスQ12は、フェイスダウンで第1絶縁基板10のD側の導電層6Uに配置される。つまり、第2半導体デバイスQ12のソース電極は、第2絶縁基板20のD側の導電層6Uに形成されたソース電極パターン6U4に接続される。
第2半導体デバイスQ12のドレイン電極は、第1絶縁基板10のU側の導電層14Dに形成されたドレイン電極パターン14D3に接続される。ドレイン電極パターン14D3は、正側電力端子Pによって外部に導出される。
第2半導体デバイスQ12のソース電極は、ソース電極パターン6U4と柱状電極17を介して第1絶縁基板10のU側の導電層14Dに形成された出力電極パターン14D2に接続される。出力電極パターン14D2は、出力端子Oによって外部に導出される。
出力電極パターン14D2にソース電極を接続する第1半導体デバイスQ41のドレイン電極は、第2絶縁基板20のD側に形成された負極電力パターン6U3に接続される。負極電力パターン6U3は、負極電力端子Nによって外部に導出される。
このように、非重畳部は1個でもパワーモジュールを構成することが可能である。
[第5の実施の形態]
第5の実施の形態に係るパワーモジュール200を構成する第1絶縁基板10の実装後の模式的平面図は、図48(a)に示すように表される。また、パワーモジュール200の第2絶縁基板20の実装後の模式的平面図は、図48(b)に示すように表される。また、図48に示す第1絶縁基板10と第2絶縁基板20とを、各絶縁基板の一端部が対向する絶縁基板に搭載された半導体デバイスと一部重なるように重ね合わせた時のIVA−IVA線に沿う模式的断面構造は、図49に示すように表される。
第5の実施の形態に係るパワーモジュール200を構成する第1絶縁基板10の実装後の模式的平面図は、図48(a)に示すように表される。また、パワーモジュール200の第2絶縁基板20の実装後の模式的平面図は、図48(b)に示すように表される。また、図48に示す第1絶縁基板10と第2絶縁基板20とを、各絶縁基板の一端部が対向する絶縁基板に搭載された半導体デバイスと一部重なるように重ね合わせた時のIVA−IVA線に沿う模式的断面構造は、図49に示すように表される。
パワーモジュール200は、第1半導体デバイスQ4と第2半導体デバイスQ1とを、それぞれ5個並列で構成したツーインワンモジュールである。パワーモジュール200は、ツーインワンモジュールを、第1絶縁基板10と第2絶縁基板20とを積層する構成で実現した点でパワーモジュール100と同じである。
パワーモジュール200は、第1絶縁基板10・第1半導体デバイスQ41−Q45・出力端子O・ゲート端子GT4・ソースセンス端子SS4・第2絶縁基板20・第2半導体デバイスQ11〜Q15・正側電力端子P・負側電力端子N・ゲート端子GT1・ソースセンス端子SS1を備える。
第1導電層14Dは、複数の第1半導体デバイスQ41〜Q45の同一種別の主電極(ドレイン電極)に接続される第1共通電極パターン14D2を備え、第2導電層6Uは、複数の第2半導体デバイスQ11〜Q15の同一種別の主電極(ドレイン電極)に接続される第2共通電極パターン6U2を備える。
また、第1共通電極パターン14D2と第2共通電極パターン6U2とは、第2半導体デバイスQ11〜Q15を介して接続される。
第5の実施の形態において、第1絶縁基板10の形状は、長方形の例で示す。第1絶縁基板10のU側の導電層14Dに、第1ゲート電極パターン14D1・出力電極パターン14D2・ソースセンスパターン14D3が、それぞれ離隔して配置される。
出力電極パターン14D2は、例えば、第1絶縁基板10の長辺に沿って長く、一方の短辺に沿って屈曲した形状である。出力端子Oは、出力電極パターン14D2の屈曲部14D2Aから第1絶縁基板10の長辺方向の外側に導出される。
第1半導体デバイスQ41−Q45は、出力パターン14D2の長辺の縁側に、ゲート電極を屈曲部14D2A側に向けた向きで一列に配置される。
第1ゲート電極パターン14D1は、第1半導体デバイスQ41−Q45のゲート電極の並びに平行するように細長い形状で配置される。ソースセンスパターン14D3は、第1ゲート電極パターン14D1と同じ形状であり、第1ゲート電極パターン14D1と平行して配置される。
ゲート端子GT4は、第1ゲート電極パターン14D1の出力端子O側の端部から、第1半導体デバイスQ45と反対方向の外側に導出される。ソースセンス端子SS4は、ソースセンスパターン14D3の出力端子O側の端部から、第1半導体デバイスQ45と反対方向の外側に導出される。
第1半導体デバイスQ41−Q45が一列に並ぶ一辺と反対側の辺の縁側に破線で示す四角Q11S−Q15Sは、第2絶縁基板20に配置される第2半導体デバイスQ11−Q15のソース電極が接続される部分である。
第5の実施の形態において、第2絶縁基板20の形状は、第1絶縁基板10とほぼ同じ大きさの長方形である。第2絶縁基板20のD側の導電層6Uに、第2ゲート電極パターン6U1・正極パターン6U2・負極パターン6U3・ソースセンスパターン6U4が、それぞれ離隔して配置される。
第2絶縁基板20は、裏返しして第1絶縁基板10に接続される。負極パターン6U3は、第1半導体デバイスQ41−Q45のソース電極と接続するパターンである。負極パターン6U3中に破線で示す四角Q41S−Q45Sは、第1絶縁基板10に配置される第1半導体デバイスQ41−Q45のソース電極が接続される部分である。
よって、負極パターン6U3は、裏返しすると第1半導体デバイスQ41−Q45側の一辺である長辺方向に長く、一方の短辺付近で短い長さ出力電極パターン14D2と逆方向に屈曲する屈曲部6U3Aを備える形状である。負側電力端子Nは、負極パターン6U3の屈曲部6U3Aから第2絶縁基板20の長辺方向の外側に導出される。
正極パターン6U2は、負極パターン6U3と隣接し、負極パターン6U3と噛み合う屈曲部6U2Aを備える形状である。つまり、正極パターン6U2は、負側電力端子Nと反対側の短辺付近で負極パターン6U3と逆方向に屈曲し、そのパターン幅は負極パターン6U3よりもやや広い形状である。正側電力端子Pは、正極パターン6U2の屈曲部6U2Aから負側電力端子Nと反対方向の外側に導出される。
第2半導体デバイスQ11−Q15は、ゲート電極を負極パターン6U3と反対側に向けた向きでソース電極をD側にして一列に配置される。負極パターン6U3は、第1半導体デバイスQ41−Q45の同一種別の主電極に接続される共通電極パターン(第2共通電極パターン)である。
第2ゲート電極パターン6U1は、第2半導体デバイスQ11−Q15のゲート電極の並びに平行するように細長い形状で配置される。ソースセンスパターン6U4は、第2ゲート電極パターン6U1と同じ形状であり、第2ゲート電極パターン6U1と平行して配置される。
ゲート端子GT1は、第2ゲート電極パターン6U1の正側電力端子P側の端部から、第1半導体デバイスQ11と反対方向の外側に導出される。ソースセンス端子SS1は、ソースセンスパターン6U4の正側電力端子P側の端部から、第1半導体デバイスQ11と反対方向の外側に導出される。
パワーモジュール200を構成する第1半導体デバイスQ41−Q45と第2半導体デバイスQ11−Q15との接続関係は、半導体デバイスが5個並列に接続される点のみが、パワーモジュール100と異なる。各々の半導体デバイスに注目すると、例えば第1半導体デバイスQ41と第2半導体デバイスQ11との接続関係は、パワーモジュール100と同じであり、出力パターン14D2(第1共通電極パターン)と負極パターン6U3(第2共通電極パターン)とは、第1半導体デバイスQ41−Q45を介して接続される。
図49に、第1半導体デバイスQ41と第2半導体デバイスQ11との接続部分の模式的断面構造を示す。図49中に、重畳部SP1・SP2、非重畳部NP1・NP2・NP3および各参照符号を表記することで、説明を省略する。
なお、出力電極パターン14D2・負極パターン6U3・正極パターン6U2のそれぞれは、屈曲部14D2A・屈曲部6U3A・屈曲部6U2Aを備える例を示したが、各屈曲部は、主に隣接する他の端子間の間隔を調整するためのものであり、必ずしも備えなくても良い。また、正側電力端子P・負側電力端子N・ゲート端子GT1・ソースセンス端子SS1等の外部と接続するための端子を備える例を示したが、これらの端子も必ずしも備えなくても良い。次に、これらの端子を変形したパワーモジュール200Aについて説明する。
(各端子の変形例)
パワーモジュール200Aは、外部接続用の別部品を備えない点でパワーモジュール200と異なる。それ以外の構成は、パワーモジュール200と同じである。
(各端子の変形例)
パワーモジュール200Aは、外部接続用の別部品を備えない点でパワーモジュール200と異なる。それ以外の構成は、パワーモジュール200と同じである。
パワーモジュール200AのVA−VA(図48)に沿う模式的断面構造は、図50に示すように表される。また、VIA−VIA線に沿う模式的断面構造は、図51に示すように表される。
図50と図51に示すように、パワーモジュール200Aの出力パターン14D2、正極パターン6U2、および負極パターン6U3は、平面視において、それぞれが形成された第1絶縁基板10および第2絶縁基板20の外部に延伸して配置される。
つまり、第1絶縁基板10のU側の導電層14Dと第2絶縁基板20のD側の導電層6Uを、そのまま延長して外部と接続するようにしても良い。また、屈曲部14D2A等に替えて、延長した先で、適切な形状に成形するようにしても良い。
なお、この例では、正極パターン6U2と負極パターン6U3は同じ導電層6Uから導出されるのに対して、出力パターン14D2は導電層14Dから導出される。よって、出力パターン14D2の高さは、他の端子と異なることになる。
出力パターンの高さを、他の端子と合わせたい場合は、図52に示すような構成が考えられる。図52は、パワーモジュール200AのVIA−VIA線(図48)に沿う模式的断面構造である。
第2絶縁基板20は、出力端子6Uoを備え、出力パターン14D2は、柱状電極16を介して出力端子6Uoに接続される。
このように構成することで、全ての端子の高さをそろえることができる。
また、他の変形例も考えられる。導電層14Dと導電層6Uとは、例えばAMB基板の表面に形成された銅箔である。よって、大電流を流すには面積を大きくする必要がある。ただし、大面積を確保できない場合も考えられる。
そこで、大面積を確保できない場合は、図53に示すような構成が考えられる。図53は、他の変形例のVA−VA線に沿う模式的断面構造である。図53は、図50に対して厚さの厚い正側電力端子Pと負側電力端子Nを備える点で異なる。なお、出力端子Oの部分についての図示は、正側電力端子Pと同じであるので省略する。
パワーモジュール200は、出力パターン14D2に接続される出力端子O、正極パターン6U2に接続される正極端子P、および負極パターン6U3に接続される負極端子Nを備え、出力端子Oと正極端子Pと負極端子Nのそれぞれの厚さは、出力パターン14D2、正極パターン6U2、および負極パターン6U3のそれぞれの厚さよりも厚い。
導電材料は、例えば、銅、アルミニウム、ニッケル、鉄、銀、金、などの金属材料である。また、例えばAg、W、Mo、などの金属粒子を含んだ導電性を有する樹脂を用いても良い。
このように構成することでパワーモジュールを極薄型でかつ小型化することができる。
[第6の実施の形態]
第6の実施の形態に係るパワーモジュール300を構成する第2絶縁基板20の模式的平面図は、図54に示すように表される。また、パワーモジュール300の第2絶縁基板20の実装後の実装面側(D側)の表面は、図55に示すように表される。また、パワーモジュール300の第1絶縁基板10の実装後の実装面側(U側)の表面は、図56に示すように表される。
第6の実施の形態に係るパワーモジュール300を構成する第2絶縁基板20の模式的平面図は、図54に示すように表される。また、パワーモジュール300の第2絶縁基板20の実装後の実装面側(D側)の表面は、図55に示すように表される。また、パワーモジュール300の第1絶縁基板10の実装後の実装面側(U側)の表面は、図56に示すように表される。
パワーモジュール300は、パワーモジュール200を3個並べて構成したシックスインワンモジュールである。半導体デバイス(チップ)として例えばSiC MOSFETを適用した図54〜図56に対応するシックスインワンモジュールの制御端子を含まない基本的な回路構成は、図57に示すように表される。
図58に示されるパワーモジュール300は、第1導電層14Dを備える第1絶縁基板10と、第1絶縁基板10に対向して配置され、かつ第1導電層14Dに対して対向した第2導電層6Uを備える第2絶縁基板20と、第1主電極が第1導電層14Dと接続される第1半導体デバイスQ4と、第1主電極が第2導電層20と接続される第2半導体デバイスQ1と、平面視において、第1導電層14Dと第2導電層6Uのどちらか一方のみを備えた非重畳部NSPと、平面視において、第1導電層14Dと第2導電層6Uの双方を備えた重畳部SPとを備え、平面視において、第1半導体デバイスQ4の第2主電極と第2導電層6U、および第2半導体デバイスQ1の第2主電極と第1導電層14Dは、重畳部SP1に配置され、平面視において、第1半導体デバイスQ4の第1制御電極と第2半導体デバイスQ1の第2制御電極は、非重畳部NSPに配置される。
パワーモジュール300は、パワーモジュール200と同様に、第2絶縁基板20のD側の表面に正側電力端子PU〜PW・負側電力端子NU〜NWを備え、第1絶縁基板10のU側の表面に出力端子U・V・Wを備える。U・V・Wは、3相の各相を表す。なお、図54においてゲート端子とソースセンス端子の表記は省略している。
なお、パワーモジュール300は、重畳部SP1・SP2と非重畳部NSP1〜NSP3の全てをパターニングによるパターン形成で形成した点で、パワーモジュール100・200と異なる。
図54は、第2絶縁基板20の平面図であり、第2絶縁基板20のD側の表面のパターンが破線で表記されている。U相を構成する負極パターン6UU3は、パワーモジュール200の負極パターン6U3と同じである。また、U相を構成する正極パターン6UU2は、パワーモジュール200の正極パターン6U2と同じである。他のV相とW相についても同じである。
パターン形状が同じであることは、図55を参照することで明確である。図48に示した正極パターン6U2と負極パターン6U3と同じ形状の正極パターン6UU2・6VU2.6WU2と負極パターン6UU3・6VU3.6WU3が配置されている。
図56に示すように、第1絶縁基板10についても同じである。パワーモジュール200の出力パターン14D2と同じ形状の3個の出力パターン14UD2・14VD2・14WD2が配置されている。
このように、パワーモジュール300は、パワーモジュール200を3個並列に並べたものである。図58に、パワーモジュール300のVIIA−VIIA線に沿う模式的断面構造を示し、図中に重畳部SP1〜SP6、非重畳部NP1〜NSP7および各参照符号を表記することで、詳しい接続関係の説明は省略する。
図58から明らかなように、パワーモジュール300は、複数の重畳部SP1〜SP6と、複数の非重畳部NSP1〜NSP7とを備え、第1半導体デバイスQ4と第2半導体デバイスQ1の配列方向において、非重畳部NP1〜NSP7と重畳部SP1〜SP6とが交互に配置される。
パワーモジュール300の特徴は、重畳部SP1〜SP6と非重畳部NP1〜NSP7を、全てパターニングで形成した点である。したがって、図58からも明らかなように第1絶縁基板10と第2絶縁基板20とは、それぞれの基板の端部を一致させて重ねられている。
なお、第2絶縁基板20のU側に第3導電層14Uを備え、第3導電層14Uは、正極パターンまたは負極パターンを備えるようにしても良い。その場合、図58において、第3導電層14Uと、第2導電層6Uの例えば正極パターン6WU2・6VU2・6UU2のそれぞれを、図示しないスルーホールで接続する。この構成によれば、第3導電層14Uで、正極のパスバー(共通電極)を形成できる。
第3導電層14Uをバスバーとして用いることで、電流経路を短くすることができ、インダクタンス成分を減少させることができる。また、パワーモジュールの外側で電力端子同士を接続する必要が無いので、パワーモジュールを極薄型でかつ小型化することもできる。なお、第3導電層14Uは、第2導電層6Uの負極パターン6UU3・6VU3・6WU3とスルーホールで接続することで、負極のバスバーとすることも容易である。
また、このように第1絶縁基板10と第2絶縁基板20を重ねて配置することで、第1・第2絶縁基板10・20による反りを相互にキャンセルさせることができ、反りを低減することができる。また、第1絶縁基板10と第2絶縁基板20の面積は、実質的に同じにすることで、さらに反りを低減することができる。
また、第1絶縁基板10と第2絶縁基板20の材質を実施的に同じにすることで、反りをより効果的に低減することが可能である。また、それぞれの基板の厚さを実質的に同じにすることで、更に反りを低減することができる。実質的に同じとは、厳密に同じで無くても同様の作用効果が得られる範囲を意味する。
反りを低減することで、モールド樹脂15の剥離、クラックの発生、絶縁不良などが発生する危険性を低下させ、パワーモジュールの信頼性を向上させることができる。なお、反りを低減する作用効果は、パワーモジュール100・200でも得られる。
(製造方法)
第6の実施の形態のパワーモジュール300の製造方法について説明する。
第6の実施の形態のパワーモジュール300の製造方法について説明する。
パワーモジュール300の第2絶縁基板20の(D側と反対側の)模式的平面図は、図59に示すように表される。また、同様に第2絶縁基板20の実装前のD側の模式的平面図は、図60に示すように表される。また、パワーモジュール300の第1絶縁基板10の実装前のU側の模式的平面図は、図61に示すように表される。
また、パワーモジュール300の実装後の、第1絶縁基板10に、第2絶縁基板20を接合する直前の様子を図59の矢印A方向から見た模式的鳥瞰構成図は、図62に示すように表される。また、同第2絶縁基板20を第1絶縁基板10に接合した後の(D側と反対側の)模式的平面図は、図63に示すように表される。また、樹脂封止後のパワーモジュール300の模式的平面図は、図64に示すように表される。また、樹脂封止後の外観を、図64の矢印A方向から見た模式的鳥瞰構成図は、図65に示すように表される。
パワーモジュール300の製造方法は、第1導電層14Dを備える第1絶縁基板10に対向して配置され、かつ第1導電層14Dに対して対向した第2導電層6Uを備える第2絶縁基板20との平面視において、第1導電層14Dと第2導電層6Uのどちらか一方のみを備えた非重畳部NSPと第1導電層14Dと第2導電層6Uの双方を備えた重畳部SPとを、パターン形成する工程と、第1半導体デバイスQ4の第1主電極を、第1半導体デバイスQ4の第1制御電極が非重畳部NSPに配置される位置で、第1導電層14Dの重畳部SPに接続する工程と、第2半導体デバイスQ1の第1主電極を、第2半導体デバイスQ1の第2制御電極が非重畳部NSPに配置される位置で、第2導電層6Uの重畳部SPに接続する工程と、第1半導体デバイスQ4の第2主電極を第2導電層6Uに、第2半導体デバイスQ1の第2主電極を第1導電層14Dに、それぞれ接続する工程とを有する。
(a)まず、第2半導体デバイスQ1の第2制御電極と対向する部分の第1絶縁基板10の表面の第1導電層14Dをパターニングする。パターニングは、導電層14Dをエッチングすることで各パターンを形成する(図61)。同様に、第1半導体デバイスQ4の制御信号端子と対向する部分の第2絶縁基板20の表面の第2導電層6Uをパターニングする(図60)。
(b)次に、第1導電層14Dに第1半導体デバイスQ4の第1主電極を接続させ、第1絶縁基板10と対向して配置される第2絶縁基板20の下側表面の第2導電層6Uに第2半導体デバイスQ1の第1主電極を接続させる。
(c)次に、第1半導体デバイスQ4の第1制御電極を、第1ゲート信号パターンにボンディングワイヤで14UD1(GT4)接続し、第2半導体デバイスQ1の第2制御電極を、第2ゲート信号パターンにボンディングワイヤで6UD1(GT1)に接続する。
(d)次に、第1半導体デバイスQ4の第2主電極と第2導電層6U、および第2半導体デバイスQ1の第2主電極と第1導電層14Dとをそれぞれボンディングワイヤで接続させる。
(e)次に、第1絶縁基板10と第2絶縁基板20の少なくとも各半導体デバイスの搭載面、各基板の対向部分および各基板の端面を、モールド樹脂15で封止する。更に、半導体デバイスQ1−Q6が配置された第1絶縁基板10の下側表面若しくは第2絶縁基板の上側表面のいずれか一方若しくは両方に冷却器を搭載しても良い。
(a)まず、第2半導体デバイスQ1の第2制御電極と対向する部分の第1絶縁基板10の表面の第1導電層14Dをパターニングする。パターニングは、導電層14Dをエッチングすることで各パターンを形成する(図61)。同様に、第1半導体デバイスQ4の制御信号端子と対向する部分の第2絶縁基板20の表面の第2導電層6Uをパターニングする(図60)。
(b)次に、第1導電層14Dに第1半導体デバイスQ4の第1主電極を接続させ、第1絶縁基板10と対向して配置される第2絶縁基板20の下側表面の第2導電層6Uに第2半導体デバイスQ1の第1主電極を接続させる。
(c)次に、第1半導体デバイスQ4の第1制御電極を、第1ゲート信号パターンにボンディングワイヤで14UD1(GT4)接続し、第2半導体デバイスQ1の第2制御電極を、第2ゲート信号パターンにボンディングワイヤで6UD1(GT1)に接続する。
(d)次に、第1半導体デバイスQ4の第2主電極と第2導電層6U、および第2半導体デバイスQ1の第2主電極と第1導電層14Dとをそれぞれボンディングワイヤで接続させる。
(e)次に、第1絶縁基板10と第2絶縁基板20の少なくとも各半導体デバイスの搭載面、各基板の対向部分および各基板の端面を、モールド樹脂15で封止する。更に、半導体デバイスQ1−Q6が配置された第1絶縁基板10の下側表面若しくは第2絶縁基板の上側表面のいずれか一方若しくは両方に冷却器を搭載しても良い。
また、パワーモジュール100・200の製造方法は、パワーモジュール300と同様の製造方法で製造することも可能であるが、他の方法も考えられる。
パワーモジュール100・200の製造方法は、第1絶縁基板10の上側表面の第1導電層14Dに、第1半導体デバイスQ4の第1主電極を接続する工程と、第2絶縁基板20の下側表面の第2導電層6Uに、第2半導体デバイスQ1の第1主電極を接続する工程と、第1半導体デバイスQ4の第2主電極と第2導電層6U、および第2半導体デバイスQ1の第2主電極と第1導電層14Dとがそれぞれ重畳し、かつ第1半導体デバイスQ4の第1制御電極と第2導電層6U、および第2半導体デバイスQ1の第2制御電極と第1導電層14Dとがそれぞれ非重畳となる配置で第1絶縁基板10と第2絶縁基板20とを接続する工程とを有する方法としても良い。
つまり、パワーモジュール100・200は、実装後の第1絶縁基板10と第2絶縁基板との平面位置をずらして積層させ、非重畳部に半導体デバイスの制御電極が配置されるようにする。したがって、第1・第2絶縁基板10・20を接続した後でも、半導体デバイスの制御電極を、制御端子に接続することができる。
(パワーモジュールの具体例)
第4〜6の実施の形態に係るパワーモジュールの具体例は、図28〜図30と同様に表される。
第4〜6の実施の形態に係るパワーモジュールの具体例は、図28〜図30と同様に表される。
(半導体デバイスの構成例)
第4〜6の実施の形態に適用可能な半導体デバイスの構成例は、図31〜図35と同様に表される。
第4〜6の実施の形態に適用可能な半導体デバイスの構成例は、図31〜図35と同様に表される。
3相交流インバータ140の模式的回路構成において、半導体デバイスとしてSiC MOSFETを適用し、電源端子PL、接地端子NL間にスナバコンデンサCを接続した回路構成例は、図36(a)と同様に表される。同様に、3相交流インバータ140Aの模式的回路構成において、半導体デバイスとしてIGBTを適用し、電源端子PL、接地端子NL間にスナバコンデンサCを接続した回路構成例は、図36と同様に表される。
(パワーモジュールを適用した応用例)
半導体デバイスとしてSiC MOSFETを適用した第4〜6の実施の形態に係るパワーモジュールを用いて構成した3相交流インバータ140は、図37と同様に表される。
半導体デバイスとしてSiC MOSFETを適用した第4〜6の実施の形態に係るパワーモジュールを用いて構成した3相交流インバータ140は、図37と同様に表される。
半導体デバイスとしてIGBTを適用した第4〜6の実施の形態に係るパワーモジュール20Tを用いて構成した3相交流インバータ140Aは、図38と同様に表される。
第4〜6の実施の形態に係るパワーモジュールも、ワンインワン、ツーインワン、フォーインワン、シックスインワンのいずれかに構成可能である。
(冷却器を備えるパワーモジュールの構成例)
冷却器72を備えた第4〜6の実施の形態に係るパワーモジュール190の模式的構造断面図は、図66に示すように表される。パワーモジュール190は、第1絶縁基板10の下側表面若しくは第2絶縁基板の上側表面のいずれか一方若しくは両方に冷却器72を備える。
冷却器72を備えた第4〜6の実施の形態に係るパワーモジュール190の模式的構造断面図は、図66に示すように表される。パワーモジュール190は、第1絶縁基板10の下側表面若しくは第2絶縁基板の上側表面のいずれか一方若しくは両方に冷却器72を備える。
パワーモジュール190は、第4の実施の形態に係るパワーモジュール100に、冷却器72を装着または貼着したものである。さらに、絶縁板70、伝熱板71、冷却器72、とを備える。
絶縁板70は、パワーモジュール100を構成する第2絶縁基板20のU側の面と接触するように配置される。絶縁板70は、第2絶縁基板20のU側の導電層14Uと、冷却器72を絶縁するためのものである。
絶縁板70のU側の面には、伝熱板71が配置され、更にU側に冷却器72が配置される。冷却器72は、この例では空冷方式のフィンである。なお、水冷方式の冷却器を適用しても良い。また、必ずしも伝熱板71を備えなくても良い。
パワーモジュール190によれば、第1絶縁基板10と第2絶縁基板間の距離が近い(薄い)ので、第2絶縁基板20から熱を効率よく放熱することができる。特に、パワーモジュール90を構成する第1絶縁基板10のD側の面に冷却器72を備え両面を冷却するとさらに効率の良い放熱が行える。冷却器72は、第1絶縁基板10のD側の表面若しくは第2絶縁基板20の第1絶縁基板10と対向しない面(第2絶縁基板の上面側の表面)のいずれか一方若しくは両方に配置されていても良い。
以上説明したように、第4〜6の実施の形態によれば、リード部材12・13等の配線用の部品を必要としないので、第1半導体デバイスQ4と第2半導体デバイスQ1との間の距離を短くすることができる。つまり、第4〜6の実施の形態の構成によれば、パワーモジュールの平面サイズを小型化することができる。また、第1絶縁基板10と第2絶縁基板20は、半導体デバイスのチップの厚さ分厚みを共有するように対向配置可能であるため、パワーモジュールを極薄型でかつ小型化することができる。
また、第1・第2絶縁基板を対向して配置するので、パワーモジュールの反りを低減することができ、パワーモジュールの信頼性を向上させることができる。
[その他の実施の形態]
上記のように、第1〜第6の実施の形態について記載したが、この開示の一部をなす論述および図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
上記のように、第1〜第6の実施の形態について記載したが、この開示の一部をなす論述および図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
このように、ここでは記載していない様々な実施の形態などを含む。
本実施の形態は、IGBT、ダイオード、MOS(Si系、SiC系、GaN系、若しくはAiN系のいずれか)等のパワー回路素子を用いたパワーモジュールに適用することができ、HEV(Hybrid Electric Vehicle)/EV(Electric Vehicle)向けのインバータ、産業機器向けのインバータ、コンバータなど幅広い応用分野に利用可能である。
1…ソース電極パターン
2…出力電極パターン
3…ドレイン電極パターン
4、5、7、12、13、26、46…リード部材
6U、6D、14U、14D…導電層
6Uo…出力端子
6U1〜6U4…第2導電層(6U)の導電パターン
8…絶縁基板
10…第1絶縁基板
11、22…ソースセンスパターン
141、143、145…第1共通電極パターン
142、143、146…第2共通電極パターン
14D1〜14D3…第1導電層(14D)の導電パターン
15…モールド樹脂
16、17、27、29、33、37…柱状電極(四角形)
18、28…ビアホール
20…第2絶縁基板
21…電流センスパターン
40…ゲート信号電極パターン
41…ソースセンス信号電極パターン
431…第1ドレイン電極パターン
432…第2ドレイン電極パターン
433…第3ドレイン電極パターン
434…第4ドレイン電極パターン
435…第5ドレイン電極パターン
436…第6ドレイン電極パターン
50、50T、90、100、100A、200A、200B、190、200、210、300…パワーモジュール
70…絶縁板
71…伝熱板
72…冷却器
Q1〜Q6、110、110A…半導体デバイス(半導体チップ)
P、PU、PV、PW…正側電力端子
N、NU、NV、NW…負側電力端子
BP、BN…バスバー
S1〜S6…ソース電極
D1〜D6…ドレイン電極
GT1〜GT6…ゲート電極端子
G1〜G6…制御電極(ゲート電極)
SP1、SP2…重畳部
NSP1〜NSP7…非重畳部
2…出力電極パターン
3…ドレイン電極パターン
4、5、7、12、13、26、46…リード部材
6U、6D、14U、14D…導電層
6Uo…出力端子
6U1〜6U4…第2導電層(6U)の導電パターン
8…絶縁基板
10…第1絶縁基板
11、22…ソースセンスパターン
141、143、145…第1共通電極パターン
142、143、146…第2共通電極パターン
14D1〜14D3…第1導電層(14D)の導電パターン
15…モールド樹脂
16、17、27、29、33、37…柱状電極(四角形)
18、28…ビアホール
20…第2絶縁基板
21…電流センスパターン
40…ゲート信号電極パターン
41…ソースセンス信号電極パターン
431…第1ドレイン電極パターン
432…第2ドレイン電極パターン
433…第3ドレイン電極パターン
434…第4ドレイン電極パターン
435…第5ドレイン電極パターン
436…第6ドレイン電極パターン
50、50T、90、100、100A、200A、200B、190、200、210、300…パワーモジュール
70…絶縁板
71…伝熱板
72…冷却器
Q1〜Q6、110、110A…半導体デバイス(半導体チップ)
P、PU、PV、PW…正側電力端子
N、NU、NV、NW…負側電力端子
BP、BN…バスバー
S1〜S6…ソース電極
D1〜D6…ドレイン電極
GT1〜GT6…ゲート電極端子
G1〜G6…制御電極(ゲート電極)
SP1、SP2…重畳部
NSP1〜NSP7…非重畳部
Claims (22)
- 第1導電層を備える第1絶縁基板と、
前記第1導電層の上に配置され、主電極の一方が前記第1導電層と接続された第1半導体デバイスと、
前記第1絶縁基板上に前記第1半導体デバイスと対向して配置され、表面および裏面に第2導電層および第3導電層を備える第2絶縁基板と、
前記第1導電層と前記第2導電層とを接続する第1柱状電極と、
前記第1半導体デバイスの主電極の他方と前記第3導電層とを接続する第2柱状電極と
を備え、
前記第2導電層は、前記第1半導体デバイスに電源を供給する正極パターン若しくは負極パターンのいずれか一方に接続され、前記第3導電層は、他方に接続されることを特徴とするパワーモジュール。 - 前記正極パターンは、前記第2導電層および前記第3導電層のいずれか一方に配置され、前記負極パターンは他方に配置されることを特徴とする請求項1に記載のパワーモジュール。
- 前記第1導電層は、複数の前記第1半導体デバイスの同一種別の主電極に接続される第1共通電極パターンを備えることを特徴とする請求項1または2に記載のパワーモジュール。
- 前記第1導電層の前記第1共通電極パターンと異なる第2共通電極パターンと、
前記第2共通電極パターン上に配置された第2半導体デバイスと
を備え、
前記第1共通電極パターンと前記第2半導体デバイスの主電極の一方とを接続するリード部材と
を備えることを特徴とする請求項3に記載のパワーモジュール。 - 前記半導体デバイスの主電極と、前記第1共通電極パターンと前記第2共通電極パターンのいずれか一方は、前記第2絶縁基板の前記第3導電層と前記第1柱状電極で接続され、前記第1共通電極パターンと前記第2共通電極パターンの他方は、前記第2柱状電極と前記第2絶縁基板を貫通するビアホールとを介して前記第2導電層と接続されることを特徴とする請求項4に記載のパワーモジュール。
- 前記第2導電層は、複数の電極パターンを備え、前記正極パターンと前記負極パターンとが、前記第2絶縁基板の両面のそれぞれに交互に配置されることを特徴とする請求項1〜5のいずれか1項に記載のパワーモジュール。
- 前記ビアホールは、前記第2絶縁基板に列状に配置され、前記第2柱状電極は、前記ビアホールの列に並行して配置されることを特徴とする請求項5または6に記載のパワーモジュール。
- 前記ビアホールの列は、正極のビアホールと負極のビアホールとが交互に配置されることを特徴とする請求項7に記載のパワーモジュール。
- 前記第1絶縁基板は出力端子を備え、
前記第2絶縁基板は電源端子を備える
ことを特徴とする請求項1〜8のいずれか1項に記載のパワーモジュール。 - 第1絶縁基板と、
前記第1絶縁基板の上方に配置された第2絶縁基板と、
前記第1絶縁基板上に配置され、表面に第1主電極と第1制御電極とを有する第1半導体デバイスと
を備え、
前記第1主電極は、前記第1絶縁基板と前記第2絶縁基板との重畳部に配置され、
前記第1制御電極は、前記第1絶縁基板と前記第2絶縁基板との非重畳部に配置されることを特徴とするパワーモジュール。 - 前記第2絶縁基板上に配置され、表面に第2主電極と第2制御電極とを有する第2半導体デバイスを備え、
前記第2制御電極は、前記非重畳部に配置されることを特徴とする請求項10に記載のパワーモジュール。 - 前記重畳部および前記非重畳部は、平面視において、前記第1主電極および前記第2主電極が対向する基板と重畳するとともに、前記第1制御電極および前記第2制御電極が夫々対向する基板とは重畳しないように位置をずらして配置されることを特徴とする請求項11に記載のパワーモジュール。
- 第1非重畳部と、
第2非重畳部と
を備え、平面視において、前記第1制御電極は前記第1非重畳部に配置され、前記第2制御電極は前記第2非重畳部に配置されることを特徴とする請求項11または12に記載のパワーモジュール。 - 第1導電層を備える第1絶縁基板と、
前記第1絶縁基板に少なくとも一部が対向して配置され、かつ前記第1導電層に対して対向した第2導電層を備える第2絶縁基板と、
第1主電極が前記第1導電層と接続される第1半導体デバイスと、
第1主電極が前記第2導電層と接続される第2半導体デバイスと、
平面視において、前記第1導電層と前記第2導電層のどちらか一方のみを備えた非重畳部と、
平面視において、前記第1導電層と前記第2導電層の双方を備えた重畳部と
を備え、
平面視において、前記第1半導体デバイスの第2主電極と前記第2導電層、および前記第2半導体デバイスの第2主電極と前記第1導電層は、前記重畳部に配置され、
平面視において、前記第1半導体デバイスの第1制御電極と前記第2半導体デバイスの第2制御電極は、前記非重畳部に配置されることを特徴とするパワーモジュール。 - 複数の前記重畳部と、
複数の前記非重畳部と
を備え、
前記第1半導体デバイスおよび前記第2半導体デバイスは、夫々複数の素子が列状に並んだ配列をしており、
前記第1半導体デバイスと前記第2半導体デバイスの配列方向において、前記非重畳部と前記重畳部とが交互に配置されることを特徴とする請求項14に記載のパワーモジュール。 - 前記第1絶縁基板の上側表面の第1導電層をパターニングして形成した出力パターンと、
前記第2絶縁基板の下側表面の第2導電層をパターニングして形成した正極パターンおよび負極パターンと
を備え、
前記第1半導体デバイスの主電極の一方は、前記出力パターンに接続され、
前記第1半導体デバイスの主電極の他方は、前記負極パターンに接続され、
前記第2半導体デバイスの主電極の一方は、前記正極パターンに接続され、
前記第2半導体デバイスの主電極の他方は、前記出力パターンに接続されることを特徴とする請求項11〜15のいずれか1項に記載のパワーモジュール。 - 前記出力パターン、前記正極パターン、および前記負極パターンは、平面視において、それぞれが形成された前記第1絶縁基板および前記第2絶縁基板の外部に延伸して配置されることを特徴とする請求項16に記載のパワーモジュール。
- 前記第1導電層は、複数の前記第1半導体デバイスの同一種別の主電極に接続される第1共通電極パターンを備え、
前記第2導電層は、複数の前記第2半導体デバイスの同一種別の主電極に接続される第2共通電極パターンを備えることを特徴とする請求項16または17に記載のパワーモジュール。 - 前記第2絶縁基板の上側表面に第3導電層を備え、
前記第3導電層は、前記正極パターンまたは前記負極パターンを備えることを特徴とする請求項16〜18のいずれか1項に記載のパワーモジュール。 - 第1絶縁基板の表面の導電層の上に半導体デバイスを実装する工程と、
前記半導体デバイスの主電極と前記導電層の表面のそれぞれに、少なくとも1個の柱状電極を形成する工程と、
前記柱状電極のいずれか一方の先端を、前記第1絶縁基板と対向して配置される第2絶縁基板の一方の面の導電層に接続し、他方の前記柱状電極の先端を、前記第2絶縁基板の他方の面の導電層に接続する工程と
を有することを特徴とするパワーモジュールの製造方法。 - 第1絶縁基板の上側表面の第1導電層に、第1半導体デバイスの第1主電極を接続する工程と、
第2絶縁基板の下側表面の第2導電層に、第2半導体デバイスの第1主電極を接続する工程と、
前記第1半導体デバイスの第2主電極と前記第2導電層、および前記第2半導体デバイスの第2主電極と前記第1導電層とがそれぞれ重畳し、かつ前記第1半導体デバイスの第1制御電極と前記第2導電層、および前記第2半導体デバイスの第2制御電極と前記第1導電層とがそれぞれ非重畳となる配置で前記第1絶縁基板と前記第2絶縁基板とを接続する工程とを有することを特徴とするパワーモジュールの製造方法。 - 第1導電層を備える第1絶縁基板の少なくとも一面に対向して配置され、かつ前記第1導電層に対して対向した第2導電層を備える第2絶縁基板との平面視において、前記第1導電層と前記第2導電層のどちらか一方のみを備えた非重畳部と前記第1導電層と前記第2導電層の双方を備えた重畳部とを、パターン形成する工程と、
第1半導体デバイスの第1主電極を、前記第1半導体デバイスの第1制御電極が前記非重畳部に配置される位置で、前記第1導電層の前記重畳部に接続する工程と、
第2半導体デバイスの第1主電極を、前記第2半導体デバイスの第2制御電極が前記非重畳部に配置される位置で、前記第2導電層の前記重畳部に接続する工程と、
前記第1半導体デバイスの第2主電極を前記第2導電層に、前記第2半導体デバイスの第2主電極を前記第1導電層に、それぞれ接続する工程と
を有することを特徴とするパワーモジュールの製造方法。
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