JPWO2017175686A1 - パワーモジュールおよびその製造方法 - Google Patents

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清太 岩橋
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Abstract

パワーモジュール（１００）は、第１導電層（１４Ｄを備える第１絶縁基板（１０）と、第１導電層（１４Ｄ）の上に配置され、主電極の一方が第１導電層（１４Ｄ）と接続された第１半導体デバイス（Ｑ４）と、第１絶縁基板（１０）上に第１半導体デバイス（Ｑ４）と対向して配置され、表面および裏面に第２導電層（６Ｕ）および第３導電層（１４Ｕ）を備える第２絶縁基板（２０）と、第１導電層（１４Ｄ）と第２導電層（６Ｕ）とを接続する第１柱状電極（１６）と、第１半導体デバイス（Ｑ４）の主電極の他方と第３導電層（１４Ｕ）とを接続する第２柱状電極（１７）とを備える。ここで、第２導電層（６Ｕ）は、第１半導体デバイス（Ｑ４）に電源を供給する正極パターン若しくは負極パターンのいずれか一方に接続され、第３導電層（１４Ｕ）は、他方に接続される。小型化可能で、信頼性の高いパワーモジュールおよびその製造方法を提供する。

Description

本実施の形態は、パワーモジュールおよびその製造方法に関する。
現在多くの研究機関において、シリコンカーバイド（ＳｉＣ：Silicon Carbide）デバイスの研究開発が行われている。ＳｉＣパワーデバイスは、Ｓｉパワーデバイスよりも優れた低オン抵抗、高速スイッチングおよび高温動作特性を有する。
ＳｉＣパワーモジュールでは、ＳｉＣデバイスのロスが相対的に小さいため、大電流を導通可能であり、かつ高温動作が容易となったが、それを許容するためのパワーモジュールの設計は必須である。
ＳｉＣパワーデバイスは、トランスファーモールドによって樹脂封止されてパワーモジュールを構成する。パワーモジュールは高温で動作するため、高い信頼性が要求される。
樹脂封止されたパワーモジュールの信頼性を向上する目的で、封止樹脂の密着性を保持する例も開示されている。
また、従来において、パワーモジュールの変形を防止する例も開示されている。
さらにまた、高温になった場合でも、パワーモジュールの反り変形を防いで熱疲労寿命を改善した例も開示されている。
また、従来において、パワーモジュールの熱を両面から放熱する例も開示されている。
国際公開第ＷＯ２０１３／１３６８９５号 特開２００７−３１１４４１号公報 特開２００８−４１７５２号公報
本実施の形態は、小型化が可能で信頼性の高いパワーモジュールおよびその製造方法を提供する。
また、本実施の形態は、極薄型でかつ小型化が可能で信頼性の高いパワーモジュールおよびその製造方法を提供する。
本実施の形態の一態様によれば、第１導電層を備える第１絶縁基板と、前記第１導電層の上に配置され、主電極の一方が前記第１導電層と接続された第１半導体デバイスと、前記第１絶縁基板上に前記第１半導体デバイスと対向して配置され、表面および裏面に第２導電層および第３導電層を備える第２絶縁基板と、前記第１導電層と前記第２導電層とを接続する第１柱状電極と、前記第１半導体デバイスの主電極の他方と前記第３導電層とを接続する第２柱状電極とを備え、前記第２導電層は、前記第１半導体デバイスに電源を供給する正極パターン若しくは負極パターンのいずれか一方に接続され、前記第３導電層は、他方に接続されるパワーモジュールが提供される。
本実施の形態の他の態様によれば、第１絶縁基板の表面の導電層の上に半導体デバイスを実装する工程と、前記半導体デバイスの主電極と前記導電層の表面のそれぞれに、少なくとも１個の柱状電極を形成する工程と、前記柱状電極のいずれか一方の先端を、前記第１絶縁基板と対向して配置される第２絶縁基板の一方の面の導電層に接続し、他方の前記柱状電極の先端を、前記第２絶縁基板の他方の面の導電層に接続する工程とを有するパワーモジュールの製造方法が提供される。
本実施の形態の他の態様によれば、第１絶縁基板と、前記第１絶縁基板の上方に配置された第２絶縁基板と、前記第１絶縁基板上に配置され、表面に第１主電極と第１制御電極とを有する第１半導体デバイスとを備え、前記第１主電極は、前記第１絶縁基板と前記第２絶縁基板との重畳部に配置され、前記第１制御電極は、前記第１絶縁基板と前記第２絶縁基板との非重畳部に配置されるパワーモジュールが提供される。
本実施の形態の他の態様によれば、第１導電層を備える第１絶縁基板と、前記第１絶縁基板に少なくとも一部が対向して配置され、かつ前記第１導電層に対して対向した第２導電層を備える第２絶縁基板と、第１主電極が前記第１導電層と接続される第１半導体デバイスと、第１主電極が前記第２導電層と接続される第２半導体デバイスと、平面視において、前記第１導電層と前記第２導電層のどちらか一方のみを備えた非重畳部と、平面視において、前記第１導電層と前記第２導電層の双方を備えた重畳部とを備え、平面視において、前記第１半導体デバイスの第２主電極と前記第２導電層、および前記第２半導体デバイスの第２主電極と前記第１導電層は、前記重畳部に配置され、平面視において、前記第１半導体デバイスの第１制御電極と前記第２半導体デバイスの第２制御電極は、前記非重畳部に配置されるパワーモジュールが提供される。
本実施の形態の他の態様によれば、第１絶縁基板の上側表面の第１導電層に、第１半導体デバイスの第１主電極を接続する工程と、第２絶縁基板の下側表面の第２導電層に、第２半導体デバイスの第１主電極を接続する工程と、前記第１半導体デバイスの第２主電極と前記第２導電層、および前記第２半導体デバイスの第２主電極と前記第１導電層とがそれぞれ重畳し、かつ前記第１半導体デバイスの第１制御電極と前記第２導電層、および前記第２半導体デバイスの第２制御電極と前記第１導電層とがそれぞれ非重畳となる配置で前記第１絶縁基板と前記第２絶縁基板とを接続する工程とを有するパワーモジュールの製造方法が提供される。
本実施の形態の他の態様によれば、第１導電層を備える第１絶縁基板の少なくとも一面に対向して配置され、かつ前記第１導電層に対して対向した第２導電層を備える第２絶縁基板との平面視において、前記第１導電層と前記第２導電層のどちらか一方のみを備えた非重畳部と前記第１導電層と前記第２導電層の双方を備えた重畳部とを、パターン形成する工程と、第１半導体デバイスの第１主電極を、前記第１半導体デバイスの第１制御電極が前記非重畳部に配置される位置で、前記第１導電層の前記重畳部に接続する工程と、第２半導体デバイスの第１主電極を、前記第２半導体デバイスの第２制御電極が前記非重畳部に配置される位置で、前記第２導電層の前記重畳部に接続する工程と、前記第１半導体デバイスの第２主電極を前記第２導電層に、前記第２半導体デバイスの第２主電極を前記第１導電層に、それぞれ接続する工程とを有するパワーモジュールの製造方法が提供される。
本実施の形態によれば、小型化が可能で信頼性の高いパワーモジュールおよびその製造方法を提供することができる。
また、本実施の形態によれば、極薄型でかつ小型化が可能で信頼性の高いパワーモジュールおよびその製造方法を提供することができる。
比較例１に係るツーインワンモジュールの主要部を示す模式的平面図。 半導体デバイスとしてＳｉＣ 絶縁ゲート電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）を適用した比較例１に係るツーインワンモジュールの回路構成図。 図１のＩ−Ｉ線に沿う模式的断面構造図。 比較例２に係るシックスインワンモジュールの主要部を示す模式的平面図。 半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用した比較例２に係るシックスインワンモジュールの回路構成図。 第１〜３の実施の形態に係るパワーモジュールの基本構成を示す模式的断面構造図。 （ａ）第１〜６の実施の形態に係るパワーモジュールの第２絶縁基板の模式的断面図、（ｂ）第１〜６の実施の形態に係るパワーモジュールの第１絶縁基板の模式的断面図。 （ａ）第１の実施の形態に係るパワーモジュールの模式的平面図、（ｂ）第１の実施の形態に係るパワーモジュールの第１絶縁基板の実装面の模式的平面図。 図８（ｂ）のII−II線に沿う模式的断面構造図。 （ａ）第２の実施の形態に係るパワーモジュールの模式的平面図、（ｂ）第２の実施の形態に係るパワーモジュールの第１絶縁基板の実装後の構成を示す模式的平面図。 （ａ）第２の実施の形態に係るパワーモジュールの第２絶縁基板の半導体デバイスと対向する表面を示す模式的平面図、（ｂ）（ａ）と反対側の表面の模式的平面図。 図１１（ｂ）のIII−III線に沿う模式的断面構造図。 半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用し、電流の方向を付記したシックスインワンモジュールの回路構成図。 （ａ）第２の実施の形態の変形例に係るパワーモジュールの第２絶縁基板の半導体デバイスと対向する表面の模式的平面図、（ｂ）（ａ）と反対側の表面の模式的平面図。 図１４（ａ）のIV−IV線に沿う模式的断面構造図。 第３の実施の形態に係るパワーモジュールの第１絶縁基板の実装後の構成を示す模式的平面図。 第３の実施の形態に係るパワーモジュールの第２絶縁基板の半導体デバイスと対向する表面を示す模式的平面図。 図１７に示す第２絶縁基板の表面と反対側の表面を示す模式的平面図。 第３の実施の形態に係るパワーモジュールの第２絶縁基板を出力端子側から見た模式的側面図。 図１９に示す第２絶縁基板を図１７の矢印Ａ方向から見た模式的鳥瞰構成図。 第３の実施の形態に係るパワーモジュールの第１絶縁基板の模式的平面図。 半導体デバイスを実装し、柱状電極を接続した後の第１絶縁基板を図２１の矢印Ｂ方向から見た模式的鳥瞰構成図。 半導体デバイスを実装し、柱状電極を接続した後の第１絶縁基板を図２１の矢印Ｃ方向から見た模式的鳥瞰構成図。 第３の実施の形態に係るパワーモジュールの第１絶縁基板を、第２絶縁基板に接合する直前の様子を図２１の矢印Ｃ方向から見た模式的鳥瞰構成図。 第３の実施の形態に係るパワーモジュールの第１絶縁基板と第２絶縁基板を接合した後の模式的平面図。 樹脂モールドした第３の実施の形態に係るパワーモジュールの外観を示す模式的平面図。 樹脂モールドした第３の実施の形態に係るパワーモジュールの外観を示す模式的鳥瞰構成図。 実施の形態に係るパワーモジュールであって、（ａ）ワンインワンモジュール（１in 1Module）のＳｉＣ ＭＯＳＦＥＴの模式的回路表現図、（ｂ）ワンインワンモジュールのＩＧＢＴの模式的回路表現図。 実施の形態に係るパワーモジュールであって、ワンインワンモジュールのＳｉＣ ＭＯＳＦＥＴの詳細回路表現図。 実施の形態に係るパワーモジュールであって、（ａ）ツーインワンモジュールのＳｉＣ ＭＯＳＦＥＴの模式的回路表現図、（ｂ）ツーインワンモジュールのＩＧＢＴの模式的回路表現図。 実施の形態に係るパワーモジュールに適用する半導体デバイスの例であって、（ａ）ＳｉＣ ＭＯＳＦＥＴの模式的断面構造図、（ｂ）ＩＧＢＴの模式的断面構造図。 実施の形態に係るパワーモジュールに適用する半導体デバイスの例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ ＭＯＳＦＥＴの模式的断面構造図。 実施の形態に係るパワーモジュールに適用する半導体デバイスの例であって、エミッタパッド電極ＥＰ、ゲートパッド電極ＧＰを含むＩＧＢＴの模式的断面構造図。 実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、ＳｉＣ ＤＩ（Double Implanted）ＭＯＳＦＥＴの模式的断面構造図。 実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、ＳｉＣ トレンチ（Ｔ：Trench）ＭＯＳＦＥＴの模式的断面構造図。 実施の形態に係るパワーモジュールを用いて構成した３相交流インバータの模式的回路構成において、（ａ）半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用し、電源端子ＰＬ、接地端子ＮＬ間にスナバコンデンサを接続した回路構成例、（ｂ）半導体デバイスとしてＩＧＢＴを適用し、電源端子ＰＬ、接地端子ＮＬ間にスナバコンデンサを接続した回路構成例。 半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用した実施の形態に係るパワーモジュールを用いて構成した３相交流インバータの模式的回路構成図。 半導体デバイスとしてＩＧＢＴを適用した実施の形態に係るパワーモジュールを用いて構成した３相交流インバータの模式的回路構成図。 第１〜３の実施の形態に係るパワーモジュールであって、冷却器を備えたパワーモジュールの模式的断面構造図。 第４〜６の実施の形態の基本技術に係るツーインワンモジュールの主要部を示す模式的平面図。 図４０のＩＡ−ＩＡ線に沿う模式的断面構造図。 第４の実施の形態に係るパワーモジュールの主要部を示す模式的平面図。 図４２のＩＩＡ−ＩＩＡ線に沿う模式的断面構造図。 パワーモジュールの実装後の第１絶縁基板の側面と第２絶縁基板の側面を示す模式的側面図。 （ａ）第１絶縁基板と第２絶縁基板との平面の位置関係の例を示す模式的平面図、（ｂ）第１絶縁基板と第２絶縁基板との平面の位置関係の例を示す別の模式的平面図、（ｃ）第１絶縁基板と第２絶縁基板との平面の位置関係の例を示す更に別の模式的平面図。 第４の実施の形態に係るパワーモジュールの変形例の主要部を示す模式的平面図。 図４６のＩＩＩＡ−ＩＩＩＡ線に沿う模式的断面構造図。 （ａ）第５の実施の形態に係るパワーモジュールの実装後の第１絶縁基板の平面を示す模式的平面図、（ｂ）第５の実施の形態に係るパワーモジュールの実装後の第２絶縁基板の平面を示す模式的平面図。 図４８（ａ）および図４８（ｂ）のＩＶＡ−ＩＶＡ線に沿う模式的断面構造図。 図４８（ａ）および図４８（ｂ）のＶＡ−ＶＡ線に沿う模式的断面構造図。 図４８（ａ）および図４８（ｂ）のＶＩＡ−ＶＩＡ線に沿う模式的断面構造図。 変形例に係る図４８（ａ）および図４８（ｂ）のＶＩＡ−ＶＩＡ線に沿う模式的断面構造図。 変形例に係る図４８（ａ）および図４８（ｂ）のＶＡ−ＶＡ線に沿う模式的断面構造図。 第６の実施の形態に係るパワーモジュールの第２絶縁基板の平面を示す模式的平面図。 第６の実施の形態に係るパワーモジュールの第２絶縁基板の実装後の平面を示す模式的平面図。 第６の実施の形態に係るパワーモジュールの第１絶縁基板の実装後の平面を示す模式的平面図。 半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用した第６の実施の形態に係るシックスインワンモジュールの回路構成図。 図５４、図５５、図５６に示すＶＩＩＡ−ＶＩＩＡ線に沿う模式的断面構造図。 第６の実施の形態に係るパワーモジュールの第２絶縁基板の外観を示す模式的平面図。 図５５に示す第２絶縁基板の裏面のパターンを示す模式的平面図。 第６の実施の形態に係るパワーモジュールの第１絶縁基板の外観を示す模式的平面図。 第６の実施の形態に係るパワーモジュールの第１絶縁基板を、第２絶縁基板に接合する直前の様子を図５９の矢印Ａ方向から見た模式的鳥瞰構成図 第６の実施の形態に係るパワーモジュールの第１絶縁基板と第２絶縁基板を接合した後の模式的平面図。 樹脂モールドした第６の実施の形態に係るパワーモジュールの外観を示す模式的平面図。 樹脂モールドした第６の実施の形態に係るパワーモジュールの外観を図６４の矢印Ａ方向から見た模式的鳥瞰構成図。 第４〜６の実施の形態に係るパワーモジュールであって、冷却器を備えたパワーモジュールの模式的断面構造図。
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、この実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[第１〜３の実施の形態の比較例]
−比較例１−
比較例１に係るパワーモジュール１００Ａの主要部の模式的平面図は、図１に示すように表され、半導体デバイス（チップ）として例えばＳｉＣ ＭＯＳＦＥＴを適用した図１に対応したツーインワンモジュールの回路構成は、図２に示すように表される。また、図１のＩ−Ｉ線に沿う模式的断面構造は、図３に示すように表される。
パワーモジュール１００Ａは、絶縁基板８と、絶縁基板８上に配置されたソース電極パターン１・出力電極パターン２・ドレイン電極パターン３と、ドレイン電極パターン３上に配置される半導体デバイスＱ１と、半導体デバイスＱ１と出力電極パターン２間に接続されたリード部材５と、出力電極パターン２上に配置される半導体デバイスＱ４と、半導体デバイスＱ４とソース電極パターン１間に接続されたリード部材４と、ソース電極パターン１を外部に取り出す負側電力端子Ｎと、ドレイン電極パターン３を外部に取り出す正側電力端子Ｐと、出力電極パターン２を外部に取り出す出力端子Ｏと、を備える。
比較例１の半導体デバイスＱ１とＱ４は、例えばＳｉＣ ＭＯＳＦＥＴである。図１において、半導体デバイスＱ１とＱ４は、それぞれ５チップ並列に配置されている例が示されている。なお、半導体デバイスＱ１とＱ４の制御端子であるゲート信号電極パターン等の表記は省略している。
パワーモジュール１００Ａの主要部は、モールド樹脂１５によって封止される。絶縁基板８は、例えば両面に導電層を有する基板であって、半導体デバイスＱ１,Ｑ４が実装される面と反対側の導電層６が、例えば外部に露出する（図３参照）。
正側電力端子Ｐとドレイン電極パターン３とは、半田付けなどによって接続される。ドレイン電極パターン３上に配置される半導体デバイスＱ１のソース電極パッドと出力電極パターン２とは、リード部材５で接続される。
出力電極パターン２上に配置される半導体デバイスＱ４のソース電極パッドと、ソース電極パターン１とはリード部材４で接続される。ソース電極パターン１と負側電力端子Ｎとは、半田付けなどによって接続される。
パワーモジュール１００Ａの負側電力端子Ｎ・正側電力端子Ｐ・出力端子Ｏは、同一平面上から導出される。そのため、各々の端子を一辺から導出するとパワーモジュール１００Ａの一辺のサイズが大きくなり、小型化するのが難しい。
−比較例２−
比較例２に係るパワーモジュール２００Ａの主要部の模式的平面図は、図４に示すように表され、半導体デバイス（チップ）として例えばＳｉＣ ＭＯＳＦＥＴを適用した図４に対応したシックスインワンモジュールの回路構成は、図５に示すように表される。
以降に示す参照符号は、パワーモジュール内の位置を明確にしたい場合は添え字付きで表記し、その必要が無い場合は添え字を省略して表記する。
パワーモジュール２００Ａは、パワーモジュール１００Ａを３個並べた３相（Ｕ,Ｖ,Ｗ）出力のパワーモジュールである。パワーモジュール２００Ａは、絶縁基板８上にソース電極パターン１・出力電極パターン２・ドレイン電極パターン３の組を３組と、半導体デバイスＱ４,Ｑ１,Ｑ５,Ｑ２,Ｑ６,Ｑ３と、リード部材４,５と、各相の出力端子Ｕ，Ｖ，Ｗと、各相の負側電力端子ＮＵ，ＮＶ，ＮＷと、各相の正側電力端子ＰＵ，ＰＶ，ＰＷとを備える。
それぞれの電極パターンは、平面形状が長方形の絶縁基板８の長辺方向に、ソース電極パターン１１・出力電極パターン２１・ドレイン電極パターン３１、ソース電極パターン１２・出力電極パターン２２・ドレイン電極パターン３2、ソース電極パターン１３・出力電極パターン２３・ドレイン電極パターン３３の順に配置される。
出力電極パターン２１上に半導体デバイスＱ４、ドレイン電極パターン３１上に半導体デバイスＱ１、出力電極パターン２２上に半導体デバイスＱ５、ドレイン電極パターン３２上に半導体デバイスＱ２、出力電極パターン２３上に半導体デバイスＱ６、ドレイン電極パターン３３上に半導体デバイスＱ３、がそれぞれ配置される。半導体デバイスＱ４,Ｑ１,Ｑ５,Ｑ２,Ｑ６,Ｑ３は、パワーモジュール１００Ａと同様に、それぞれ５チップ並列に配置されている。
Ｕ相正側電力端子ＰＵは、ドレイン電極パターン３１と接続され、半導体デバイスＱ１と反対側に導出される。Ｕ相負側電力端子ＮＵは、ソース電極パターン１１と接続され、Ｕ相正側電力端子ＰＵと同方向に導出される。ドレイン電極パターン３１と出力電極パターン２１及び出力電極パターン２１とソース電極パターン１１とは、パワーモジュール１００Ａと同様にリード部材５１,４１で接続される。
このＵ相正側電力端子ＰＵとＵ相負側電力端子ＮＵの接続関係は、他のＶ相とＷ相についても同じである。よって、各相の電力端子は、Ｕ相負側電力端子ＮＵ、Ｕ相正側電力端子ＰＵ、Ｖ相負側電力端子ＮＶ、Ｖ相正側電力端子ＰＶ、Ｗ相負側電力端子ＮＷ、Ｗ相正側電力端子ＰＷ、の順で絶縁基板８の一方の長辺から外側に向けて導出される。
各相の出力端子Ｕ,Ｖ,Ｗは、各相の出力電極パターン２１, ２２, ２３にそれぞれ接続され、各電力端子ＮＵ〜ＰＷと反対側に導出される。
シックスインワンモジュールは、ツーインワンモジュールを３個並列に接続して構成される。よって、Ｕ相正側電力端子ＰＵとＶ相正側電力端子ＰＶとＷ相正側電力端子ＰＷとは、バスバーＢＰで接続される。また、Ｕ相負側電力端子ＮＵとＶ相負側電力端子ＮＶとＷ相負側電力端子ＮＷとは、バスバーＢＮで接続される。
このバスバーＢＰ,ＢＮは、極性が異なるため、お互いを絶縁する必要がある。したがって、比較例２のバスバーＢＰ，ＢＮは、パワーモジュールの平面サイズを大きくする。
また、大電流をスイッチングするパワーモジュールにおいては、インダクタンス成分が小さいほど好ましい。しかし、バスバーＢＰ,ＢＮは、電流経路を長くするのでインダクタンス成分を大きくする。また、パワーモジュールの形状が、一方向に長くなるので反りが大きくなる。反りは、例えば、長さの二乗に比例する。
［第１〜３の実施の形態の基本構成］
第１〜３の実施の形態に係るパワーモジュール９０の基本構成の模式的断面構造図は、図６に示すように表される。また、パワーモジュール９０を構成する第１絶縁基板１０および第２絶縁基板２０の模式的断面構造図は、図７（ａ）および図７（ｂ）に示すように表される。
図６には、図５に示したＷ相を構成する半導体デバイスＱ３・Ｑ６の配置について示されているが、Ｕ相を構成する半導体デバイスＱ１・Ｑ４、Ｖ相を構成する半導体デバイスＱ２・Ｑ５についても同様に配置可能である。なお、平面図は、図示を省略する。
パワーモジュール９０は、図６に示すように、導電層１４Ｄ3・１４Ｄ2を備える第１絶縁基板１０と、導電層１４Ｄ3・１４Ｄ2上に配置された半導体デバイスＱ３・Ｑ６と、半導体デバイスＱ３・Ｑ６と対向して配置され、導電層１４Ｕ・６Ｕを備える第２絶縁基板２０と、導電層１４Ｄ3及び半導体デバイスＱ６のソース電極と、導電層１４Ｕ・６Ｕとをそれぞれ接続する柱状電極１７・１６とを備える。
ここで、図６において、第２絶縁基板２０側をＵ側、第１絶縁基板１０側をＤ側と定義する。この定義は、以降に示す全ての図面に適用する。
第１絶縁基板１０及び第２絶縁基板２０としては、例えばＡＭＢ（Active Metal Brazed, Active Metal Bond）基板などを適用可能である。第１絶縁基板１０は、絶縁基板８Ｄの上（Ｕ：ＵＰ）側に導電層１４Ｄ、下（Ｄ：ＤＯＷＮ）側に導電層６Ｄを備える（図７（ｂ））。第２絶縁基板２０は、絶縁基板８ＵのＵ側に導電層１４Ｕ、Ｄ側に導電層６Ｕを備える（図７（ａ））。第１絶縁基板１０上側および下側、第２絶縁基板２０の上側および下側の表現についても以下同様に記載する。また、以下の実施の形態において、導電層１４Ｄ、導電層６Ｄ、導電層１４Ｕ、及び導電層６Ｕの表記は固定とする。
第２絶縁基板２０のＵ側の導電層１４Ｕは、例えばバスバーＢＰである。正極パターンである導電層１４Ｕは、柱状電極１７を介して半導体デバイスＱ３が配置された第１絶縁基板１０のＵ側の導電層１４Ｄ３と接続される。
基本的に半導体デバイスＱ３は、Ｕ側がソース電極、Ｄ側がドレイン電極となるように配置される。他の半導体デバイスＱ１・Ｑ２・Ｑ４・Ｑ５・Ｑ６についても同様である。なお、各半導体デバイスの配置は、第１絶縁基板１０上にフリップチップに配置されていても良い。その場合には、電力端子やバスバーＢＰ，ＢＮとの接続構成も逆になる。
柱状電極１７は、図５のバスバーＢＰと半導体デバイスＱ３のドレイン電極（１４Ｄ３）間を接続する。柱状電極１６は、図５のバスバーＢＮと半導体デバイスＱ６のソース電極間を接続する。導電層１４Ｄ３は、図４のドレイン電極パターン３３に相当する。
柱状電極１７が、第２絶縁基板２０の絶縁基板８Ｕを貫通するためには、ビアホール（ＶＩＡ）が用いられる。ビアホールの具体例については後述する。
半導体デバイスＱ３のソース電極パッド（Ｑ３のＵ側表面）は、半導体デバイスＱ３が配置された導電層１４Ｄ3と離隔して配置された導電層１４Ｄ２と、ボンディングワイヤやリード部材５などで接続される。この部分の構成は、図５の半導体デバイスＱ３のソース電極Ｓ３と半導体デバイスＱ６のドレイン電極（Ｄ６）間の接続に（Ｗ相出力）相当する。
導電層１４Ｄ2は、図４の出力電極パターン２３に相当する。
半導体デバイスＱ６のソース電極パッド（Ｑ６のＵ側表面）は、柱状電極１６を介して第２絶縁基板２０のＤ側の導電層６Ｕに接続される。導電層６Ｕは、例えばバスバーＢＮである。この部分の構成は、図５の半導体デバイスＱ６のソース電極Ｓ６とバスバーＢＮ間の接続に相当する。
以上説明したＷ相と同様に、半導体デバイスＱ２とＱ５から成るＶ相、及び、半導体デバイスＱ１とＱ４から成るＵ相を第１絶縁基板１０上に構成すれば、第２絶縁基板２０でバスバーＢＰとＢＮの両方を構成することができる。つまり、半導体デバイスＱ１,Ｑ２,Ｑ３（上アーム）のドレイン電極Ｄ１,Ｄ２,Ｄ３は、第２絶縁基板２０のＵ側の導電層１４Ｕによって共通に接続される。また、半導体デバイスＱ４,Ｑ５,Ｑ６（下アーム）のソース電極Ｓ４,Ｓ５,Ｓ６は、第２絶縁基板２０のＤ側の導電層６Ｕによって共通に接続される。
このように、第２絶縁基板２０の導電層１４Ｕ・６Ｕは、半導体デバイスＱ１〜Ｑ６に電源を供給する正極パターンと負極パターンとに対応する。したがって、パワーモジュール９０によれば、バスバーＢＰ・ＢＮは、第２絶縁基板２０上に配置され、第１絶縁基板１０は出力端子Ｏを備え、第２絶縁基板２０は電源端子を備える。よって、パワーモジュールの平面形状を小型化できる。
また、第２絶縁基板２０は、基板表面・裏面に正極パターン・負極パターンを備えるので、電流が逆方向に流れ、電流によって生じる磁束が相殺される。その結果、インダクタンス成分が減少することができる。また、正極パターンと負極パターンの面積を、実質的に同じにすることで、更にインダクタンス成分を減少させることができる。実質的に同じとは、厳密に同じ面積で無くても同様の作用効果が得られることを意味する。また、正極パターンと負極パターンの形状は、異なっていても良い。
また、第１絶縁基板１０と第２絶縁基板２０を対向させてパワーモジュールを構成するので、1つの絶縁基板８で構成するパワーモジュール（比較例１，２）よりも第１・第２絶縁基板１０・２０による反りを相互にキャンセルさせることができ、反りを低減することができる。なお、第１絶縁基板１０と第２絶縁基板２０の材質を同一にすることで、反りをより効果的に低減することが可能である。また、それぞれの基板の厚さを実質的に同じにすることで、更に反りを低減することができる。
反りを低減することで、モールド樹脂１５の剥離、クラックの発生、絶縁不良などが発生する危険性を低下させ、パワーモジュールの信頼性を向上させることができる。
なお、第２絶縁基板２０のＵ側の導電層１４Ｕと接続するためのビア（ＶＩＡ）ホールを必ずしも備えなくても良い。導電層１４Ｕと導通した導電パターンを、Ｄ側の導電層６Ｕに選択的に配置（パターン形成）することで、第１絶縁基板１０の導電層１４Ｄと第２絶縁基板２０の導電層１４Ｕとを導通させることが可能である。つまり、ビアホールは必須の構成ではない。
また、第１絶縁基板１０、第２絶縁基板２０は、窒化ケイ素、窒化アルミニウム、アルミナなどのセラミックス、若しくは、樹脂を含有する絶縁シートである。また、窒化ケイ素、窒化アルミニウム、若しくはアルミナなどのセラミックスの厚さは、例えば、約２００μｍ〜４００μｍ、また、絶縁シートの厚さは、例えば、約５０μｍ〜３００μｍである。
また、上記の例では、第２絶縁基板２０のＵ側の導電層１４Ｕを正極パターン、Ｄ側の導電層６Ｕを負極パターンとして説明したが、正極パターンと負極パターンとは逆になっても構わない。逆の構成については、以降に示す実施の形態で説明する。
［第１の実施の形態］
第１の実施の形態に係るパワーモジュール１００の模式的平面図は、図８（ａ）に示すように表され、パワーモジュール１００を構成する第１絶縁基板１０の実装後の模式的平面図は、図８（ｂ）に示すように表される。また、図８（ｂ）のII−II線に沿う模式的断面構造は、図９に示すように表される。
第１の実施の形態に係るパワーモジュール１００は、図８および図９に示すように、第１導電層１４Ｄを備える第１絶縁基板１０と、第１導電層１４Ｄの上に配置され、主電極の一方が第１導電層１４Ｄと接続された第１半導体デバイスＱ４と、第１絶縁基板１０上に第１半導体デバイスＱ４と対向して配置され、表面および裏面に第２導電層６Ｕおよび第３導電層１４Ｕを備える第２絶縁基板２０と、第１導電層１４Ｄと第２導電層６Ｕとを接続する第１柱状電極１６と、第１半導体デバイスＱ４の主電極の他方と第３導電層１４Ｕとを接続する第２柱状電極１７とを備える。ここで、第２導電層６Ｕは、第１半導体デバイスＱ４に電源を供給する正極パターン若しくは負極パターンのいずれか一方に接続され、第３導電層１４Ｕは、他方に接続される。
パワーモジュール１００は、ツーインワンモジュールを、第１絶縁基板１０と第２絶縁基板２０とを積層する構成で実現したものである。パワーモジュール１００は、第１絶縁基板１０、第２絶縁基板２０、半導体デバイスＱ１，Ｑ４、柱状電極１６，１７、リード部材７、正側電力端子Ｐ、負側電力端子Ｎ、出力端子Ｏを備える。
Ｕ側に第２絶縁基板２０、Ｄ側に第１絶縁基板１０が配置される。第１絶縁基板１０と第２絶縁基板２０とは、柱状電極１６，１７で接続される。
第１絶縁基板１０のＵ側の導電層１４Ｄに、第１ドレイン電極パターン１４１と第２ドレイン電極パターン１４２が形成される。第１ドレイン電極パターン１４１の形状は、例えば一方向に凸形状のパターンであり、第２ドレイン電極パターン１４２の形状は第１ドレイン電極パターン１４１の凸形状のパターンを囲むように凹形状であり、両者は絶縁されている。
第１ドレイン電極パターン１４１には、出力端子Ｏが接続される。出力端子Ｏは、第１ドレイン電極パターン１４１からモールド樹脂１５の外側に向けて導出される。
第２絶縁基板２０のＵ側の導電層１４Ｕには、負側電力端子Ｎが接続され、Ｄ側の導電層６Ｕには正側電力端子Ｐが接続される。よって、導電層１４Ｕは負極パターンを構成し、導電層６Ｕは正極パターンを構成する。正側電力端子Ｐと負側電力端子Ｎは、出力端子Ｏと反対側の方向に導出される。
負極パターンに給電される負電源は、ビアホール１８と柱状電極１７を介して半導体デバイスＱ４のＵ側の表面の主電極に接続される。この例の半導体デバイスＱ４のＵ側の表面の主電極は、ソース電極である。
図８（ａ）に、破線で示す四角形１７は、柱状電極１７のＵ側の先端が、ビアホール１８のＤ側の端面に接続する部分である。四角形１７の外枠の破線で示す四角は、導電層６Ｕの縁部であり、負電源が供給される柱状電極１７と導電層６Ｕ（正極パターン）とは絶縁されている。
半導体デバイスＱ４が配置された第１ドレイン電極パターン１４１は、リード部材７を介して、第２ドレイン電極パターン１４２の上に配置された半導体デバイスＱ１のＵ側のソース電極に接続される。半導体デバイスＱ１のＤ側のドレイン電極は、柱状電極１６１，１６２を介して第２絶縁基板２０のＤ側の導電層６Ｕに接続される。
図８（ｂ）においては、２本の柱状電極１６１，１６２で半導体デバイスＱ４に正電源を供給する例を示したが、柱状電極１６の数は１個でも良いし２個以上の複数であっても良い。柱状電極１７についても同様である。
なお、図９において、本来、II−II線に沿う断面では見えない柱状電極１６２を、分かり易くする目的で表記している。また、ビアホール１８の部分の断面構造は簡略に表記している。
パワーモジュール１００は、半導体デバイスＱ１，Ｑ４を配置した第１絶縁基板１０に、第２絶縁基板２０から電源を供給する構造である。よって、正側電力端子Ｐと負側電力端子Ｎの組と、出力端子Ｏとを異なる高さで導出できるので、パワーモジュールの平面形状を小型化できる。
［第２の実施の形態］
第２の実施の形態に係るパワーモジュール２００を構成する第１絶縁基板２０の模式的平面図は、図１０（ａ）に示すように表され、パワーモジュール２００を構成する第１絶縁基板１０の実装後の模式的平面図は、図１０（ｂ）に示すように表される。また、パワーモジュール２００の第２絶縁基板２０のＤ側の表面は、図１１（ａ）に示すように表され、Ｕ側の表面は図１１（ｂ）に示すように表される。
また、図１１（ｂ）のIII−III線に沿う模式的断面構造は、図１２に示すように表される。なお、図１１（ｂ）において正側電力端子Ｐと負側電力端子Ｎの表記は省略している。また、電流経路を矢印で付記したパワーモジュール２００の模式的回路構成は、図１３に示すように表される。
図１０（ｂ）に示すように、第１絶縁基板１０の第１導電層１４Ｄは、複数の第１半導体デバイスＱ４・Ｑ５・Ｑ６の同一種別の主電極に接続される第１共通電極パターン１４１・１４３・１４５を備える。また、第１共通電極パターン１４１・１４３・１４５と異なる第２共通電極パターン１４２・１４３・１４６と、第２共通電極パターン１４２・１４３・１４６上に配置された２半導体デバイスＱ１・Ｑ２・Ｑ３とを備える。
パワーモジュール２００は、パワーモジュール１００を３個並べてシックスインワンモジュールを構成したものである。
パワーモジュール２００は、第１絶縁基板１０、第２絶縁基板２０、半導体デバイスＱ４，Ｑ１，Ｑ５，Ｑ２，Ｑ６，Ｑ３、柱状電極１６，１７、リード部材７、正側電力端子Ｐ、負側電力端子Ｎ、出力端子Ｕ，Ｖ，Ｗを備える。
Ｕ側に第２絶縁基板２０、Ｄ側に第１絶縁基板１０が配置されるのは、パワーモジュール１００と同じである。また、第１絶縁基板１０と第２絶縁基板２０とは、柱状電極１６，１７で接続されるのも同じである。
パワーモジュール２００は、３個並べられたパワーモジュール１００が、それぞれＵ相、Ｖ相、Ｗ相を構成し、出力端子Ｕと出力端子Ｖと出力端子Ｗを備える。なお、各々の半導体デバイスＱ１〜Ｑ６は、それぞれ例えば５チップ並列に配置される。
第１絶縁基板１０の平面形状は、例えば、長方形である。長方形の場合、第１絶縁基板１０の短辺方向に配置される半導体デバイスの数（５個）より、第１絶縁基板１０の長辺方向に配置される半導体デバイスの数（６個）が多い。
第１絶縁基板１０のＵ側の導電層１４Ｄに、第１ドレイン電極パターン１４１・第２ドレイン電極パターン１４２・第３ドレイン電極パターン１４３・第４ドレイン電極パターン１４４・第５ドレイン電極パターン１４５・第６ドレイン電極パターン１４６が、それぞれ離隔して配置される。第１ドレイン電極パターン１４１と第２ドレイン電極パターン１４２とが隣接する部分のパターン形状は、例えば、櫛歯状であり、櫛歯はお互いに噛み合う関係である。第３ドレイン電極パターン１４３と第４ドレイン電極パターン１４４、第５ドレイン電極パターン１４５と第６ドレイン電極パターン１４６とが隣接する部分のパターン形状も、例えば、櫛歯状である。
第１ドレイン電極パターン１４１〜第６ドレイン電極パターン１４６が配置される方向と直交する方向に、５個の半導体デバイスが配置される。第１ドレイン電極パターン１４１上に半導体デバイスＱ４１，Ｑ４２，Ｑ４３，Ｑ４４，Ｑ４５が配置され、第２ドレイン電極パターン１４２上に半導体デバイスＱ１１，Ｑ１２，Ｑ１３，Ｑ１４，Ｑ１５が配置され、第３ドレイン電極パターン１４３上に半導体デバイスＱ５１，Ｑ５２，Ｑ５３，Ｑ５４，Ｑ５５が配置される。更に、第４ドレイン電極パターン１４４上に半導体デバイスＱ２１，Ｑ２２，Ｑ２３，Ｑ２４，Ｑ２５が配置され、第５ドレイン電極パターン１４５上に半導体デバイスＱ６１，Ｑ６２，Ｑ６３，Ｑ６４，Ｑ６５が配置され、第６ドレイン電極パターン１４６上に半導体デバイスＱ３１，Ｑ３２，Ｑ３３，Ｑ３４，Ｑ３５が配置される。
このように第１絶縁基板１０の導電層１４Ｄは、複数の半導体デバイス、例えばＱ４１，Ｑ４２，Ｑ４３，Ｑ４４，Ｑ４５の同一種別の主電極に接続される共通電極パターン（第１ドレイン電極パターン１４１）を備える。この例の同一種別の主電極は、ドレイン電極である。なお、同一種別の主電極は、フリップチップ構成の場合には、ソース電極であっても良い。
第１ドレイン電極パターン１４１には出力端子Ｕ、第３ドレイン電極パターン１４３には出力端子Ｖ、第５ドレイン電極パターン１４５には出力端子Ｗがそれぞれ接続される。各々の出力端子Ｕ，Ｖ，Ｗは、半導体デバイスＱ１〜Ｑ６と反対側に導出される。
パワーモジュール１００と同様に、第２絶縁基板２０のＵ側の導電層１４Ｕに負側電力端子Ｎ、Ｄ側の導電層６Ｕに正側電力端子Ｐが接続され、導電層１４Ｕは負極パターンを構成し、導電層６Ｕは正極パターンを構成する。正側電力端子Ｐと負側電力端子Ｎは、出力端子Ｕ，Ｖ，Ｗと反対側に導出される。
（Ｕ相）
負極パターンに給電される負電源は、ビアホール１８１１と柱状電極１７１１を通して半導体デバイスＱ４のＵ側の表面の主電極に接続される。この例の半導体デバイスＱ４のＵ側の表面の主電極は、ソース電極である。
なお、図１０（ａ）において、ビアホール１８の表記は省略し、柱状電極１７のＵ側の先端が、第２絶縁基板２０のＤ側の導電層６Ｕに接続される部分を破線の四角形１７で表記している。
図１０（ａ）で省略したビアホール１８は、図１１（ａ）に四角形１８で表記している。例えば、柱状電極１７１１は、ビアホール１８１１を介して第２絶縁基板２０のＵ側の導電層１４Ｕと接続される。
図１１（ａ）において、柱状電極１７１１のＵ側の先端が第２絶縁基板２０のＤ側の導電層６Ｕに接続される四角形１７１１の外側の枠１９１１は、導電層６Ｕが無い領域を表している。枠１９１１によって柱状電極１７１１と導電層６Ｕとは絶縁される（図１２）。
図１２において、半導体デバイスＱ４１，Ｑ１１の両外側のパターンは、ソース信号電極パターンまたはゲート信号パターンである。これらについては後述する。
半導体デバイスＱ１１のＤ側の主電極であるドレイン電極は、第１ドレイン電極パターン１４１とリード部材７１１を介して、第２ドレイン電極パターン１４２の上に配置された半導体デバイスＱ１１のソース電極に接続される。リード部材７は、複数の共通電極パターンの一つ（例えば第１ドレイン電極パターン１４１）と、異なる共通電極パターン（例えば第２ドレイン電極パターン１４２）の上に配置された半導体デバイス（例えば半導体デバイスＱ１１）の主電極とを接続する。
半導体デバイスＱ１１のＤ側のドレイン電極は、第２ドレイン電極パターン１４２と柱状電極１６１１を介して第２絶縁基板２０のＤ側の導電層６Ｕに接続される。
図１１（ａ）において、導電層６Ｕに柱状電極１６１１が接続される部分を、四角形１６１１で表記している。なお、図１２において、本来、III−III線に沿う断面では見えない柱状電極１６１１を、分かり易くする目的で表記している。
このように半導体デバイスの主電極と共通電極パターン（例えば第１ドレイン電極パターン１４１）のいずれか一方は、第２絶縁基板２０の半導体デバイスと対向する表面の導電層６Ｕと柱状電極（例えば柱状電極１６１１）で接続され、他方は、表面と異なる面の導電層１４Ｕと、ビアホール（例えば１８１１）と柱状電極（例えば１７１１）とを介して接続される。
以上説明した構成によって、第２絶縁基板２０から半導体デバイスＱ１１とＱ４１に正電源と負電源が供給される。この構成は、並列接続される半導体デバイスＱ１１〜Ｑ１５及びＱ４１〜Ｑ４５についても同じである。また、他のＶ相とＷ相についても同じである。よって、他のＶ相とＷ相については簡単に説明する。
（Ｖ相）
Ｖ相の下アームを構成する半導体デバイスＱ５１のソース電極（Ｑ５１のＵ側の表面）には、第２絶縁基板２０の導電層１４Ｕから、ビアホール１８２１と柱状電極１７２１とを介して負電源が供給される。
半導体デバイスＱ５１のドレイン電極（Ｑ５１のＤ側の表面）は、第３ドレイン電極パターン１４３とリード部材７２１とを介して半導体デバイスＱ２１のソース電極に接続される。
半導体デバイスＱ２１のドレイン電極（Ｑ２１のＤ側の表面）は、第４ドレイン電極パターン１４４と柱状電極１６２１を介して第２絶縁基板２０のＤ側の導電層６Ｕ（正極パターン）に接続される。柱状電極１６２１が、導電層６Ｕに接続される部分を、図１０（ａ）の四角形１６２１で表記している。
以上のＶ層の構成は、並列接続される半導体デバイスＱ２１〜Ｑ２５及びＱ５１〜Ｑ５５について同じである。
（Ｗ相）
Ｗ相の下アームを構成する半導体デバイスＱ６１のソース電極（Ｑ６１のＵ側の表面）には、第２絶縁基板２０の導電層１４Ｕから、ビアホール１８３１と柱状電極１７３１とを介して負電源が供給される。
半導体デバイスＱ６１のドレイン電極（Ｑ６１のＤ側の表面）は、第５ドレイン電極パターン１４５とリード部材７３１とを介して半導体デバイスＱ３１のソース電極に接続される。
半導体デバイスＱ３１のドレイン電極（Ｑ３１のＤ側の表面）は、第６ドレイン電極パターン１４６と柱状電極１６３１を介して第２絶縁基板２０のＤ側の導電層６Ｕ（正極パターン）に接続される。柱状電極１６３１が、導電層６Ｕに接続される部分を、図１０（ａ）の四角形１３３１で表記している。
以上のＷ層の構成は、並列接続される半導体デバイスＱ３１〜Ｑ３５及びＱ６１〜Ｑ６５について同じである。
パワーモジュール２００は、Ｕ層、Ｖ層、Ｗ層の各層に、第２絶縁基板２０から電源を供給する構造である。つまり、比較例２で説明したバスバーＢＰ，ＢＮを、第２絶縁基板２０で構成する。したがって、平面方向に配置するバスバーＢＰ，ＢＮが不要であり、シックスインワンモジュールの平面形状を、従来比で大幅に縮小することができる。
また、各相Ｕ，Ｖ，Ｗのソース電極パターンに流れる電流の向きが、導電層１４Ｕと導電層６Ｕと間で反対になるので（図１３参照）、電流によって生じる磁束が相殺されインダクタンスが減少する。また、反り低減の効果も、基本構成で説明したのと同様に得られる。
（変形例）
パワーモジュール２００を変形したパワーモジュール２１０の第２絶縁基板２０のＤ側の表面は、図１４（ａ）に示すように表され、Ｕ側の表面は図１４（ｂ）に示すように表される。また、図１４（ａ）のIV−IV線に沿う模式的断面構造は、図１５に示すように表される。
パワーモジュール２１０は、第２絶縁基板２０の導電層１４Ｕ，６Ｕの電極パターンの構成を変形した第２絶縁基板２０を備える点で、パワーモジュール２００と異なる。この変形例は、第２絶縁基板２０の導電層１４Ｕ・６Ｕのそれぞれが、１個の正極パターン及び１個の負極パターンで無くても良いこと示すものである。よって、第２絶縁基板２０と組み合わせて用いる第１絶縁基板１０の平面形状の図示は省略して説明する。
第２絶縁基板２０のＤ側の導電層６Ｕは、例えば一方向に長く、延長方向と直交する方向に隣接して配置される複数の導電パターン６Ｕ１〜６Ｕ６と、ビアホール２８とを備える。それぞれの導電パターン６Ｕ１〜６Ｕ６は、間隔を開けて配置され、お互いに絶縁されている。また、隣接する導電パターンの形状は、櫛歯状であり、櫛歯はお互いに噛み合う関係である。そして、櫛歯部分にビアホール２８が列を構成するように配置される。
第２絶縁基板２０のＵ側の導電層１４Ｕは、Ｄ側の導電パターン６Ｕ１〜６Ｕ６とビアホール２８を介して接続する複数の導電パターン１４Ｕ１〜１４Ｕ６を備える。隣接する部分の導電パターン１４Ｕ１〜１４Ｕ６の形状は、Ｄ側と同じ櫛歯状である。
導電パターン１４Ｕ１は、ビアホール２８１２を介してＤ側の導電パターン６Ｕ１と接続される。導電パターン６Ｕ１は、柱状電極２７１１を介して第１絶縁基板１０のＵ側の導電層１４Ｄに形成された第１ドレイン電極パターン１４１に接続される。導電パターン６Ｕ１内に示す四角形２７１１は、柱状電極２７１１の先端が接続される部分を表している。
第１ドレイン電極パターン１４１上に配置された半導体デバイスＱ４１のＵ側の主電極は、リード部材２６１１を介して隣接する第２ドレイン電極１４２に接続される。
第２ドレイン電極１４２に上に配置された半導体デバイスＱ１１のＵ側の主電極と、第２絶縁基板２０のＤ側の導電パターン６Ｕ２とは、柱状電極２９１１を介して接続される。この場合、Ｕ相の出力端子Ｕは、第２ドレイン電極１４２の一方から外部に導出される。
この例の場合、導電パターン１４Ｕ１は負極であり、導電パターン１４Ｕ２は正極である。また、導電パターン１４Ｕ３と導電パターン１４Ｕ５とが負極であり、導電パターン１４Ｕ４と導電パターン１４Ｕ６とが正極である。
Ｄ側の導電パターン６Ｕ１〜６Ｕ６も同様に、導電パターン６Ｕ１が負極、導電パターン６Ｕ２が正極、導電パターン６Ｕ３が負極、導電パターン６Ｕ４が正極、６Ｕ５が負極、導電パターン６Ｕ６が正極である。
このように、第２絶縁基板２０の導電層１４Ｕ，６Ｕは、複数の電極パターンを備え、正極パターンと負極パタ−ンとが、第２絶縁基板２０の両面のそれぞれに交互に配置されていても良い。
また、ビアホール２８は、第２絶縁基板２０に列状に配置され、柱状電極２７は、ビアホール２８の列に並行して配置される。また、ビアホール２８の列は、正極のビアホール（例えば参照符号２８１２）と負極のビアホール（例えば参照符号２８１１）とが交互に配置されていても良い。
正極のビアホールと負極のビアホールを交互に配置することで、導電パターン６Ｕ・１４Ｕの配列方向の第２絶縁基板２０の長さを短縮することができる。つまり、図１４に長方形状で示す第２絶縁基板２０の長辺方向の長さを短くすることができる。
［第３の実施の形態］
第３の実施の形態に係るパワーモジュール３００を構成する第１絶縁基板１０の実装後の模式的平面図は、図１６に示すように表される。また、パワーモジュール３００の第２絶縁基板２０のＤ側の表面は、図１７に示すように表される。また、パワーモジュール３００の第２絶縁基板２０のＵ側の表面は、図１８に示すように表される。
パワーモジュール３００は、パワーモジュール２００と同じシックスインワンモジュールである。パワーモジュール３００は、第２絶縁基板２０のＵ側の表面に正側電力端子Ｐ、Ｄ側の表面に負側電力端子Ｎが接続される点で、第１・第２の実施の形態と異なる。
図１６においては、上記の実施の形態では表記を省略していたゲート信号電極パターン４０とソースセンス信号電極４１及び、それぞれの信号電極に接続するゲート端子ＧＴ１〜ＧＴ６とソースセンス端子ＳＳＴ１〜ＳＳＴ６を表記している。これらを表記している点と、第２絶縁基板２０のＵ側の表面が正極パターン、Ｄ側の表面が負極パターンである点とがパワーモジュール２００と異なる。
それ以外の構成は、パワーモジュール２００と同じである。半導体デバイスＱ１，Ｑ４でＵ相、半導体デバイスＱ２，Ｑ５でＶ相、半導体デバイスＱ３，Ｑ６でＷ相を構成する点及び、各半導体デバイスＱ１〜Ｑ６がそれぞれ５チップ並列に配置される点も同じである。
但し、第２絶縁基板２０のＵ側の導電層１４Ｕから、柱状電極３７１１を介して第１絶縁基板１０の導電層１４Ｄに正電源が供給される関係から、半導体デバイスＱ１〜Ｑ６の配列順が変わる。パワーモジュール２００の半導体デバイスの配列順Ｑ４，Ｑ１、Ｑ５，Ｑ２、Ｑ６，Ｑ３の並びに対して、パワーモジュ−ル３００ではＱ１，Ｑ４、Ｑ２，Ｑ５、Ｑ３，Ｑ６の順に半導体デバイスが配列される。
第１絶縁基板１０のＵ側の導電層１４Ｄは、Ｕ相用に、ゲート信号電極パターン４０１とソースセンス信号電極パターン４１１と第１ドレイン電極パターン４３１と第２ドレイン電極パターン４３２とソースセンス信号電極パターン４１４とゲート信号電極パターン４０４とを備える。
Ｖ相用に、ゲート信号電極パターン４０２とソースセンス信号電極パターン４１２と第３ドレイン電極パターン４３３と第４ドレイン電極パターン４３４とソースセンス信号電極パターン４０５とゲート信号電極パターン４０５とを備える。
Ｗ相用に、ゲート信号電極パターン４０３とソースセンス信号電極パターン４１３と第５ドレイン電極パターン４３５と第６ドレイン電極パターン４３６とソースセンス信号電極パターン４１６とゲート信号電極パターン４０６とを備える。
ゲート信号電極パターン４０１と半導体デバイスＱ１のＵ側の表面のゲート信号電極パッド（図示省略）とが、ボンディングワイヤで接続される。また、ソースセンス信号電極パターン４１１と半導体デバイスＱ１のＵ側の表面のソース信号電極パッド（図示省略）とが、ボンディングワイヤで接続される。ボンディングワイヤは、太い実線で示し参照符号は省略する。
ゲート信号電極パターン４０１とソースセンス信号電極パターン４１１には、外部取り出し用のゲート端子ＧＴ１およびソースセンス端子ＳＳＴ１が半田付けなどによって接続される。他のＶ相とＷ相についても同じである。
パワーモジュール３００における電流の経路は、正側電力端子Ｐ、第２絶縁基板２０のＵ側の正極パターン（６Ｕ）、半導体デバイスＱ１１が配置された第１ドレイン電極パターン４３１と正極パターンとを接続する柱状電極３７１１、半導体デバイスＱ１１のソース電極と半導体デバイスＱ４１が配置された第２ドレイン電極パターン４３２を接続する平板状のリード部材４６１１、半導体デバイスＱ４１のＵ側の主電極と第１絶縁基板２４のＤ側の導電層６Ｕを接続する柱状電極３３１１、負極パターン（１４Ｕ）、負側電力端子Ｎ、の順である。
柱状電極３７１１のＵ側の先端は、第２絶縁基板２０のＤ側の表面に四角形３７１１で示す部分に接続される。柱状電極３３１１のＵ側の先端は、第２絶縁基板２０のＤ側の表面のいずれかの箇所に接続すれば良い。よって、図１７において、その部分の表記は省略する。
この電流経路は、並列に接続される他の４チップについても、半導体デバイスＱ１，Ｑ４及び柱状電極３３，３７の添え字の番号が変わるだけで同じである。
Ｖ相、Ｗ相の電流経路についての説明は、図１６と図１７に参照符号を表記することで省略する。
以上説明したように、第２絶縁基板２０のＵ側の導電層１４Ｕを正極パターン、Ｄ側の導電層６Ｕを負極パターンにしても第２の実施の形態と同じ作用効果が得られる。
（製造方法）
第３の実施の形態のパワーモジュール３００の製造方法について説明する。
パワーモジュール３００の第２絶縁基板２４を正側電力端子Ｐ及び負側電力端子Ｎ側から見た側面図は、図１９に示すように表される。また、同第２絶縁基板２０のＤ側を図１７の矢印Ａ方向から見た模式的鳥瞰構成図は、図２０に示すように表される。
また、パワーモジュール３００の第１絶縁基板１０の実装前の模式的平面図は、図２１に示すように表される。同第１絶縁基板１０に半導体デバイスＱ１〜Ｑ６と柱状電極３３，３７を実装後の図２１の矢印Ｂ方向から見た模式的鳥瞰構成図は、図２２に示すように表される。また、図２１の矢印Ｃ方向から見た模式的鳥瞰構成図は、図２３に示すように表される。
また、パワーモジュール３００の第１絶縁基板１０を、第２絶縁基板２０に接合する直前の様子を図２１の矢印Ｃ方向から見た模式的鳥瞰構成図は、図２４に示すように表される。また、同第１絶縁基板１０を第２絶縁基板２０に接合した後の模式的平面図は、図２５に示すように表される。また、樹脂封止後のパワーモジュール３００の模式的平面図は、図２６に示すように表される。また、樹脂封止後の外観を、矢印Ｃ方向から見た模式的鳥瞰構成図は、図２７に示すように表される。
（ａ）まず、図２０に示すように、第２絶縁基板２０のＤ側の導電層６Ｕを、ビアホールと短絡しないようにパターニングする。第２絶縁基板２０と第１絶縁基板１０としては、例えばＡＭＢ基板、ＤＢＣ（Direct Bonding Copper）基板、ＤＢＡ（Direct Brazed Aluminum）基板なども適用可能である。パターニング後、正側電力端子Ｐと負側電力端子Ｎが半田付けなどによって接続される。なお、図１９において、ビアホールの表記は省略し、柱状電極３７１１〜３７３４が接続する部分を四角形３７１１〜３７３４で表記している。
（ｂ）次に、第１絶縁基板１０のＵ側の導電層１４Ｄをパターニングする。パターニング工程の結果として、ゲート信号電極パターン４０１〜４０６、ソースセンス信号電極パターン４１１〜４１６、第１ドレイン電極パターン４３１、第２ドレイン電極パターン４３２、第３ドレイン電極パターン４３３、第４ドレイン電極パターン４３４、第５ドレイン電極パターン４３５、第６ドレイン電極パターン４３６が形成される。パターニング後、出力端子Ｕ，Ｖ，Ｗ、ゲート信号端子ＧＴ１〜ＧＴ４、ソースセンス信号端子ＳＳＴ１〜６が半田付けなどによって接続される。
（ｃ）次に、第１絶縁基板１０の電極パターン上に、半導体デバイスＱ１〜Ｑ６を実装する。そして、第１ドレイン電極パターン４３１と第３ドレイン電極パターン４３３と第５ドレイン電極パターン４３５のＵ側の表面に、それぞれ柱状電極３７１，３７２，３７３を形成し、半導体デバイスＱ４，Ｑ５，Ｑ６のＵ側の主電極（この場合、ソース電極）に、それぞれ柱状電極３３１，３３２，３３３を形成する。つまり、半導体デバイスの主電極と導電層の表面のそれぞれに、少なくとも１個の柱状電極を形成する（図２２と２３参照）。
（ｄ）次に、柱状電極３７１，３７２，３７３のそれぞれのＵ側の先端と第２絶縁基板２０のＤ側の導電層６Ｕに四角形３７１１〜３７３４で示す部分とを接続し、同時に柱状電極３３１，３３２，３３３のそれぞれのＵ側の先端と第２絶縁基板Ｄ側の導電層６Ｕとを接続する。つまり、柱状電極３３，３７のいずれか一方の先端を、第１絶縁基板１０と対向して配置される第２絶縁基板２０の一方の面の導電層に接続し、他方の柱状電極３３，３７の先端を、第２絶縁基板２０の他方の面の導電層に接続する。
（ｅ）次に、第１絶縁基板１０と第２絶縁基板２０を、モールド樹脂１５で封止する。更に、半導体デバイスＱ１〜Ｑ６が配置された第１絶縁基板１０の下側の裏面及び第２絶縁基板２０の上側の表面のいずれか一方若しくは両方に冷却器を搭載しても良い。
（パワーモジュールの具体例）
第１〜３の実施の形態に係るパワーモジュール５０であって、ワンインワンモジュールのＳｉＣ ＭＯＳＦＥＴの模式的回路表現は、図２８（ａ）に示すように表され、ワンインワンモジュールのＩＧＢＴの模式的回路表現は、図２８（ｂ）に示すように表される。
図２８（ａ）には、ＭＯＳＦＥＴＱに逆並列接続されるダイオードＤＩが示されている。ＭＯＳＦＥＴＱの主電極は、ドレイン端子ＤＴおよびソース端子ＳＴで表される。同様に、図２８（ｂ）には、ＩＧＢＴＱに逆並列接続されるダイオードＤＩが示されている。ＩＧＢＴＱの主電極は、コレクタ端子ＣＴおよびエミッタ端子ＥＴで表される。
また、実施の形態に係るパワーモジュール５０であって、ワンインワンモジュールのＳｉＣ ＭＯＳＦＥＴの詳細回路表現は、図２９に示すように表される。
第１〜３の実施の形態に係るパワーモジュール５０は、例えば、ワンインワンモジュールの構成を備える。すなわち、１個のＭＯＳＦＥＴＱが１つのモジュールに内蔵されている。一例として５チップ（ＭＯＳＦＥＴ×５）搭載可能であり、それぞれのＭＯＳＦＥＴＱは、５個まで並列接続可能である。尚、５チップの内、一部をダイオードＤＩ用として搭載することも可能である。
さらに詳細には、図２９に示すように、ＭＯＳＦＥＴＱに並列にセンス用ＭＯＳＦＥＴＱｓが接続される。センス用ＭＯＳＦＥＴＱｓは、ＭＯＳＦＥＴＱと同一チップ内に、微細トランジスタとして形成されている。図２９において、ＳＳは、ソースセンス端子、ＣＳは、電流センス端子であり、Ｇは、ゲート信号端子である。尚、実施の形態においても半導体デバイスＱには、センス用ＭＯＳＦＥＴＱｓが同一チップ内に、微細トランジスタとして形成されている。
また、実施の形態に係るパワーモジュール５０Ｔであって、ツーインワンモジュールのＳｉＣ ＭＯＳＦＥＴの模式的回路表現は、図３０（ａ）に示すように表される。
図３０（ａ）に示すように、２個のＭＯＳＦＥＴＱ１・Ｑ４と、ＭＯＳＦＥＴＱ１・Ｑ４に逆並列接続されるダイオードＤ１・Ｄ４が１つのモジュールに内蔵されている。Ｇ１は、ＭＯＳＦＥＴＱ１のゲート信号端子であり、Ｓ１は、ＭＯＳＦＥＴＱ１のソース端子である。Ｇ４は、ＭＯＳＦＥＴＱ４のゲート信号端子であり、Ｓ４は、ＭＯＳＦＥＴＱ４のソース端子である。Ｐは、正側電源入力端子であり、Ｎは、負側電源入力端子であり、Ｏは、出力端子である。
また、実施の形態に係るパワーモジュール５０Ｔであって、ツーインワンモジュールのＩＧＢＴの模式的回路表現は、図３０（ｂ）に示すように表される。図３０（ｂ）に示すように、２個のＩＧＢＴＱ１・Ｑ４と、ＩＧＢＴＱ１・Ｑ４に逆並列接続されるダイオードＤ１・Ｄ４が１つのモジュールに内蔵されている。Ｇ１は、ＩＧＢＴＱ１のゲート信号端子であり、Ｅ１は、ＩＧＢＴＱ１のエミッタ端子である。Ｇ４は、ＩＧＢＴＱ４のゲート信号端子であり、Ｅ４は、ＩＧＢＴＱ４のエミッタ端子である。Ｐは、正側電源入力端子であり、Ｎは、負側電源入力端子であり、Ｏは、出力端子である。
（半導体デバイスの構成例）
第１〜３の実施の形態に適用可能な半導体デバイスの例であって、ＳｉＣ ＭＯＳＦＥＴの模式的断面構造は、図３１（ａ）に示すように表され、ＩＧＢＴの模式的断面構造は、図３１（ｂ）に示すように表される。
第１〜３の実施の形態に適用可能な半導体デバイス１１０（Ｑ）の例として、ＳｉＣ ＭＯＳＦＥＴの模式的断面構造は、図３１（ａ）に示すように、ｎ-高抵抗層からなる半導体基板１２６と、半導体基板１２６の表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたソース領域１３０と、ｐボディ領域１２８間の半導体基板１２６の表面上に配置されたゲート絶縁膜１３２と、ゲート絶縁膜１３２上に配置されたゲート電極１３８と、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４と、半導体基板１２６の表面と反対側の裏面に配置されたｎ+ドレイン領域１２４と、ｎ+ドレイン領域１２４に接続されたドレイン電極１３６とを備える。
図３１（ａ）では、半導体デバイス１１０は、プレーナゲート型ｎチャネル縦型ＳｉＣ ＭＯＳＦＥＴで構成されているが、後述する図３５に示すように、ｎチャネル縦型ＳｉＣ ＴＭＯＳＦＥＴなどで構成されていても良い。
また、第１〜３の実施の形態に適用可能な半導体デバイス１１０（Ｑ）には、ＳｉＣ ＭＯＳＦＥＴの代わりに、ＧａＮ系ＦＥＴなどを採用することもできる。
第１〜３の実施の形態に適用可能な半導体デバイス１１０には、ＳｉＣ系、ＧａＮ系のいずれかのパワーデバイスを採用可能である。
さらには、実施の形態に適用可能な半導体デバイス１１０には、バンドギャップエネルギーが、例えば、１．１ｅＶ〜８ｅＶの半導体を用いることができる。
同様に、第１〜３の実施の形態に適用可能な半導体デバイス１１０Ａ（Ｑ）の例として、ＩＧＢＴは、図３１（ｂ）に示すように、ｎ-高抵抗層からなる半導体基板１２６と、半導体基板１２６の表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたエミッタ領域１３０Ｅと、ｐボディ領域１２８間の半導体基板１２６の表面上に配置されたゲート絶縁膜１３２と、ゲート絶縁膜１３２上に配置されたゲート電極１３８と、エミッタ領域１３０Ｅおよびｐボディ領域１２８に接続されたエミッタ電極１３４Ｅと、半導体基板１２６の表面と反対側の裏面に配置されたｐ+コレクタ領域１２４Ｐと、ｐ+コレクタ領域１２４Ｐに接続されたコレクタ電極１３６Ｃとを備える。
図３１（ｂ）では、半導体デバイス１１０Ａは、プレーナゲート型のｎチャネル縦型ＩＧＢＴで構成されているが、トレンチゲート型ｎチャネル縦型ＩＧＢＴなどで構成されていても良い。
第１〜３の実施の形態に適用可能な半導体デバイス１１０の例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ ＭＯＳＦＥＴの模式的断面構造は、図３２に示すように表される。ゲートパッド電極ＧＰは、ゲート絶縁膜１３２上に配置されたゲート電極１３８に接続され、ソースパッド電極ＳＰは、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４に接続される。
また、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰは、図３２に示すように、半導体デバイス１１０の表面を覆うパッシベーション用の層間絶縁膜１４４上に配置される。尚、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰの下方の半導体基板１２６内には、図３１（ａ）或いは、図３２の中央部と同様に、微細構造のトランジスタ構造が形成されていても良い。
さらに、図３２に示すように、中央部のトランジスタ構造においても、パッシベーション用の層間絶縁膜１４４上にソースパッド電極ＳＰが延在して配置されていても良い。
第１〜３の実施の形態に適用する半導体デバイス１１０Ａの例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＩＧＢＴの模式的断面構造は、図３３に示すように表される。ゲートパッド電極ＧＰは、ゲート絶縁膜１３２上に配置されたゲート電極１３８に接続され、エミッタパッド電極ＥＰは、エミッタ領域１３０Ｅおよびｐボディ領域１２８に接続されたエミッタ電極１３４Ｅに接続される。
また、ゲートパッド電極ＧＰおよびエミッタパッド電極ＥＰは、図３３に示すように、半導体デバイス１１０Ａの表面を覆うパッシベーション用の層間絶縁膜１４４上に配置される。尚、ゲートパッド電極ＧＰおよびエミッタパッド電極ＥＰの下方の半導体基板１２６内には、図３１（ｂ）或いは、図３３の中央部と同様に、微細構造のＩＧＢＴ構造が形成されていても良い。
さらに、図３３に示すように、中央部のＩＧＢＴ構造においても、パッシベーション用の層間絶縁膜１４４上にエミッタパッド電極ＥＰが延在して配置されていても良い。
―ＳｉＣ ＤＩＭＯＳＦＥＴ―
第１〜３の実施の形態に適用可能な半導体デバイス１１０の例であって、ＳｉＣ ＤＩＭＯＳＦＥＴの模式的断面構造は、図３４に示すように表される。
ＳｉＣ ＤＩＭＯＳＦＥＴは、図３４に示すように、ｎ-高抵抗層からなる半導体基板１２６と、半導体基板１２６の表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたｎ+ソース領域１３０と、ｐボディ領域１２８間の半導体基板１２６の表面上に配置されたゲート絶縁膜１３２と、ゲート絶縁膜１３２上に配置されたゲート電極１３８と、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４と、半導体基板１２６の表面と反対側の裏面に配置されたｎ+ドレイン領域１２４と、ｎ+ドレイン領域１２４に接続されたドレイン電極１３６とを備える。
図３４では、半導体デバイス１１０は、ｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたｎ+ソース領域１３０が、ダブルイオン注入（ＤＩ）で形成され、ソースパッド電極ＳＰは、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４に接続される。ゲートパッド電極ＧＰ（図示省略）は、ゲート絶縁膜１３２上に配置されたゲート電極１３８に接続される。また、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰ（図示省略）は、図３４に示すように、半導体デバイス１１０の表面を覆うパッシベーション用の層間絶縁膜１４４上に配置される。
ＳｉＣ ＤＩＭＯＳＦＥＴは、図３４に示すように、ｐボディ領域１２８に挟まれたｎ-高抵抗層からなる半導体基板１２６内に、破線で示されるような空乏層が形成されるため、接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗ＲJFETが形成される。また、ｐボディ領域１２８／半導体基板１２６間には、図３４に示すように、ボディダイオードＢＤが形成される。
―ＳｉＣ ＴＭＯＳＦＥＴ―
第１〜３の実施の形態に適用可能な半導体デバイス１１０の例であって、ＳｉＣ ＴＭＯＳＦＥＴの模式的断面構造は、図３５に示すように表される。
ＳｉＣ ＴＭＯＳＦＥＴは、図３５に示すように、ｎ層からなる半導体基板１２６Ｎと、半導体基板１２６Ｎの表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたｎ+ソース領域１３０と、ｐボディ領域１２８を貫通し、半導体基板１２６Ｎまで形成されたトレンチの内にゲート絶縁層１３２および層間絶縁膜１４４Ｕ・１４４Ｂを介して形成されたトレンチゲート電極１３８ＴＧと、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４と、半導体基板１２６Ｎの表面と反対側の裏面に配置されたｎ+ドレイン領域１２４と、ｎ+ドレイン領域１２４に接続されたドレイン電極１３６とを備える。
図３５では、半導体デバイス１１０は、ｐボディ領域１２８を貫通し、半導体基板１２６Ｎまで形成されたトレンチ内にゲート絶縁層１３２および層間絶縁膜１４４Ｕ・１４４Ｂを介して形成されたトレンチゲート電極１３８ＴＧが形成され、ソースパッド電極ＳＰは、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４に接続される。ゲートパッド電極ＧＰ（図示省略）は、ゲート絶縁膜１３２上に配置されたゲート電極１３８に接続される。また、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰ（図示省略）は、図３５に示すように、半導体デバイス１１０の表面を覆うパッシベーション用の層間絶縁膜１４４Ｕ上に配置される。
ＳｉＣ ＴＭＯＳＦＥＴでは、ＳｉＣ ＤＩＭＯＳＦＥＴのような接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗ＲJFETは形成されない。また、ｐボディ領域１２８／半導体基板１２６Ｎ間には、ボディダイオードＢＤが形成される。
３相交流インバータ１４０の模式的回路構成において、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用し、電源端子ＰＬ、接地端子ＮＬ間にスナバコンデンサＣを接続した回路構成例は、図３６（ａ）に示すように表される。同様に、３相交流インバータ１４０Ａの模式的回路構成において、半導体デバイスとしてＩＧＢＴを適用し、電源端子ＰＬ、接地端子ＮＬ間にスナバコンデンサＣを接続した回路構成例は、図３６（ｂ）に示すように表される。
ＳｉＣ ＭＯＳＦＥＴやＩＧＢＴを電源Ｅと接続する際、接続ラインの有するインダクタンスＬによって、ＳｉＣ ＭＯＳＦＥＴやＩＧＢＴのスイッチング速度が速いため、大きなサージ電圧Ｌｄｉ／ｄｔを生ずる。例えば、電流変化ｄｉ＝３００Ａ、スイッチングに伴う時間変化ｄｔ＝１００ｎｓｅｃとすると、ｄｉ／ｄｔ＝３×１０9(Ａ／ｓ)となる。インダクタンスＬの値により、サージ電圧Ｌｄｉ／ｄｔの値は変化するが、電源Ｖにこのサージ電圧Ｌｄｉ／ｄｔが重畳される。電源端子ＰＬと接地端子ＮＬ間に接続されるスナバコンデンサＣによって、このサージ電圧Ｌｄｉ／ｄｔを吸収することができる。
（パワーモジュールを適用した応用例）
次に、図３７を参照して、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用した第１〜３の実施の形態に係るパワーモジュールを用いて構成した３相交流インバータ１４０について説明する。
図３７に示すように、３相交流インバータ１４０は、ゲートドライブ部１５０と、ゲートドライブ部１５０に接続された半導体装置部１５２と、３相交流モータ部１５４とを備える。半導体装置部１５２は、３相交流モータ部１５４のＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。ここで、ゲートドライブ部１５０は、ＳｉＣ ＭＯＳＦＥＴＱ１・Ｑ４、ＳｉＣ ＭＯＳＦＥＴＱ２・Ｑ５、およびＳｉＣ ＭＯＳＦＥＴＱ３・Ｑ６に接続されている。
半導体装置部１５２は、蓄電池（Ｅ）１４６が接続されたコンバータ１４８のプラス端子（＋）とマイナス端子（−）間に接続され、インバータ構成のＳｉＣ ＭＯＳＦＥＴＱ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６を備える。また、ＳｉＣ ＭＯＳＦＥＴＱ１〜Ｑ６のソース・ドレイン間には、フリーホイールダイオードＤ１〜Ｄ６がそれぞれ逆並列に接続されている。
次に、図３８を参照して、半導体デバイスとしてＩＧＢＴを適用した第１〜３の実施の形態に係るパワーモジュール２０Ｔを用いて構成した３相交流インバータ１４０Ａについて説明する。
図３８に示すように、３相交流インバータ１４０Ａは、ゲートドライブ部１５０Ａと、ゲートドライブ部１５０Ａに接続された半導体装置部１５２Ａと、３相交流モータ部１５４Ａとを備える。半導体装置部１５２Ａは、３相交流モータ部１５４ＡのＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。ここで、ゲートドライブ部１５０Ａは、ＩＧＢＴＱ１・Ｑ４、ＩＧＢＴＱ２・Ｑ５、およびＩＧＢＴＱ３・Ｑ６に接続されている。
半導体装置部１５２Ａは、蓄電池（Ｅ）１４６Ａが接続されたコンバータ１４８Ａのプラス端子（＋）とマイナス端子（−）間に接続され、インバータ構成のＩＧＢＴＱ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６を備える。さらに、ＩＧＢＴＱ１〜Ｑ６のエミッタ・コレクタ間には、フリーホイールダイオードＤ１〜Ｄ６がそれぞれ逆並列に接続されている。
第１〜３の本実施の形態に係るパワーモジュールは、ワンインワン、ツーインワン、フォーインワン、シックスインワンのいずれかに構成可能である。
（冷却器を備えるパワーモジュールの構成例）
冷却器７２を備えた第１〜３の実施の形態に係るパワーモジュール１９０の模式的構造断面図は、図３９に示すように表される。パワーモジュール１９０は、第１〜３の実施の形態の基本構成を説明したパワーモジュール９０に、冷却器７２を装着したものである。
パワーモジュール１９０は、パワーモジュール９０、絶縁板７０、伝熱板７１、冷却器７２、とを備える。
絶縁板７０は、パワーモジュール９０を構成する第２絶縁基板２０のＵ側の面と接触するように配置される。絶縁板７０は、この例ではバスバーＢＰである第２絶縁基板２０のＵ側の導電層１４Ｕと、冷却器７２を絶縁するためのものである。
絶縁板７０のＵ側の面には、伝熱板７１が配置され、更にＵ側に冷却器７２が配置される。冷却器７２は、この例では空冷方式のフィンである。なお、水冷方式の冷却器を適用しても良い。また、必ずしも伝熱板７１を備えなくても良い。パワーモジュール１９０によれば、第２絶縁基板２０から熱を効率よく放熱することができる。
また、冷却器７２は、パワーモジュール９０を構成する第１絶縁基板１０のＤ側の面と接触させるようにしても良い。つまり、冷却器７２は、半導体デバイスＱ１，Ｑ４が配置された面と異なる面（第１絶縁基板の下面側の裏面）若しくは第２絶縁基板２０の第１絶縁基板１０と対向しない面（第２絶縁基板の上面側の表面）のいずれか一方若しくは両方に配置されていても良い。
以上説明したように、第１〜３の実施の形態によれば、同一平面上にバスバーＢＰ，ＢＮを配置する必要が無くなるので、パワーモジュールの平面サイズを小型化できる。また、各Ｕ相，Ｖ相，Ｗ相のソース電極パターンに流れる電流の向きを反対にするので、電流によって生じる磁束を相殺し、インダクタンスを減少させることができる。また、パワーモジュールの反りを低減するので、その信頼性を向上させることができる。
[第４〜６の実施の形態の基本技術]
第４〜６の実施の形態の基本技術に係るパワーモジュール１００Ａの主要部の模式的平面図は、図４０に示すように表され、半導体デバイス（チップ）として例えばＳｉＣ ＭＯＳＦＥＴを適用した図４０に対応したツーインワンモジュールの回路構成は、図２に示すように表される。また、図４０のＩＡ−ＩＡ線に沿う模式的断面構造は、図４１に示すように表される。
パワーモジュール１００Ａは、絶縁基板８と、絶縁基板８上に配置された電流センスパターン２１・ソースセンスパターン２２・ソース電極パターン１・出力電極パターン２・ドレイン電極パターン３・ゲート電極パターン９・ソースセンスパターン１１と、出力電極パターン２上に配置される複数の半導体デバイスＱ４と、夫々の半導体デバイスＱ４のソース電極とソース電極パターン１間に夫々接続されたリード部材１２と、ドレイン電極パターン３上に配置される複数の半導体デバイスＱ１と、夫々の半導体デバイスＱ１のソース電極（Ｓ１）と出力電極パターン２間に夫々接続されたリード部材１３と、ソース電極パターン１を外部に取り出す負側電力端子Ｎと、ドレイン電極パターン３を外部に取り出す正側電力端子Ｐと、出力電極パターン２を外部に取り出す出力端子Ｏと、を備える。また、端子Ｔ２４〜ＣＳ４と端子ＣＳ１〜ＳＳ１は、各半導体デバイスＱ１・Ｑ４の動作を制御する制御端子である。図４０、図２において、その詳細な表記は省略している。
基本技術の半導体デバイスＱ１とＱ４は、例えばＳｉＣ ＭＯＳＦＥＴである。図４０において、半導体デバイスＱ１とＱ４は、それぞれ５チップ並列に配置されている例が示されている。
パワーモジュール１００Ａの主要部は、モールド樹脂１５によって封止される。絶縁基板８は、例えば両面に導電層を有する基板であって、半導体デバイスＱ１・Ｑ４が実装される面と反対側の導電層６が、例えば外部に露出する（図４１参照）。
正側電力端子Ｐとドレイン電極パターン３、負側電力端子Ｎとソース電極パターン１、および出力端子Ｏと出力電極パターン２とは、例えば半田付けなどによって接続される。同様に、ソース電極パターン１と半導体デバイスＱ４のソース電極（Ｓ４）と、出力電極パターン２と半導体デバイスＱ１のソース電極（Ｓ１）とは、それぞれリード部材１２・１３で接続される。半田付けには実装スペースが必要なため、特にリード部材１２・１３による接続は、パワーモジュール１００Ａの平面形状を大型化する。
この例では、リード部材１２・１３によって複数の半導体デバイスＱ１・Ｑ４の配列方向と夫々直交する方向の平面形状が大きくなり、小型化が難しい。
［第４の実施の形態］
第４の実施の形態に係るパワーモジュール１００の主要部を示す模式的平面図は、図４２に示すように表される。また、パワーモジュール１００を構成する第１絶縁基板１０と第２絶縁基板２０の模式的断面構造図は、図７（ａ）および図７（ｂ）と同様に表される。また、図４２に示すＩＩＡ−ＩＩＡ線に沿う模式的断面構造図は、図４３に示すように表される。半導体デバイス（チップ）として例えばＳｉＣ ＭＯＳＦＥＴを適用したパワーモジュール１００の回路構成は、第１〜３の実施の形態の基本技術（図２）と同じである。
パワーモジュール１００は、第１絶縁基板１０と、第１絶縁基板１０の上方に配置された第２絶縁基板２０と、第１絶縁基板１０の上に配置され、表面に第１主電極と第１制御電極とを有する第１半導体デバイスＱ４１・Ｑ４２とを備え、第１主電極は、第１絶縁基板１０と第２絶縁基板２０との重畳部ＳＰ１・ＳＰ２に配置され、第１半導体デバイスＱ４１・Ｑ４２の第１制御電極は、第１絶縁基板１０と第２絶縁基板２０との非重畳部ＮＳＰ１に配置される。
パワーモジュール１００は、ツーインワンモジュールを、第１絶縁基板１０と第２絶縁基板２０とを積層する構成で実現したものであり、第２絶縁基板２０の少なくとも一部が第１絶縁基板１０に重畳しており、第２絶縁基板２０の残り部分が第１絶縁基板１０に重畳していない（非重畳）。主電極とは、ソース電極・ドレイン電極のことである。制御電極は、ゲート電極のことである。
図４２に示すパワーモジュール１００は、第１絶縁基板１０・第１半導体デバイスＱ４１，Ｑ４２・出力端子Ｏ・ゲート端子ＧＴ４・第２絶縁基板２０・第２半導体デバイスＱ１１，Ｑ１２・正側電力端子Ｐ・負側電力端子Ｎ・ゲート端子ＧＴ１を備える。第１半導体デバイスＱ４１・Ｑ４２は、第１絶縁基板１０に配置され、出力端子Ｏとゲート端子ＧＴ４は、第１絶縁基板１０に接続される。第２半導体デバイスＱ１１・Ｑ１２は、第２絶縁基板２０に配置され、正側電力端子Ｐと負側電力端子Ｎとゲート端子ＧＴ１は第２絶縁基板２０に接続される。
図４２に示す第１絶縁基板１０と第２絶縁基板２０の形状は、例えば四角形を呈している。なお、基板の形状は、四角形に限定する必要はない。
ここで、図４３において、第２絶縁基板２０側をＵ側（上）、第１絶縁基板１０側をＤ側（下）と定義する。この定義は、以降に示す全ての図面に適用する。
第１絶縁基板１０及び第２絶縁基板２０としては、例えばＡＭＢ（Active Metal Brazed, Active Metal Bond）基板などを適用可能である。第１絶縁基板１０は、絶縁基板８Ｄの上（Ｕ：ＵＰ）側に導電層１４Ｄ、下（Ｄ：ＤＯＷＮ）側に導電層６Ｄを備える（図７（ｂ））。第２絶縁基板２０は、絶縁基板８ＵのＵ側に導電層１４Ｕ、Ｄ側に導電層６Ｕを備える（図７（ａ））。第１絶縁基板１０上側および下側、第２絶縁基板２０の上側および下側の表現についても以下同様に記載する。また、以下の実施の形態において、導電層１４Ｄ、導電層６Ｄ、導電層１４Ｕ、及び導電層６Ｕの表記は固定とし、ＣｕやＡｌからなる配線パターンを有する。
図４２および図４３に示す例では、導電層１４Ｄは、第１ゲート電極パターン１４Ｄ１・出力電極パターン１４Ｄ２を備える。第１ゲート電極パターン１４Ｄ１は、第１絶縁基板１０の一辺に沿う細長い長方形状で配置されている。出力電極パターン１４Ｄ２は、第１ゲート電極パターン１４Ｄ１と離隔して（絶縁して）ほぼ第１絶縁基板１０の全面に配置されている。
また、第１絶縁基板１０に対向して配置される第２絶縁基板２０のＤ側の導電層６Ｕは、第２ゲート電極パターン６Ｕ１・ドレイン電極パターン６Ｕ２・負極パターン６Ｕ３を備え、それぞれが離隔して導電層６Ｕ全体を構成している。第２ゲート電極パターン６Ｕ１は、パワーモジュール１００の平面視において、第１ゲート電極パターン１４Ｄ１と反対の一辺に沿う細長い長方形状で配置され、ドレイン電極パターン６Ｕ２は、正側電力端子Ｐの幅よりも大きな幅で、第２ゲート電極パターン６Ｕ１と平行して配置され、さらに負極パターン６Ｕ３は、ドレイン電極パターン６Ｕ２に隣接して負側電力端子Ｎよりも少し太い幅で配置されている。
第１絶縁基板１０の第１ゲート電極パターン１４Ｄ１には、第１半導体デバイスＱ４のゲート電極を外部に導出するゲート端子ＧＴ４が、半田付けなどによって接続されている。図４２は、第１半導体デバイスＱ４と第２半導体デバイスＱ１とを、それぞれ２個用いる例を示している。
出力電極パターン１４Ｄ２の第１ゲート電極パターン１４Ｄ１側の縁部には、第１半導体デバイスＱ４１・Ｑ４２がゲート電極をゲート信号パターン１４Ｄ１側に向けて配置されている。
一方、第１絶縁基板１０に対向して配置される第２絶縁基板２０のドレイン電極パターン６Ｕ２上には、第２半導体デバイスＱ１１・Ｑ１２のゲート電極が、第１半導体デバイスＱ４１・Ｑ４２のゲート電極と反対の向きに配置されている。
つまり、第１非重畳部ＮＳＰ１と、第２非重畳部ＮＳＰ３とを備え、平面視において第１制御電極は第１非重畳部ＮＳＰ１に配置され、第２制御電極は第２非重畳部ＮＳＰ３に配置される。以降、第１非重畳部ＮＳＰ１・第２非重畳部ＮＳＰ３の第１・第２は省略する。具体的には、平面視において、第１半導体デバイスＱ４１・Ｑ４２のゲート電極が第２絶縁基板２０と重ならない位置、および第２半導体デバイスＱ１１・Ｑ１２のゲート電極が第１絶縁基板１０と重ならない位置で、第１絶縁基板１０と第２絶縁基板２０とが接続されている。非重畳部は、ゲート逃げ部と称しても良い部分である。
また、同時に、第１半導体デバイスＱ４１・Ｑ４２のＵ側の主電極であるソース電極は、第２絶縁基板２０の負極電力パターン６Ｕ３と重なり、第２半導体デバイスＱ１１・Ｑ１２のＤ側の主電極であるソース電極は、第１絶縁基板１０の出力電極パターン１４Ｄ２と重なる配置で、第１絶縁基板１０と第２絶縁基板２０とが接続される。
第１半導体デバイスＱ４１・Ｑ４２の主電極（ソース電極・ドレイン電極）は、第１導電層１４Ｄと第２導電層６Ｕとが対向する重畳部ＳＰ１に、第２半導体デバイスＱ１１・Ｑ１２の主電極は、第１導電層１４Ｄと第２導電層６Ｕとが対向する重畳部ＳＰ２に配置される。また、第１半導体デバイスＱ４１・Ｑ４２の制御電極は、第２導電層６Ｕと対向しない非重畳部ＮＳＰ１に、第２半導体デバイスＱ１１・Ｑ１２のゲート電極は、第１導電層１４Ｄと対向しない非重畳部ＮＳＰ３に配置される。
第１半導体デバイスＱ４１・Ｑ４２のゲート電極とゲート信号パターン１４Ｄ１との間、および第２半導体デバイスＱ１１・Ｑ１２のゲート電極とゲート信号パターン６Ｕ１との間は、例えばボンディングワイヤで接続される。ボンディングワイヤは太い実線で示し参照符号は省略する。
パワーモジュール１００は、第１絶縁基板１０のＵ側の第１導電層１４Ｄをパターニングして形成した出力パターン１４Ｄ２と、第２絶縁基板２０のＤ側の第２導電層６Ｕをパターニングにして形成した正極パターン６Ｕ２および負極パターン６Ｕ３とを備え、第１半導体デバイスＱ４１・Ｑ４２の第１主電極は、出力パターン１４Ｄ２に接続され、第１半導体デバイスＱ４１・Ｑ４２の第２主電極は、負極パターン６Ｕ３に接続され、第２半導体デバイスＱ１１，Ｑ１２の第１主電極は、正極パターン６Ｕ２に接続され、第２半導体デバイスＱ１１，Ｑ１２の第２主電極は、出力パターン１４Ｄ２に接続される。
第１半導体デバイスＱ４１と第２半導体デバイスＱ１２とが配置された部分の断面図である図４３を参照してその接続関係を説明する。なお、接続関係は、隣接して配置される第１半導体デバイスＱ４２と第２半導体デバイスＱ１１との間についても同じである。
第１半導体デバイスＱ４１の主電極は重畳部ＳＰ１に配置され、第２半導体デバイスＱ１２の主電極は重畳部ＳＰ２に配置される。また、第１半導体デバイスＱ４１の制御電極は、非重畳部ＮＳＰ１に、第２半導体デバイスＱ１２の制御電極は非重畳部ＮＳＰ３に配置される。そして、第１半導体デバイスＱ４１と第２半導体デバイスＱ１２との間に、非重畳部ＮＳＰ２が設けられる。非重畳部ＮＳＰ２は、パターニングによって形成される。
第２半導体デバイスＱ１１のＵ側の主電極であるドレイン電極は、正側電力端子Ｐが接続されたドレイン電極パターン６Ｕ２に接続される。また、第２半導体デバイスＱ１１のＤ側の主電極であるソース電極は、出力電極パターン１４Ｄ２に接続される。
出力電極パターン１４Ｄ２にドレイン電極を接続する第１半導体デバイスＱ４１のＵ側のソース電極は、第２絶縁基板２０の負極電力パターン６Ｕ３に接続される。負極電力パターン６Ｕ３は、負側電力端子Ｎを介して外部に導出される。
第１半導体デバイスＱ４１と第２半導体デバイスＱ１１とが同時に導通したと仮定すると、電流は、正側電力端子Ｐ→ドレイン電極パターン６Ｕ２→第２半導体デバイスＱ１１→出力電極パターン１４Ｄ２→第１半導体デバイスＱ４１→負極電力パターン６Ｕ３→負側電力端子Ｎの順に流れる。
図４４に、第１半導体デバイスＱ４１・Ｑ４２を実装した後の第１絶縁基板１０と、第２半導体デバイスＱ１１・Ｑ１２を実装した後の第２絶縁基板２０の図４２のＧＴ１端子方向から見た模式的側面図を示す。なお、図４４において、重畳部ＳＰ１・ＳＰ２、および非重畳部ＮＳＰ１・ＮＳＰ２の位置関係の表記は省略している。
図４１〜図４３に示すように、重畳部ＳＰ１・ＳＰ２および非重畳部ＮＳＰ１・ＮＳＰ３は、平面視において、第１絶縁基板１０に対する第２絶縁基板２０の位置をずらして配置される。
図４５に示すように、第１絶縁基板１０に対する第２絶縁基板２０のずらし方には、いろいろな形が考えられる。図４５（ａ）は、ほぼ同じ大きさの第１絶縁基板１０と第２絶縁基板２０を、比較的に広い範囲で重ねた例を示す。図４５（ｂ）は、ほぼ同じ大きさの第１絶縁基板１０と第２絶縁基板２０を、一部分だけ重ねた例を示す。図４５（ｃ）は、大きさの異なる第１絶縁基板１０と第２絶縁基板２０を、一部分だけ重ねた例を示す。なお、第１絶縁基板１０と第２絶縁基板２０の形状は、四角形に限られない。よって、基板形状を考慮すると、第１・第２絶縁基板１０・２０の重ね方は多様である。
以上説明したパワーモジュール１００は、リード部材１２・１３等の配線用の部品を用いていない。リード部材１２・１３を用いるのではなく、ボンディングワイヤを用いることにより、第１半導体デバイスＱ４１・Ｑ４２と第２半導体デバイスＱ１１・Ｑ１２との間の距離を短くすることができる。つまり、第４の実施の形態の構成によれば、パワーモジュールの平面形状を小型化することができる。また、第１絶縁基板１０と第２絶縁基板２０は、半導体デバイスのチップの厚さ分を共有するように対向配置されているので、パワーモジュールをチップの厚み分極薄型化できるとともに、重畳部ＳＰの分小型化することができる。また、部品点数を削減することでパワーモジュールの信頼性も向上させることができる。更には、樹脂モールドから露出する端子を重ならないように配置できるので、端子の厚みをできるだけ厚くしてインダクタンスを低減することができる。
なお、非重畳部を２個備える例で説明したが、非重畳部は１個でも構わない。次に、１個の非重畳部を備える変形例のパワーモジュール１００Ｂについて説明する。
（変形例）
変形例のパワーモジュール１００Ｂの模式的平面図は、図４６に示すように表される。また。図４６のＩＩＩＡ−ＩＩＩＡ線に沿う模式的断面構造は、図４７に示すように表される。
パワーモジュール１００Ｂは、第２半導体デバイスＱ１２がフェイスダウンで配置される点と柱状電極１７を備え、非重畳部ＮＳＰ１が１個である点でパワーモジュール１００と異なる。パワーモジュール１００Ｂは、半導体デバイス（Ｑ４１・Ｑ１２）が２個の例で説明する。
パワーモジュール１００Ｂは、第２絶縁基板２０の上に配置された第２半導体デバイスＱ１２とを備え、第２半導体デバイスＱ１２の第２制御電極は、非重畳部ＮＳＰ１に配置される。
第２半導体デバイスＱ１２は、フェイスダウンで第１絶縁基板１０のＤ側の導電層６Ｕに配置される。つまり、第２半導体デバイスＱ１２のソース電極は、第２絶縁基板２０のＤ側の導電層６Ｕに形成されたソース電極パターン６Ｕ４に接続される。
第２半導体デバイスＱ１２のドレイン電極は、第１絶縁基板１０のＵ側の導電層１４Ｄに形成されたドレイン電極パターン１４Ｄ３に接続される。ドレイン電極パターン１４Ｄ３は、正側電力端子Ｐによって外部に導出される。
第２半導体デバイスＱ１２のソース電極は、ソース電極パターン６Ｕ４と柱状電極１７を介して第１絶縁基板１０のＵ側の導電層１４Ｄに形成された出力電極パターン１４Ｄ２に接続される。出力電極パターン１４Ｄ２は、出力端子Ｏによって外部に導出される。
出力電極パターン１４Ｄ２にソース電極を接続する第１半導体デバイスＱ４１のドレイン電極は、第２絶縁基板２０のＤ側に形成された負極電力パターン６Ｕ３に接続される。負極電力パターン６Ｕ３は、負極電力端子Ｎによって外部に導出される。
このように、非重畳部は１個でもパワーモジュールを構成することが可能である。
［第５の実施の形態］
第５の実施の形態に係るパワーモジュール２００を構成する第１絶縁基板１０の実装後の模式的平面図は、図４８（ａ）に示すように表される。また、パワーモジュール２００の第２絶縁基板２０の実装後の模式的平面図は、図４８（ｂ）に示すように表される。また、図４８に示す第１絶縁基板１０と第２絶縁基板２０とを、各絶縁基板の一端部が対向する絶縁基板に搭載された半導体デバイスと一部重なるように重ね合わせた時のIＶＡ−IＶＡ線に沿う模式的断面構造は、図４９に示すように表される。
パワーモジュール２００は、第１半導体デバイスＱ４と第２半導体デバイスＱ１とを、それぞれ５個並列で構成したツーインワンモジュールである。パワーモジュール２００は、ツーインワンモジュールを、第１絶縁基板１０と第２絶縁基板２０とを積層する構成で実現した点でパワーモジュール１００と同じである。
パワーモジュール２００は、第１絶縁基板１０・第１半導体デバイスＱ４１−Ｑ４５・出力端子Ｏ・ゲート端子ＧＴ４・ソースセンス端子ＳＳ４・第２絶縁基板２０・第２半導体デバイスＱ１１〜Ｑ１５・正側電力端子Ｐ・負側電力端子Ｎ・ゲート端子ＧＴ１・ソースセンス端子ＳＳ１を備える。
第１導電層１４Ｄは、複数の第１半導体デバイスＱ４１〜Ｑ４５の同一種別の主電極（ドレイン電極）に接続される第１共通電極パターン１４Ｄ２を備え、第２導電層６Ｕは、複数の第２半導体デバイスＱ１１〜Ｑ１５の同一種別の主電極（ドレイン電極）に接続される第２共通電極パターン６Ｕ２を備える。
また、第１共通電極パターン１４Ｄ２と第２共通電極パターン６Ｕ２とは、第２半導体デバイスＱ１１〜Ｑ１５を介して接続される。
第５の実施の形態において、第１絶縁基板１０の形状は、長方形の例で示す。第１絶縁基板１０のＵ側の導電層１４Ｄに、第１ゲート電極パターン１４Ｄ１・出力電極パターン１４Ｄ２・ソースセンスパターン１４Ｄ３が、それぞれ離隔して配置される。
出力電極パターン１４Ｄ２は、例えば、第１絶縁基板１０の長辺に沿って長く、一方の短辺に沿って屈曲した形状である。出力端子Ｏは、出力電極パターン１４Ｄ２の屈曲部１４Ｄ２Ａから第１絶縁基板１０の長辺方向の外側に導出される。
第１半導体デバイスＱ４１−Ｑ４５は、出力パターン１４Ｄ２の長辺の縁側に、ゲート電極を屈曲部１４Ｄ２Ａ側に向けた向きで一列に配置される。
第１ゲート電極パターン１４Ｄ１は、第１半導体デバイスＱ４１−Ｑ４５のゲート電極の並びに平行するように細長い形状で配置される。ソースセンスパターン１４Ｄ３は、第１ゲート電極パターン１４Ｄ１と同じ形状であり、第１ゲート電極パターン１４Ｄ１と平行して配置される。
ゲート端子ＧＴ４は、第１ゲート電極パターン１４Ｄ１の出力端子Ｏ側の端部から、第１半導体デバイスＱ４５と反対方向の外側に導出される。ソースセンス端子ＳＳ４は、ソースセンスパターン１４Ｄ３の出力端子Ｏ側の端部から、第１半導体デバイスＱ４５と反対方向の外側に導出される。
第１半導体デバイスＱ４１−Ｑ４５が一列に並ぶ一辺と反対側の辺の縁側に破線で示す四角Ｑ１１Ｓ−Ｑ１５Ｓは、第２絶縁基板２０に配置される第２半導体デバイスＱ１１−Ｑ１５のソース電極が接続される部分である。
第５の実施の形態において、第２絶縁基板２０の形状は、第１絶縁基板１０とほぼ同じ大きさの長方形である。第２絶縁基板２０のＤ側の導電層６Ｕに、第２ゲート電極パターン６Ｕ１・正極パターン６Ｕ２・負極パターン６Ｕ３・ソースセンスパターン６Ｕ４が、それぞれ離隔して配置される。
第２絶縁基板２０は、裏返しして第１絶縁基板１０に接続される。負極パターン６Ｕ３は、第１半導体デバイスＱ４１−Ｑ４５のソース電極と接続するパターンである。負極パターン６Ｕ３中に破線で示す四角Ｑ４１Ｓ−Ｑ４５Ｓは、第１絶縁基板１０に配置される第１半導体デバイスＱ４１−Ｑ４５のソース電極が接続される部分である。
よって、負極パターン６Ｕ３は、裏返しすると第１半導体デバイスＱ４１−Ｑ４５側の一辺である長辺方向に長く、一方の短辺付近で短い長さ出力電極パターン１４Ｄ２と逆方向に屈曲する屈曲部６Ｕ３Ａを備える形状である。負側電力端子Ｎは、負極パターン６Ｕ３の屈曲部６Ｕ３Ａから第２絶縁基板２０の長辺方向の外側に導出される。
正極パターン６Ｕ２は、負極パターン６Ｕ３と隣接し、負極パターン６Ｕ３と噛み合う屈曲部６Ｕ２Ａを備える形状である。つまり、正極パターン６Ｕ２は、負側電力端子Ｎと反対側の短辺付近で負極パターン６Ｕ３と逆方向に屈曲し、そのパターン幅は負極パターン６Ｕ３よりもやや広い形状である。正側電力端子Ｐは、正極パターン６Ｕ２の屈曲部６Ｕ２Ａから負側電力端子Ｎと反対方向の外側に導出される。
第２半導体デバイスＱ１１−Ｑ１５は、ゲート電極を負極パターン６Ｕ３と反対側に向けた向きでソース電極をＤ側にして一列に配置される。負極パターン６Ｕ３は、第１半導体デバイスＱ４１−Ｑ４５の同一種別の主電極に接続される共通電極パターン（第２共通電極パターン）である。
第２ゲート電極パターン６Ｕ１は、第２半導体デバイスＱ１１−Ｑ１５のゲート電極の並びに平行するように細長い形状で配置される。ソースセンスパターン６Ｕ４は、第２ゲート電極パターン６Ｕ１と同じ形状であり、第２ゲート電極パターン６Ｕ１と平行して配置される。
ゲート端子ＧＴ１は、第２ゲート電極パターン６Ｕ１の正側電力端子Ｐ側の端部から、第１半導体デバイスＱ１１と反対方向の外側に導出される。ソースセンス端子ＳＳ１は、ソースセンスパターン６Ｕ４の正側電力端子Ｐ側の端部から、第１半導体デバイスＱ１１と反対方向の外側に導出される。
パワーモジュール２００を構成する第１半導体デバイスＱ４１−Ｑ４５と第２半導体デバイスＱ１１−Ｑ１５との接続関係は、半導体デバイスが５個並列に接続される点のみが、パワーモジュール１００と異なる。各々の半導体デバイスに注目すると、例えば第１半導体デバイスＱ４１と第２半導体デバイスＱ１１との接続関係は、パワーモジュール１００と同じであり、出力パターン１４Ｄ２（第１共通電極パターン）と負極パターン６Ｕ３（第２共通電極パターン）とは、第１半導体デバイスＱ４１−Ｑ４５を介して接続される。
図４９に、第１半導体デバイスＱ４１と第２半導体デバイスＱ１１との接続部分の模式的断面構造を示す。図４９中に、重畳部ＳＰ１・ＳＰ２、非重畳部ＮＰ１・ＮＰ２・ＮＰ３および各参照符号を表記することで、説明を省略する。
なお、出力電極パターン１４Ｄ２・負極パターン６Ｕ３・正極パターン６Ｕ２のそれぞれは、屈曲部１４Ｄ２Ａ・屈曲部６Ｕ３Ａ・屈曲部６Ｕ２Ａを備える例を示したが、各屈曲部は、主に隣接する他の端子間の間隔を調整するためのものであり、必ずしも備えなくても良い。また、正側電力端子Ｐ・負側電力端子Ｎ・ゲート端子ＧＴ１・ソースセンス端子ＳＳ１等の外部と接続するための端子を備える例を示したが、これらの端子も必ずしも備えなくても良い。次に、これらの端子を変形したパワーモジュール２００Ａについて説明する。
（各端子の変形例）
パワーモジュール２００Ａは、外部接続用の別部品を備えない点でパワーモジュール２００と異なる。それ以外の構成は、パワーモジュール２００と同じである。
パワーモジュール２００ＡのＶＡ−ＶＡ（図４８）に沿う模式的断面構造は、図５０に示すように表される。また、ＶＩＡ−ＶＩＡ線に沿う模式的断面構造は、図５１に示すように表される。
図５０と図５１に示すように、パワーモジュール２００Ａの出力パターン１４Ｄ２、正極パターン６Ｕ２、および負極パターン６Ｕ３は、平面視において、それぞれが形成された第１絶縁基板１０および第２絶縁基板２０の外部に延伸して配置される。
つまり、第１絶縁基板１０のＵ側の導電層１４Ｄと第２絶縁基板２０のＤ側の導電層６Ｕを、そのまま延長して外部と接続するようにしても良い。また、屈曲部１４Ｄ２Ａ等に替えて、延長した先で、適切な形状に成形するようにしても良い。
なお、この例では、正極パターン６Ｕ２と負極パターン６Ｕ３は同じ導電層６Ｕから導出されるのに対して、出力パターン１４Ｄ２は導電層１４Ｄから導出される。よって、出力パターン１４Ｄ２の高さは、他の端子と異なることになる。
出力パターンの高さを、他の端子と合わせたい場合は、図５２に示すような構成が考えられる。図５２は、パワーモジュール２００ＡのＶＩＡ−ＶＩＡ線（図４８）に沿う模式的断面構造である。
第２絶縁基板２０は、出力端子６Ｕｏを備え、出力パターン１４Ｄ２は、柱状電極１６を介して出力端子６Ｕｏに接続される。
このように構成することで、全ての端子の高さをそろえることができる。
また、他の変形例も考えられる。導電層１４Ｄと導電層６Ｕとは、例えばＡＭＢ基板の表面に形成された銅箔である。よって、大電流を流すには面積を大きくする必要がある。ただし、大面積を確保できない場合も考えられる。
そこで、大面積を確保できない場合は、図５３に示すような構成が考えられる。図５３は、他の変形例のＶＡ−ＶＡ線に沿う模式的断面構造である。図５３は、図５０に対して厚さの厚い正側電力端子Ｐと負側電力端子Ｎを備える点で異なる。なお、出力端子Ｏの部分についての図示は、正側電力端子Ｐと同じであるので省略する。
パワーモジュール２００は、出力パターン１４Ｄ２に接続される出力端子Ｏ、正極パターン６Ｕ２に接続される正極端子Ｐ、および負極パターン６Ｕ３に接続される負極端子Ｎを備え、出力端子Ｏと正極端子Ｐと負極端子Ｎのそれぞれの厚さは、出力パターン１４Ｄ２、正極パターン６Ｕ２、および負極パターン６Ｕ３のそれぞれの厚さよりも厚い。
導電材料は、例えば、銅、アルミニウム、ニッケル、鉄、銀、金、などの金属材料である。また、例えばＡｇ、Ｗ、Ｍｏ、などの金属粒子を含んだ導電性を有する樹脂を用いても良い。
このように構成することでパワーモジュールを極薄型でかつ小型化することができる。
［第６の実施の形態］
第６の実施の形態に係るパワーモジュール３００を構成する第２絶縁基板２０の模式的平面図は、図５４に示すように表される。また、パワーモジュール３００の第２絶縁基板２０の実装後の実装面側（Ｄ側）の表面は、図５５に示すように表される。また、パワーモジュール３００の第１絶縁基板１０の実装後の実装面側（Ｕ側）の表面は、図５６に示すように表される。
パワーモジュール３００は、パワーモジュール２００を３個並べて構成したシックスインワンモジュールである。半導体デバイス（チップ）として例えばＳｉＣ ＭＯＳＦＥＴを適用した図５４〜図５６に対応するシックスインワンモジュールの制御端子を含まない基本的な回路構成は、図５７に示すように表される。
図５８に示されるパワーモジュール３００は、第１導電層１４Ｄを備える第１絶縁基板１０と、第１絶縁基板１０に対向して配置され、かつ第１導電層１４Ｄに対して対向した第２導電層６Ｕを備える第２絶縁基板２０と、第１主電極が第１導電層１４Ｄと接続される第１半導体デバイスＱ４と、第１主電極が第２導電層２０と接続される第２半導体デバイスＱ１と、平面視において、第１導電層１４Ｄと第２導電層６Ｕのどちらか一方のみを備えた非重畳部ＮＳＰと、平面視において、第１導電層１４Ｄと第２導電層６Ｕの双方を備えた重畳部ＳＰとを備え、平面視において、第１半導体デバイスＱ４の第２主電極と第２導電層６Ｕ、および第２半導体デバイスＱ１の第２主電極と第１導電層１４Ｄは、重畳部ＳＰ１に配置され、平面視において、第１半導体デバイスＱ４の第１制御電極と第２半導体デバイスＱ１の第２制御電極は、非重畳部ＮＳＰに配置される。
パワーモジュール３００は、パワーモジュール２００と同様に、第２絶縁基板２０のＤ側の表面に正側電力端子ＰＵ〜ＰＷ・負側電力端子ＮＵ〜ＮＷを備え、第１絶縁基板１０のＵ側の表面に出力端子Ｕ・Ｖ・Ｗを備える。Ｕ・Ｖ・Ｗは、３相の各相を表す。なお、図５４においてゲート端子とソースセンス端子の表記は省略している。
なお、パワーモジュール３００は、重畳部ＳＰ１・ＳＰ２と非重畳部ＮＳＰ１〜ＮＳＰ３の全てをパターニングによるパターン形成で形成した点で、パワーモジュール１００・２００と異なる。
図５４は、第２絶縁基板２０の平面図であり、第２絶縁基板２０のＤ側の表面のパターンが破線で表記されている。Ｕ相を構成する負極パターン６ＵＵ３は、パワーモジュール２００の負極パターン６Ｕ３と同じである。また、Ｕ相を構成する正極パターン６ＵＵ２は、パワーモジュール２００の正極パターン６Ｕ２と同じである。他のＶ相とＷ相についても同じである。
パターン形状が同じであることは、図５５を参照することで明確である。図４８に示した正極パターン６Ｕ２と負極パターン６Ｕ３と同じ形状の正極パターン６ＵＵ２・６ＶＵ２．６ＷＵ２と負極パターン６ＵＵ３・６ＶＵ３．６ＷＵ３が配置されている。
図５６に示すように、第１絶縁基板１０についても同じである。パワーモジュール２００の出力パターン１４Ｄ２と同じ形状の３個の出力パターン１４ＵＤ２・１４ＶＤ２・１４ＷＤ２が配置されている。
このように、パワーモジュール３００は、パワーモジュール２００を３個並列に並べたものである。図５８に、パワーモジュール３００のＶＩＩＡ−ＶＩＩＡ線に沿う模式的断面構造を示し、図中に重畳部ＳＰ１〜ＳＰ６、非重畳部ＮＰ１〜ＮＳＰ７および各参照符号を表記することで、詳しい接続関係の説明は省略する。
図５８から明らかなように、パワーモジュール３００は、複数の重畳部ＳＰ１〜ＳＰ６と、複数の非重畳部ＮＳＰ１〜ＮＳＰ７とを備え、第１半導体デバイスＱ４と第２半導体デバイスＱ１の配列方向において、非重畳部ＮＰ１〜ＮＳＰ７と重畳部ＳＰ１〜ＳＰ６とが交互に配置される。
パワーモジュール３００の特徴は、重畳部ＳＰ１〜ＳＰ６と非重畳部ＮＰ１〜ＮＳＰ７を、全てパターニングで形成した点である。したがって、図５８からも明らかなように第１絶縁基板１０と第２絶縁基板２０とは、それぞれの基板の端部を一致させて重ねられている。
なお、第２絶縁基板２０のＵ側に第３導電層１４Ｕを備え、第３導電層１４Ｕは、正極パターンまたは負極パターンを備えるようにしても良い。その場合、図５８において、第３導電層１４Ｕと、第２導電層６Ｕの例えば正極パターン６ＷＵ２・６ＶＵ２・６ＵＵ２のそれぞれを、図示しないスルーホールで接続する。この構成によれば、第３導電層１４Ｕで、正極のパスバー（共通電極）を形成できる。
第３導電層１４Ｕをバスバーとして用いることで、電流経路を短くすることができ、インダクタンス成分を減少させることができる。また、パワーモジュールの外側で電力端子同士を接続する必要が無いので、パワーモジュールを極薄型でかつ小型化することもできる。なお、第３導電層１４Ｕは、第２導電層６Ｕの負極パターン６ＵＵ３・６ＶＵ３・６ＷＵ３とスルーホールで接続することで、負極のバスバーとすることも容易である。
また、このように第１絶縁基板１０と第２絶縁基板２０を重ねて配置することで、第１・第２絶縁基板１０・２０による反りを相互にキャンセルさせることができ、反りを低減することができる。また、第１絶縁基板１０と第２絶縁基板２０の面積は、実質的に同じにすることで、さらに反りを低減することができる。
また、第１絶縁基板１０と第２絶縁基板２０の材質を実施的に同じにすることで、反りをより効果的に低減することが可能である。また、それぞれの基板の厚さを実質的に同じにすることで、更に反りを低減することができる。実質的に同じとは、厳密に同じで無くても同様の作用効果が得られる範囲を意味する。
反りを低減することで、モールド樹脂１５の剥離、クラックの発生、絶縁不良などが発生する危険性を低下させ、パワーモジュールの信頼性を向上させることができる。なお、反りを低減する作用効果は、パワーモジュール１００・２００でも得られる。
（製造方法）
第６の実施の形態のパワーモジュール３００の製造方法について説明する。
パワーモジュール３００の第２絶縁基板２０の（Ｄ側と反対側の）模式的平面図は、図５９に示すように表される。また、同様に第２絶縁基板２０の実装前のＤ側の模式的平面図は、図６０に示すように表される。また、パワーモジュール３００の第１絶縁基板１０の実装前のＵ側の模式的平面図は、図６１に示すように表される。
また、パワーモジュール３００の実装後の、第１絶縁基板１０に、第２絶縁基板２０を接合する直前の様子を図５９の矢印Ａ方向から見た模式的鳥瞰構成図は、図６２に示すように表される。また、同第２絶縁基板２０を第１絶縁基板１０に接合した後の（Ｄ側と反対側の）模式的平面図は、図６３に示すように表される。また、樹脂封止後のパワーモジュール３００の模式的平面図は、図６４に示すように表される。また、樹脂封止後の外観を、図６４の矢印Ａ方向から見た模式的鳥瞰構成図は、図６５に示すように表される。
パワーモジュール３００の製造方法は、第１導電層１４Ｄを備える第１絶縁基板１０に対向して配置され、かつ第１導電層１４Ｄに対して対向した第２導電層６Ｕを備える第２絶縁基板２０との平面視において、第１導電層１４Ｄと第２導電層６Ｕのどちらか一方のみを備えた非重畳部ＮＳＰと第１導電層１４Ｄと第２導電層６Ｕの双方を備えた重畳部ＳＰとを、パターン形成する工程と、第１半導体デバイスＱ４の第１主電極を、第１半導体デバイスＱ４の第１制御電極が非重畳部ＮＳＰに配置される位置で、第１導電層１４Ｄの重畳部ＳＰに接続する工程と、第２半導体デバイスＱ１の第１主電極を、第２半導体デバイスＱ１の第２制御電極が非重畳部ＮＳＰに配置される位置で、第２導電層６Ｕの重畳部ＳＰに接続する工程と、第１半導体デバイスＱ４の第２主電極を第２導電層６Ｕに、第２半導体デバイスＱ１の第２主電極を第１導電層１４Ｄに、それぞれ接続する工程とを有する。
（ａ）まず、第２半導体デバイスＱ１の第２制御電極と対向する部分の第１絶縁基板１０の表面の第１導電層１４Ｄをパターニングする。パターニングは、導電層１４Ｄをエッチングすることで各パターンを形成する（図６１）。同様に、第１半導体デバイスＱ４の制御信号端子と対向する部分の第２絶縁基板２０の表面の第２導電層６Ｕをパターニングする（図６０）。
（ｂ）次に、第１導電層１４Ｄに第１半導体デバイスＱ４の第１主電極を接続させ、第１絶縁基板１０と対向して配置される第２絶縁基板２０の下側表面の第２導電層６Ｕに第２半導体デバイスＱ１の第１主電極を接続させる。
（ｃ）次に、第１半導体デバイスＱ４の第１制御電極を、第１ゲート信号パターンにボンディングワイヤで１４ＵＤ１（ＧＴ４）接続し、第２半導体デバイスＱ１の第２制御電極を、第２ゲート信号パターンにボンディングワイヤで６ＵＤ１（ＧＴ１）に接続する。
（ｄ）次に、第１半導体デバイスＱ４の第２主電極と第２導電層６Ｕ、および第２半導体デバイスＱ１の第２主電極と第１導電層１４Ｄとをそれぞれボンディングワイヤで接続させる。
（ｅ）次に、第１絶縁基板１０と第２絶縁基板２０の少なくとも各半導体デバイスの搭載面、各基板の対向部分および各基板の端面を、モールド樹脂１５で封止する。更に、半導体デバイスＱ１−Ｑ６が配置された第１絶縁基板１０の下側表面若しくは第２絶縁基板の上側表面のいずれか一方若しくは両方に冷却器を搭載しても良い。
また、パワーモジュール１００・２００の製造方法は、パワーモジュール３００と同様の製造方法で製造することも可能であるが、他の方法も考えられる。
パワーモジュール１００・２００の製造方法は、第１絶縁基板１０の上側表面の第１導電層１４Ｄに、第１半導体デバイスＱ４の第１主電極を接続する工程と、第２絶縁基板２０の下側表面の第２導電層６Ｕに、第２半導体デバイスＱ１の第１主電極を接続する工程と、第１半導体デバイスＱ４の第２主電極と第２導電層６Ｕ、および第２半導体デバイスＱ１の第２主電極と第１導電層１４Ｄとがそれぞれ重畳し、かつ第１半導体デバイスＱ４の第１制御電極と第２導電層６Ｕ、および第２半導体デバイスＱ１の第２制御電極と第１導電層１４Ｄとがそれぞれ非重畳となる配置で第１絶縁基板１０と第２絶縁基板２０とを接続する工程とを有する方法としても良い。
つまり、パワーモジュール１００・２００は、実装後の第１絶縁基板１０と第２絶縁基板との平面位置をずらして積層させ、非重畳部に半導体デバイスの制御電極が配置されるようにする。したがって、第１・第２絶縁基板１０・２０を接続した後でも、半導体デバイスの制御電極を、制御端子に接続することができる。
（パワーモジュールの具体例）
第４〜６の実施の形態に係るパワーモジュールの具体例は、図２８〜図３０と同様に表される。
（半導体デバイスの構成例）
第４〜６の実施の形態に適用可能な半導体デバイスの構成例は、図３１〜図３５と同様に表される。
３相交流インバータ１４０の模式的回路構成において、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用し、電源端子ＰＬ、接地端子ＮＬ間にスナバコンデンサＣを接続した回路構成例は、図３６（ａ）と同様に表される。同様に、３相交流インバータ１４０Ａの模式的回路構成において、半導体デバイスとしてＩＧＢＴを適用し、電源端子ＰＬ、接地端子ＮＬ間にスナバコンデンサＣを接続した回路構成例は、図３６と同様に表される。
（パワーモジュールを適用した応用例）
半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用した第４〜６の実施の形態に係るパワーモジュールを用いて構成した３相交流インバータ１４０は、図３７と同様に表される。
半導体デバイスとしてＩＧＢＴを適用した第４〜６の実施の形態に係るパワーモジュール２０Ｔを用いて構成した３相交流インバータ１４０Ａは、図３８と同様に表される。
第４〜６の実施の形態に係るパワーモジュールも、ワンインワン、ツーインワン、フォーインワン、シックスインワンのいずれかに構成可能である。
（冷却器を備えるパワーモジュールの構成例）
冷却器７２を備えた第４〜６の実施の形態に係るパワーモジュール１９０の模式的構造断面図は、図６６に示すように表される。パワーモジュール１９０は、第１絶縁基板１０の下側表面若しくは第２絶縁基板の上側表面のいずれか一方若しくは両方に冷却器７２を備える。
パワーモジュール１９０は、第４の実施の形態に係るパワーモジュール１００に、冷却器７２を装着または貼着したものである。さらに、絶縁板７０、伝熱板７１、冷却器７２、とを備える。
絶縁板７０は、パワーモジュール１００を構成する第２絶縁基板２０のＵ側の面と接触するように配置される。絶縁板７０は、第２絶縁基板２０のＵ側の導電層１４Ｕと、冷却器７２を絶縁するためのものである。
絶縁板７０のＵ側の面には、伝熱板７１が配置され、更にＵ側に冷却器７２が配置される。冷却器７２は、この例では空冷方式のフィンである。なお、水冷方式の冷却器を適用しても良い。また、必ずしも伝熱板７１を備えなくても良い。
パワーモジュール１９０によれば、第１絶縁基板１０と第２絶縁基板間の距離が近い（薄い）ので、第２絶縁基板２０から熱を効率よく放熱することができる。特に、パワーモジュール９０を構成する第１絶縁基板１０のＤ側の面に冷却器７２を備え両面を冷却するとさらに効率の良い放熱が行える。冷却器７２は、第１絶縁基板１０のＤ側の表面若しくは第２絶縁基板２０の第１絶縁基板１０と対向しない面（第２絶縁基板の上面側の表面）のいずれか一方若しくは両方に配置されていても良い。
以上説明したように、第４〜６の実施の形態によれば、リード部材１２・１３等の配線用の部品を必要としないので、第１半導体デバイスＱ４と第２半導体デバイスＱ１との間の距離を短くすることができる。つまり、第４〜６の実施の形態の構成によれば、パワーモジュールの平面サイズを小型化することができる。また、第１絶縁基板１０と第２絶縁基板２０は、半導体デバイスのチップの厚さ分厚みを共有するように対向配置可能であるため、パワーモジュールを極薄型でかつ小型化することができる。
また、第１・第２絶縁基板を対向して配置するので、パワーモジュールの反りを低減することができ、パワーモジュールの信頼性を向上させることができる。
［その他の実施の形態］
上記のように、第１〜第６の実施の形態について記載したが、この開示の一部をなす論述および図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
このように、ここでは記載していない様々な実施の形態などを含む。
本実施の形態は、ＩＧＢＴ、ダイオード、ＭＯＳ（Ｓｉ系、ＳｉＣ系、ＧａＮ系、若しくはＡｉＮ系のいずれか）等のパワー回路素子を用いたパワーモジュールに適用することができ、ＨＥＶ（Hybrid Electric Vehicle）／ＥＶ（Electric Vehicle）向けのインバータ、産業機器向けのインバータ、コンバータなど幅広い応用分野に利用可能である。
１…ソース電極パターン
２…出力電極パターン
３…ドレイン電極パターン
４、５、７、１２、１３、２６、４６…リード部材
６Ｕ、６Ｄ、１４Ｕ、１４Ｄ…導電層
６Ｕｏ…出力端子
６Ｕ１〜６Ｕ４…第２導電層（６Ｕ）の導電パターン
８…絶縁基板
１０…第１絶縁基板
１１、２２…ソースセンスパターン
１４１、１４３、１４５…第１共通電極パターン
１４２、１４３、１４６…第２共通電極パターン
１４Ｄ１〜１４Ｄ３…第１導電層（１４Ｄ）の導電パターン
１５…モールド樹脂
１６、１７、２７、２９、３３、３７…柱状電極（四角形）
１８、２８…ビアホール
２０…第２絶縁基板
２１…電流センスパターン
４０…ゲート信号電極パターン
４１…ソースセンス信号電極パターン
４３１…第１ドレイン電極パターン
４３２…第２ドレイン電極パターン
４３３…第３ドレイン電極パターン
４３４…第４ドレイン電極パターン
４３５…第５ドレイン電極パターン
４３６…第６ドレイン電極パターン
５０、５０Ｔ、９０、１００、１００Ａ、２００Ａ、２００Ｂ、１９０、２００、２１０、３００…パワーモジュール
７０…絶縁板
７１…伝熱板
７２…冷却器
Ｑ１〜Ｑ６、１１０、１１０Ａ…半導体デバイス（半導体チップ）
Ｐ、ＰＵ、ＰＶ、ＰＷ…正側電力端子
Ｎ、ＮＵ、ＮＶ、ＮＷ…負側電力端子
ＢＰ、ＢＮ…バスバー
Ｓ１〜Ｓ６…ソース電極
Ｄ１〜Ｄ６…ドレイン電極
ＧＴ１〜ＧＴ６…ゲート電極端子
Ｇ１〜Ｇ６…制御電極（ゲート電極）
ＳＰ１、ＳＰ２…重畳部
ＮＳＰ１〜ＮＳＰ７…非重畳部

Claims (22)

  1. 第１導電層を備える第１絶縁基板と、
    前記第１導電層の上に配置され、主電極の一方が前記第１導電層と接続された第１半導体デバイスと、
    前記第１絶縁基板上に前記第１半導体デバイスと対向して配置され、表面および裏面に第２導電層および第３導電層を備える第２絶縁基板と、
    前記第１導電層と前記第２導電層とを接続する第１柱状電極と、
    前記第１半導体デバイスの主電極の他方と前記第３導電層とを接続する第２柱状電極と
    を備え、
    前記第２導電層は、前記第１半導体デバイスに電源を供給する正極パターン若しくは負極パターンのいずれか一方に接続され、前記第３導電層は、他方に接続されることを特徴とするパワーモジュール。
  2. 前記正極パターンは、前記第２導電層および前記第３導電層のいずれか一方に配置され、前記負極パターンは他方に配置されることを特徴とする請求項１に記載のパワーモジュール。
  3. 前記第１導電層は、複数の前記第１半導体デバイスの同一種別の主電極に接続される第１共通電極パターンを備えることを特徴とする請求項１または２に記載のパワーモジュール。
  4. 前記第１導電層の前記第１共通電極パターンと異なる第２共通電極パターンと、
    前記第２共通電極パターン上に配置された第２半導体デバイスと
    を備え、
    前記第１共通電極パターンと前記第２半導体デバイスの主電極の一方とを接続するリード部材と
    を備えることを特徴とする請求項３に記載のパワーモジュール。
  5. 前記半導体デバイスの主電極と、前記第１共通電極パターンと前記第２共通電極パターンのいずれか一方は、前記第２絶縁基板の前記第３導電層と前記第１柱状電極で接続され、前記第１共通電極パターンと前記第２共通電極パターンの他方は、前記第２柱状電極と前記第２絶縁基板を貫通するビアホールとを介して前記第２導電層と接続されることを特徴とする請求項４に記載のパワーモジュール。
  6. 前記第２導電層は、複数の電極パターンを備え、前記正極パターンと前記負極パターンとが、前記第２絶縁基板の両面のそれぞれに交互に配置されることを特徴とする請求項１〜５のいずれか１項に記載のパワーモジュール。
  7. 前記ビアホールは、前記第２絶縁基板に列状に配置され、前記第２柱状電極は、前記ビアホールの列に並行して配置されることを特徴とする請求項５または６に記載のパワーモジュール。
  8. 前記ビアホールの列は、正極のビアホールと負極のビアホールとが交互に配置されることを特徴とする請求項７に記載のパワーモジュール。
  9. 前記第１絶縁基板は出力端子を備え、
    前記第２絶縁基板は電源端子を備える
    ことを特徴とする請求項１〜８のいずれか１項に記載のパワーモジュール。
  10. 第１絶縁基板と、
    前記第１絶縁基板の上方に配置された第２絶縁基板と、
    前記第１絶縁基板上に配置され、表面に第１主電極と第１制御電極とを有する第１半導体デバイスと
    を備え、
    前記第１主電極は、前記第１絶縁基板と前記第２絶縁基板との重畳部に配置され、
    前記第１制御電極は、前記第１絶縁基板と前記第２絶縁基板との非重畳部に配置されることを特徴とするパワーモジュール。
  11. 前記第２絶縁基板上に配置され、表面に第２主電極と第２制御電極とを有する第２半導体デバイスを備え、
    前記第２制御電極は、前記非重畳部に配置されることを特徴とする請求項１０に記載のパワーモジュール。
  12. 前記重畳部および前記非重畳部は、平面視において、前記第１主電極および前記第２主電極が対向する基板と重畳するとともに、前記第１制御電極および前記第２制御電極が夫々対向する基板とは重畳しないように位置をずらして配置されることを特徴とする請求項１１に記載のパワーモジュール。
  13. 第１非重畳部と、
    第２非重畳部と
    を備え、平面視において、前記第１制御電極は前記第１非重畳部に配置され、前記第２制御電極は前記第２非重畳部に配置されることを特徴とする請求項１１または１２に記載のパワーモジュール。
  14. 第１導電層を備える第１絶縁基板と、
    前記第１絶縁基板に少なくとも一部が対向して配置され、かつ前記第１導電層に対して対向した第２導電層を備える第２絶縁基板と、
    第１主電極が前記第１導電層と接続される第１半導体デバイスと、
    第１主電極が前記第２導電層と接続される第２半導体デバイスと、
    平面視において、前記第１導電層と前記第２導電層のどちらか一方のみを備えた非重畳部と、
    平面視において、前記第１導電層と前記第２導電層の双方を備えた重畳部と
    を備え、
    平面視において、前記第１半導体デバイスの第２主電極と前記第２導電層、および前記第２半導体デバイスの第２主電極と前記第１導電層は、前記重畳部に配置され、
    平面視において、前記第１半導体デバイスの第１制御電極と前記第２半導体デバイスの第２制御電極は、前記非重畳部に配置されることを特徴とするパワーモジュール。
  15. 複数の前記重畳部と、
    複数の前記非重畳部と
    を備え、
    前記第１半導体デバイスおよび前記第２半導体デバイスは、夫々複数の素子が列状に並んだ配列をしており、
    前記第１半導体デバイスと前記第２半導体デバイスの配列方向において、前記非重畳部と前記重畳部とが交互に配置されることを特徴とする請求項１４に記載のパワーモジュール。
  16. 前記第１絶縁基板の上側表面の第１導電層をパターニングして形成した出力パターンと、
    前記第２絶縁基板の下側表面の第２導電層をパターニングして形成した正極パターンおよび負極パターンと
    を備え、
    前記第１半導体デバイスの主電極の一方は、前記出力パターンに接続され、
    前記第１半導体デバイスの主電極の他方は、前記負極パターンに接続され、
    前記第２半導体デバイスの主電極の一方は、前記正極パターンに接続され、
    前記第２半導体デバイスの主電極の他方は、前記出力パターンに接続されることを特徴とする請求項１１〜１５のいずれか１項に記載のパワーモジュール。
  17. 前記出力パターン、前記正極パターン、および前記負極パターンは、平面視において、それぞれが形成された前記第１絶縁基板および前記第２絶縁基板の外部に延伸して配置されることを特徴とする請求項１６に記載のパワーモジュール。
  18. 前記第１導電層は、複数の前記第１半導体デバイスの同一種別の主電極に接続される第１共通電極パターンを備え、
    前記第２導電層は、複数の前記第２半導体デバイスの同一種別の主電極に接続される第２共通電極パターンを備えることを特徴とする請求項１６または１７に記載のパワーモジュール。
  19. 前記第２絶縁基板の上側表面に第３導電層を備え、
    前記第３導電層は、前記正極パターンまたは前記負極パターンを備えることを特徴とする請求項１６〜１８のいずれか１項に記載のパワーモジュール。
  20. 第１絶縁基板の表面の導電層の上に半導体デバイスを実装する工程と、
    前記半導体デバイスの主電極と前記導電層の表面のそれぞれに、少なくとも１個の柱状電極を形成する工程と、
    前記柱状電極のいずれか一方の先端を、前記第１絶縁基板と対向して配置される第２絶縁基板の一方の面の導電層に接続し、他方の前記柱状電極の先端を、前記第２絶縁基板の他方の面の導電層に接続する工程と
    を有することを特徴とするパワーモジュールの製造方法。
  21. 第１絶縁基板の上側表面の第１導電層に、第１半導体デバイスの第１主電極を接続する工程と、
    第２絶縁基板の下側表面の第２導電層に、第２半導体デバイスの第１主電極を接続する工程と、
    前記第１半導体デバイスの第２主電極と前記第２導電層、および前記第２半導体デバイスの第２主電極と前記第１導電層とがそれぞれ重畳し、かつ前記第１半導体デバイスの第１制御電極と前記第２導電層、および前記第２半導体デバイスの第２制御電極と前記第１導電層とがそれぞれ非重畳となる配置で前記第１絶縁基板と前記第２絶縁基板とを接続する工程とを有することを特徴とするパワーモジュールの製造方法。
  22. 第１導電層を備える第１絶縁基板の少なくとも一面に対向して配置され、かつ前記第１導電層に対して対向した第２導電層を備える第２絶縁基板との平面視において、前記第１導電層と前記第２導電層のどちらか一方のみを備えた非重畳部と前記第１導電層と前記第２導電層の双方を備えた重畳部とを、パターン形成する工程と、
    第１半導体デバイスの第１主電極を、前記第１半導体デバイスの第１制御電極が前記非重畳部に配置される位置で、前記第１導電層の前記重畳部に接続する工程と、
    第２半導体デバイスの第１主電極を、前記第２半導体デバイスの第２制御電極が前記非重畳部に配置される位置で、前記第２導電層の前記重畳部に接続する工程と、
    前記第１半導体デバイスの第２主電極を前記第２導電層に、前記第２半導体デバイスの第２主電極を前記第１導電層に、それぞれ接続する工程と
    を有することを特徴とするパワーモジュールの製造方法。
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