CN109005670A - 功率模块及其制造方法 - Google Patents

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Abstract

功率模块(100)具备：第1绝缘基板(10)，其具备第1导电层(14D)；第1半导体器件(Q4)，其配置在第1导电层(14D)上，且主电极的一方与第1导电层(14D)连接；第2绝缘基板(20)，其在第1绝缘基板(10)上方与第1半导体器件(Q4)对置地配置，且在表面以及背面具备第2导电层(6U)以及第3导电层(14U)；第1柱状电极(16)，其连接第1导电层(14D)和第2导电层(6U)；以及第2柱状电极(17)，其连接第1半导体器件(Q4)的主电极的另一方和第3导电层(14U)。这里，第2导电层(6U)连接于向第1半导体器件(Q4)供给电源的正极图案或者负极图案的任意一方，第3导电层(14U)连接于另一方。本发明提供能够小型化且可靠性高的功率模块及其制造方法。

Description

功率模块及其制造方法
技术领域
本实施方式涉及功率模块及其制造方法。
背景技术
目前，很多的研究机构正在进行碳化硅(SiC：Silicon Carbide)元件的研究和开发。与Si功率器件相比，SiC功率器件具有更优异的低导通电阻、高速开关以及高温动作特性。
在SiC功率模块中，SiC器件的损失相对较小，所以能够导通大电流，并且高温动作变得容易，但用于允许这些动作的功率模块的设计是必须的。
SiC功率器件通过转移模具被树脂密封而构成功率模块。由于功率模块在高温下动作，所以要求更高的可靠性。
为了提高树脂密封的功率模块的可靠性，也公开了保持密封树脂的紧贴性的例子。
另外，以往也公开了防止功率模块的变形的例子。
此外，还公开在高温的情况下，也防止功率模块的翘曲变形，并改进热疲劳寿命的例子。
另外，在现有技术中，也公开将功率模块的热量从两面散热的例子。
现有技术文献
专利文献
专利文献1：国际公开第WO2013/136895号
专利文献2：日本特开2007－311441号公报
专利文献3：日本特开2008－41752号公报
发明内容
发明要解决的课题
本实施方式提供能够实现小型化且可靠性高的功率模块及其制造方法。
另外，本实施方式提供能够实现极薄型并且小型化且可靠性高的功率模块及其制造方法。
用于解决课题的手段
根据本实施方式的一方式，提供了一种功率模块，具备：第1绝缘基板，其具备第1导电层；第1半导体器件，其配置在上述第1导电层上，且主电极的一方与上述第1导电层连接；第2绝缘基板，其在上述第1绝缘基板上方与上述第1半导体器件对置地配置，且在表面以及背面具备第2导电层以及第3导电层；第1柱状电极，其连接上述第1导电层与上述第2导电层；以及第2柱状电极，其连接上述第1半导体器件的主电极的另一方与上述第3导电层，上述第2导电层连接于向上述第1半导体器件供给电源的正极图案和负极图案的任意一方，上述第3导电层连接于另一方。
根据本实施方式的其他方式，提供了一种功率模块的制造方法，具有：在第1绝缘基板的表面的导电层上安装半导体器件的工序；在上述半导体器件的主电极和上述导电层的表面分别形成至少一个柱状电极的工序；以及将上述柱状电极的任意一方的前端连接于与上述第1绝缘基板对置地配置的第2绝缘基板的一个面的导电层连接，将另一方的上述柱状电极的前端连接于上述第2绝缘基板的另一个面的导电层的工序。
根据本实施方式的其他方式，提供一种功率模块，具备：第1绝缘基板；第2绝缘基板，其配置在上述第1绝缘基板的上方；以及第1半导体器件，其配置在上述第1绝缘基板上，且在表面具有第1主电极和第1控制电极，上述第1主电极配置在上述第1绝缘基板与上述第2绝缘基板的重叠部，上述第1控制电极配置在上述第1绝缘基板与上述第2绝缘基板的非重叠部。
根据本实施方式的其他方式，提供了一种功率模块，具备：第1绝缘基板，其具备第1导电层；第2绝缘基板，其被配置成至少一部分与上述第1绝缘基板对置，并且具备与上述第1导电层对置的第2导电层；第1半导体器件，其第1主电极与上述第1导电层连接；第2半导体器件，其第1主电极与上述第2导电层连接；非重叠部，其在平面视图中仅具备上述第1导电层和上述第2导电层的任意一方；以及重叠部，其在平面视图中具备上述第1导电层和上述第2导电层的双方，在平面视图中，上述第1半导体器件的第2主电极和上述第2导电层以及上述第2半导体器件的第2主电极和上述第1导电层配置在上述重叠部，在平面视图中，上述第1半导体器件的第1控制电极和上述第2半导体器件的第2控制电极配置在上述非重叠部。
根据本实施方式的其他方式，提供了一种功率模块的制造方法，具有：将第1绝缘基板的上侧表面的第1导电层与第1半导体器件的第1主电极连接的工序；将第2绝缘基板的下侧表面的第2导电层与第2半导体器件的第1主电极连接的工序；以及以如下的配置连接上述第1绝缘基板与上述第2绝缘基板的工序，该配置为，上述第1半导体器件的第2主电极与上述第2导电层，以及上述第2半导体器件的第2主电极与上述第1导电层分别重叠，并且上述第1半导体器件的第1控制电极与上述第2导电层，以及上述第2半导体器件的第2控制电极与上述第1导电层分别为非重叠。
根据本实施方式的其他方式，提供了一种功率模块的制造方法，将非重叠部以及重叠部的图案化的工序，其中，在配置成与具备第1导电层的第1绝缘基板的至少一面对置且具备与上述第1导电层对置的第2导电层的第2绝缘基板的平面视图中，上述非重叠部仅具备上述第1导电层和上述第2导电层的任意一方，上述重叠部具备上述第1导电层和上述第2导电层的双方；在上述第1半导体器件的第1控制电极配置于上述非重叠部的位置，将第1半导体器件的第1主电极与上述第1导电层的上述重叠部连接的工序；在上述第2半导体器件的第2控制电极配置于上述非重叠部的位置，将第2半导体器件的第1主电极与上述第2导电层的上述重叠部连接的工序；以及将上述第1半导体器件的第2主电极与上述第2导电层连接，将上述第2半导体器件的第2主电极与上述第1导电层连接的工序。
发明效果
根据本实施方式，能够提供能够实现小型化且可靠性高的功率模块及其制造方法。
另外，根据本实施方式，能够提供能够实现极薄型并且小型化且可靠性高的功率模块及其制造方法。
附图说明
图1是表示比较例1所涉及的二合一模块的主要部分的示意性平面图。
图2是应用SiC绝缘栅场效应晶体管(MOSFET：Metal Oxide Semiconductor FieldEffect Transistor：金属氧化物半导体场效应晶体管)作为半导体器件的比较例1所涉及的二合一模块的电路构成图。
图3是沿着图1的I－I线的示意性的剖面结构图。
图4是表示比较例2所涉及的六合一模块的主要部分的示意性平面图。
图5是应用SiC MOSFET作为半导体器件的比较例2所涉及的六合一模块的电路构成图。
图6是表示第1～3实施方式所涉及的功率模块的基本构成的示意性剖面结构图。
图7的(a)是第1～6实施方式所涉及的功率模块的第2绝缘基板的示意性剖视图，图7的(b)是第1～6实施方式所涉及的功率模块的第1绝缘基板的示意性剖视图。
图8的(a)是第1实施方式所涉及的功率模块的示意性平面图，图8的(b)是第1实施方式所涉及的功率模块的第1绝缘基板的安装面的示意性平面图。
图9是沿着图的8(b)的II－II线的示意性剖面结构图。
图10的(a)是第2实施方式所涉及的功率模块的示意性平面图，图10的(b)是表示第2实施方式所涉及的功率模块的第1绝缘基板的安装后的构成的示意性平面图。
图11的(a)是表示第2实施方式所涉及的功率模块的第2绝缘基板的与半导体器件对置的表面的示意性平面图，图11的(b)是与图11的(a)相反的一侧的表面的示意性平面图。
图12是沿着图11(b)的III－III线的示意性剖面结构图。
图13是应用SiC MOSFET作为半导体器件，并标注了电流方向的六合一模块的电路构成图。
图14的(a)是第2实施方式的变形例所涉及的功率模块的第2绝缘基板的与半导体器件对置的表面的示意性平面图，图14的(b)是与图14的(a)相反的一侧的表面的示意性平面图。
图15是沿着图14(a)的IV－IV线的示意性剖面结构图。
图16是表示第3实施方式所涉及的功率模块的第1绝缘基板的安装后的构成的示意性平面图。
图17是表示第3实施方式所涉及的功率模块的第2绝缘基板的与半导体器件对置的表面的示意性平面图。
图18是表示与图17所示的第2绝缘基板的表面相反的一侧的表面的示意性平面图。
图19是从输出端子侧观察第3实施方式所涉及的功率模块的第2绝缘基板的示意性侧视图。
图20是从图17的箭头A方向观察图19所示的第2绝缘基板的示意性鸟瞰构成图。
图21是第3实施方式所涉及的功率模块的第1绝缘基板的示意性平面图。
图22是从图21的箭头B方向观察安装半导体器件并连接柱状电极后的第1绝缘基板的示意性鸟瞰构成图。
图23是从图21的箭头C方向观察安装半导体器件并连接柱状电极后的第1绝缘基板的示意性鸟瞰构成图。
图24是从图21的箭头C方向观察将第3实施方式所涉及的功率模块的第1绝缘基板与第2绝缘基板接合之前的样子的示意性鸟瞰构成图。
图25是第3实施方式所涉及的功率模块的第1绝缘基板与第2绝缘基板接合之后的示意性平面图。
图26是表示树脂模制的第3实施方式所涉及的功率模块的外观的示意性平面图。
图27是表示树脂模制的第3实施方式所涉及的功率模块的外观的示意性鸟瞰构成图。
图28是实施方式所涉及的功率模块，图28的(a)是一对一模块(1in 1Module)的SiC MOSFET的示意性电路表示图，图28的(b)是一对一模块的IGBT的示意性电路表示图。
图29是实施方式所涉及的功率模块，且是一对一模块的SiC MOSFET的详细电路表示图。
图30是实施方式的功率模块，图30的(a)是二合一模块的SiC MOSFET的示意性电路表示图，图30的(b)是二合一模块的IGBT的示意性电路表示图。
图31是应用于实施方式所涉及的功率模块的半导体器件的例子，图31的(a)是SiCMOSFET的示意性剖面结构图，图31的(b)是IGBT的示意性剖面结构图。
图32是应用于实施方式所涉及的功率模块的半导体器件的例子，是包括源极焊盘电极SP、栅极焊盘电极GP的SiC MOSFET的示意性剖面结构图。
图33是应用于实施方式所涉及的功率模块的半导体器件的例子，是包括发射极焊盘电极EP、栅极焊盘电极GP的IGBT的示意性剖面结构图。
图34是能够应用于实施方式所涉及的功率模块的半导体器件的例子，是SiC DI(Double Implanted：双注入)MOSFET的示意性剖面结构图。
图35是能够应用于实施方式所涉及的功率模块的半导体器件的例子，是SiC沟槽(T：Trench)MOSFET的示意性剖面结构图。
图36是使用实施方式所涉及的功率模块构成的三相交流逆变器的示意性电路构成，图36的(a)是应用SiC MOSFET作为半导体器件，在电源端子PL、接地端子NL之间连接缓冲电容器的电路构成例，图36的(b)是应用IGBT作为半导体器件，在电源端子PL、接地端子NL之间连接缓冲电容器的电路构成例。
图37是使用应用SiC MOSFET作为半导体器件的实施方式所涉及的功率模块构成的三相交流逆变器的示意性电路构成图。
图38是使用应用IGBT作为半导体器件的实施方式所涉及的功率模块构成的三相交流逆变器的示意性电路构成图。
图39是第1～3实施方式所涉及的功率模块且具备冷却器的功率模块的示意性剖面结构图。
图40是表示第4～6实施方式的基本技术所涉及的二合一模块的主要部分的示意性平面图。
图41是沿着图40的IA－IA线的示意性剖面结构图。
图42是表示第4实施方式所涉及的功率模块的主要部分的示意性平面图。
图43是沿着图42的IIA－IIA线的示意性剖面结构图。
图44是表示功率模块安装后的第1绝缘基板的侧面和第2绝缘基板的侧面的示意性侧视图。
图45的(a)是表示第1绝缘基板与第2绝缘基板的平面位置关系的例子的示意性平面图，图45的(b)是表示第1绝缘基板与第2绝缘基板的平面位置关系的例子的另一示意性平面图，图45的(c)是表示第1绝缘基板与第2绝缘基板的平面位置关系的例子的又一示意性平面图。
图46是表示第4实施方式所涉及的功率模块的变形例的主要部分的示意性平面图。
图47是沿着图46的IIIA－IIIA线的示意性剖面结构图。
图48的(a)是表示第5实施方式所涉及的功率模块安装后的第1绝缘基板的平面的示意性平面图，图48的(b)是表示第5实施方式所涉及的功率模块的安装后的第2绝缘基板的平面的示意性平面图。
图49是沿着图48的(a)以及图48的(b)的IVA－IVA线的示意性剖面结构图。
图50是沿着图48的(a)以及图48的(b)的VA－VA线的示意性剖面结构图。
图51是沿着图48的(a)以及图48的(b)的VIA－VIA线的示意性剖面结构图。
图52是沿着变形例所涉及的图48的(a)以及图48的(b)的VIA－VIA线的示意性剖面结构图。
图53是沿着变形例所涉及的图48的(a)以及图48的(b)的VA－VA线的示意性剖面结构图。
图54是表示第6实施方式所涉及的功率模块的第2绝缘基板的平面的示意性平面图。
图55是表示第6实施方式所涉及的功率模块的第2绝缘基板安装后的平面的示意性平面图。
图56是表示第6实施方式所涉及的功率模块的第1绝缘基板安装后的平面的示意性平面图。
图57是应用SiC MOSFET作为半导体器件的第6实施方式所涉及的六合一模块的电路构成图。
图58是沿着图54、图55、图56所示的VIIA－VIIA线的示意性剖面结构图。
图59是表示第6实施方式所涉及的功率模块的第2绝缘基板的外观的示意性平面图。
图60是表示图55所示的第2绝缘基板的背面的图案的示意性平面图。
图61是表示第6实施方式所涉及的功率模块的第1绝缘基板的外观的示意性平面图。
图62是从图59的箭头A方向观察将第6实施方式所涉及的功率模块的第1绝缘基板与第2绝缘基板接合之前的样子的示意性鸟瞰构成图
图63是将第6实施方式所涉及的功率模块的第1绝缘基板和第2绝缘基板接合后的示意性平面图。
图64是表示树脂模制的第6实施方式所涉及的功率模块的外观的示意性平面图。
图65是从图64的箭头A方向观察树脂模制的第6实施方式所涉及的功率模块的外观的示意性鸟瞰构成图。
图66是第4～6实施方式所涉及的功率模块且具备冷却器的功率模块的示意性剖面结构图。
具体实施方式
接下来，参照附图对实施方式进行说明。在以下的附图的记载中，对于相同或者类似的部分标注相同或者类似的附图标记。但是，应该指出，附图是示意性的内容，厚度与平面尺寸的关系、各层的厚度的比率等与现实不同。因此，应该考虑以下的说明判断具体的厚度、尺寸。另外，当然，在附图彼此之间也包含有彼此的尺寸关系、比率不同的部分。
另外，以下所示的实施方式例示出用于具体化技术思想的装置、方法，该实施方式并不是将构成部件的材质、形状、结构、配置等确定为下述的内容。该实施方式能够在请求专利保护的范围内施加各种变更。
[第1～3实施方式的比较例]
－比较例1－
比较例1所涉及的功率模块100A的主要部分的示意性平面图如图1所示，作为半导体器件(芯片)，例如应用了SiC MOSFET的与图1对应的二合一模块(two in one module)的电路构成如图2所示。另外，沿着图1的I－I线的示意性剖面结构如图3所示。
功率模块100A具备：绝缘基板8；配置在绝缘基板8上的源电极图案1/输出电极图案2/漏电极图案3；配置在漏电极图案3上的半导体器件Q1；连接在半导体器件Q1与输出电极图案2之间的引线部件5；配置在输出电极图案2上的半导体器件Q4；连接在半导体器件Q4与源电极图案1之间的引线部件4；将源电极图案1引出到外部的负侧电力端子N；将漏电极图案3引出到外部的正侧电力端子P；以及将输出电极图案2引出到外部的输出端子O。
比较例1的半导体器件Q1和Q4例如是SiC MOSFET。在图1中，例示出半导体器件Q1和Q4分别并行配置有5个芯片的例子。此外，省略了作为半导体器件Q1和Q4的控制端子的栅极信号电极图案等的记载。
功率模块100A的主要部分被模制树脂(mold resin)15密封。绝缘基板8例如是两面具有导电层的基板，且与安装有半导体器件Q1、Q4的面相反的一侧的导电层6例如露出到外部(参照图3)。
正侧电力端子P和漏电极图案3通过焊接等连接。配置在漏电极图案3上的半导体器件Q1的源电极焊盘(pad)和输出电极图案2通过引线部件5连接。
配置在输出电极图案2上的半导体器件Q4的源电极焊盘和源电极图案1通过引线部件4连接。源电极图案1和负侧电力端子N通过焊接等连接。
功率模块100A的负侧电力端子N/正侧电力端子P/输出端子O从同一平面导出。因此，若将各个端子从一边导出，则功率模块100A的一边的尺寸变大，难以小型化。
－比较例2－
比较例2所涉及的功率模块200A的主要部分的示意性平面图如图4所示，作为半导体器件(芯片)，例如应用SiC MOSFET的与图4对应的六合一模块的电路构成如图5所示。
以下所示的参照附图标记在想明确功率模块内的位置的情况下用下标，在没有必要的情况下省略下标。
功率模块200A是排列3个功率模块100A的三相(U、V、W)输出的功率模块。功率模块200A在绝缘基板8上具备3组源电极图案1/输出电极图案2/漏电极图案3的组合、半导体器件Q4、Q1、Q5、Q2、Q6、Q3、引线部件4、5、各相的输出端子U、V、W、各相的负侧电力端子NU、NV、NW、以及各相的正侧电力端子PU、PV、PW。
各个电极图案沿平面形状为长方形的绝缘基板8的长边方向依次配置有源电极图案11/输出电极图案21/漏电极图案31、源电极图案12/输出电极图案22/漏电极图案32、源电极图案13/输出电极图案23/漏电极图案33。
在输出电极图案21上配置有半导体器件Q4，在漏电极图案31上配置有半导体器件Q1，在输出电极图案22上配置有半导体器件Q5，在漏电极图案32上配置有半导体器件Q2，在输出电极图案23上配置有半导体器件Q6，在漏电极图案33上配置有半导体器件Q3。半导体器件Q4、Q1、Q5、Q2、Q6、Q3与功率模块100A同样地分别并行配置5个芯片。
U相正侧电力端子PU与漏电极图案31连接，向与半导体器件Q1相反的一侧导出。U相负侧电力端子NU与源电极图案11连接，向与U相正侧电力端子PU相同的方向导出。漏电极图案31和输出电极图案21以及输出电极图案21和源电极图案11与功率模块100A相同地通过引线部件51、41连接。
该U相正侧电力端子PU与U相负侧电力端子NU的连接关系对于其他的V相和W来说也相同。因此，各相的电力端子按U相负侧电力端子NU、U相正侧电力端子PU、V相负侧电力端子NV、V相正侧电力端子PV、W相负侧电力端子NW、W相正侧电力端子PW的顺序从绝缘基板8的一长边朝向外侧导出。
各相的输出端子U、V、W分别与各相的输出电极图案21、22、23连接，向与各电力端子NU～PW相反的一侧导出。
六合一模块通过并行连接3个二合一模块而构成。因此，U相正侧电力端子PU、V相正侧电力端子PV、以及W相正侧电力端子PW通过母线(busbar)BP连接。另外，U相负侧电力端子NU、V相负侧电力端子NV、以及W相负侧电力端子NW通过母线BN连接。
该母线BP、BN的极性不同，所以需要将彼此绝缘。因此，比较例2的母线BP、BN增大功率模块的平面尺寸。
另外，在对大电流进行开关的功率模块中，电感分量越小越优选。但是，由于母线BP、BN增长电流路径，所以增大电感分量。另外，功率模块的形状在一个方向上变长，所以翘曲变大。翘曲例如与长度的平方成比例。
[第1～3实施方式的基本构成]
第1～3实施方式所涉及的功率模块90的基本构成的示意性剖面结构图如图6所示。另外，构成功率模块90的第1绝缘基板10以及第2绝缘基板20的示意性剖面结构图如图7的(a)以及图7的(b)所示。
图6示出了构成图5所示的W相的半导体器件Q3/Q6的配置，但构成U相的半导体器件Q1/Q4、构成V相的半导体器件Q2/Q5也能够相同地配置。此外，平面图省略图示。
如图6所示，功率模块90具备：第1绝缘基板10，其具备导电层14D3/14D2；半导体器件Q3/Q6，其配置在导电层14D3/14D2上；第2绝缘基板20，其与半导体器件Q3/Q6对置地配置，且具备导电层14U/6U；柱状电极17/16，其分别将导电层14D3和半导体器件Q6的源电极与导电层14U/6U连接。
这里，在图6中，将第2绝缘基板20侧定义为U侧，将第1绝缘基板10侧定义为D侧。该定义应用于以下所示的所有附图。
作为第1绝缘基板10以及第2绝缘基板20，例如能够应用AMB(Active MetalBrazed：活性金属钎焊、Active Metal Bond：活性金属键)基板等。第1绝缘基板10在绝缘基板8D上(U：UP)侧具备导电层14D，在下(D：DOWN)侧具备导电层6D(图7的(b))。第2绝缘基板20在绝缘基板8U的U侧具备导电层14U，在D侧具备导电层6U(图7的(a))。对于第1绝缘基板10的上侧以及下侧、第2绝缘基板20的上侧以及下侧的表现以下也相同地标注。另外，在以下的实施方式中，导电层14D、导电层6D、导电层14U、以及导电层6U的标注是固定的。
第2绝缘基板20的U侧的导电层14U例如是母线BP。作为正极图案的导电层14U经由柱状电极17与配置有半导体器件Q3的第1绝缘基板10的U侧的导电层14D3连接。
半导体器件Q3基本上配置为U侧为源电极，D侧为漏电极。其他的半导体器件Q1/Q2/Q4/Q5/Q6也相同。此外，各半导体器件的配置也可以倒装芯片的方式配置在第1绝缘基板10上。在该情况下，与电力端子、母线BP、BN的连接构成也相反。
柱状电极17连接在图5的母线BP和半导体器件Q3的漏电极(14D3)之间。柱状电极16连接图5的母线BN和半导体器件Q6的源电极之间。导电层14D3相当于图4的漏电极图案33。
柱状电极17为了贯通第2绝缘基板20的绝缘基板8U，而使用导通孔(via hole)(VIA)。对于导通孔的具体例子后述。
半导体器件Q3的源电极焊盘(Q3的U侧表面)通过焊线(bonding wire)或引线部件5等和与配置有半导体器件Q3的导电层14D3分离配置的导电层14D2连接。该部分的构成相当于图5的半导体器件Q3的源电极S3与半导体器件Q6的漏电极(D6)之间的连接(W相输出)。导电层14D2相当于图4的输出电极图案23。
半导体器件Q6的源电极焊盘(Q6的U侧表面)经由柱状电极16与第2绝缘基板20的D侧的导电层6U连接。导电层6U例如是母线BN。该部分的构成相当于图5的半导体器件Q6的源电极S6与母线BN之间的连接。
若与以上说明的W相相同地，将由半导体器件Q2和Q5构成的V相、以及由半导体器件Q1和Q4构成的U相构成在第1绝缘基板10上，则能够在第2绝缘基板20构成母线BP和BN双方。换句话说，半导体器件Q1、Q2、Q3(上臂)的漏电极D1、D2、D3通过第2绝缘基板20的U侧的导电层14U共同连接。另外，半导体器件Q4、Q5、Q6(下臂)的源电极S4、S5、S6通过第2绝缘基板20的D侧的导电层6U共同连接。
这样，第2绝缘基板20的导电层14U/6U与向半导体器件Q1～Q6供给电源的正极图案和负极图案对应。因此，根据功率模块90，母线BP/BN配置于第2绝缘基板20上，第1绝缘基板10具备输出端子O，第2绝缘基板20具备电源端子。因此，能够将功率模块的平面形状小型化。
另外，第2绝缘基板20在基板表面/背面具备正极图案/负极图案，所以电流向相反方向流动，由电流产生的磁通被抵消。其结果，能够减少电感分量。另外，通过使正极图案和负极图案的面积实质相同，能够进一步使电感分量减少。实质相同是指即使不是严格相同的面积也能够得到相同的作用效果。另外，正极图案和负极图案的形状也可以不同。
另外，由于使第1绝缘基板10和第2绝缘基板20对置地构成功率模块，所以与由一个绝缘基板8构成的功率模块(比较例1、2)相比，能够使第1/第2绝缘基板10/20的翘曲相互地取消，能够减少翘曲。此外，通过使第1绝缘基板10和第2绝缘基板20的材质相同，能够更有效地减少翘曲。另外，通过使各个基板的厚度实质相同，能够进一步减少翘曲。
通过减少翘曲，能够降低产生模制树脂15的剥离、龟裂的产生、绝缘不良等的危险性，提高功率模块的可靠性。
此外，也可以不必具备用于与第2绝缘基板20的U侧的导电层14U连接的导通孔(VIA)。通过将与导电层14U导通的导电图案选择性地配置(图案形成)在D侧的导电层6U，能够使第1绝缘基板10的导电层14D和第2绝缘基板20的导电层14U导通。换句话说，导通孔不是必须的构成。
另外，第1绝缘基板10、第2绝缘基板20是含有氮化硅、氮化铝、氧化铝等陶瓷或者树脂的绝缘片。另外，氮化硅、氮化铝、或者氧化铝等陶瓷的厚度例如大约是200μm～400μm，另外，绝缘片的厚度例如大约是50μm～300μm。
另外，在上述的例子中，将第2绝缘基板20的U侧的导电层14U作为正极图案，将D侧的导电层6U作为负极图案进行了说明，但正极图案和负极图案也可以相反。通过以下所示的实施方式对相反的构成进行说明。
[第1实施方式]
第1实施方式所涉及的功率模块100的示意性平面图如图8的(a)所示，构成功率模块100的第1绝缘基板10安装后的示意性平面图如图8的(b)所示。另外，沿着图8的(b)的II－II线的示意性剖面结构如图9所示。
如图8以及图9所示，第1实施方式所涉及的功率模块100具备：第1绝缘基板10，其具备第1导电层14D；第1半导体器件Q4，其配置在第1导电层14D上，且主电极的一方与第1导电层14D连接；第2绝缘基板20，其与第1半导体器件Q4对置地配置在第1绝缘基板10上，在表面以及背面具备第2导电层6U以及第3导电层14U；第1柱状电极16，其连接第1导电层14D和第2导电层6U；以及第2柱状电极17，其连接第1半导体器件Q4的主电极的另一方和第3导电层14U。这里，第2导电层6U与向第1半导体器件Q4供给电源的正极图案或者负极图案的任意一方连接，第3导电层14U与另一方连接。
功率模块100通过层叠第1绝缘基板10和第2绝缘基板20的构成实现二合一模块。功率模块100具备第1绝缘基板10、第2绝缘基板20、半导体器件Q1、Q4、柱状电极16、17、引线部件7、正侧电力端子P、负侧电力端子N、输出端子O。
在U侧配置有第2绝缘基板20，在D侧配置有第1绝缘基板10。第1绝缘基板10和第2绝缘基板20通过柱状电极16、17连接。
在第1绝缘基板10的U侧的导电层14D形成有第1漏电极图案141和第2漏电极图案142。第1漏电极图案141的形状例如是在一个方向上具有凸形状的图案，第2漏电极图案142的形状是凹形状，以包围第1漏电极图案141的凸形状的图案，且两者被绝缘。
在第1漏电极图案141连接有输出端子O。输出端子O从第1漏电极图案141朝向模制树脂15的外侧导出。
在第2绝缘基板20的U侧的导电层14U连接有负侧电力端子N，在D侧的导电层6U连接有正侧电力端子P。因此，导电层14U构成负极图案，导电层6U构成正极图案。正侧电力端子P和负侧电力端子N向与输出端子O相反的一侧的方向导出。
供电给负极图案的负电源经由导通孔18和柱状电极17与半导体器件Q4的U侧的表面的主电极连接。该例的半导体器件Q4的U侧的表面的主电极是源电极。
在图8的(a)中，由虚线所示的四边形17是柱状电极17的U侧的前端与导通孔18的D侧的端面连接的部分。由四边形17的外框的虚线所示的四边是导电层6U的边缘部，供给负电源的柱状电极17和导电层6U(正极图案)绝缘。
配置有半导体器件Q4的第1漏电极图案141经由引线部件7与配置在第2漏电极图案142上的半导体器件Q1的U侧的源电极连接。半导体器件Q1的D侧的漏电极经由柱状电极161、162与第2绝缘基板20的D侧的导电层6U连接。
在图8的(b)中，示出通过2个柱状电极161、162向半导体器件Q4供给正电源的例子，但柱状电极16的数量既可以是一个也可以是2个以上的多个。柱状电极17也同样如此。
此外，在图9中，为了便于理解，而记载本来在沿着II－II线的剖面看不见的柱状电极162。另外，简单地记载导通孔18的局部剖面结构。
功率模块100是从第2绝缘基板20向配置有半导体器件Q1、Q4的第1绝缘基板10供给电源的结构。因此，能够在不同的高度导出正侧电力端子P和负侧电力端子N的组、以及输出端子O，所以能够将功率模块的平面形状小型化。
[第2实施方式]
构成第2实施方式所涉及的功率模块200的第1绝缘基板20的示意性平面图如图10的(a)所示，构成功率模块200的第1绝缘基板10安装后的示意性平面图如图10的(b)所示。另外，功率模块200的第2绝缘基板20的D侧的表面如图11的(a)所示，U侧的表面如图11的(b)所示。
另外，沿着图11的(b)的III－III线的示意性剖面结构如图12所示。此外，在图11的(b)中，省略正侧电力端子P和负侧电力端子N的记载。另外，用箭头标注电流路径的功率模块200的示意性电路构成如图13所示。
如图10的(b)所示，第1绝缘基板10的第1导电层14D具备与多个第1半导体器件Q4/Q5/Q6的同一种类的主电极连接的第1共用电极图案141/143/145。另外，具备与第1共用电极图案141/143/145不同的第2共用电极图案142/143/146、和配置在第2共用电极图案142/143/146上的2半导体器件Q1/Q2/Q3。
功率模块200是通过并排3个功率模块100构成六合一模块的模块。
功率模块200具备第1绝缘基板10、第2绝缘基板20、半导体器件Q4、Q1、Q5、Q2、Q6、Q3、柱状电极16、17、引线部件7、正侧电力端子P、负侧电力端子N、输出端子U、V、W。
在U侧配置有第2绝缘基板20，在D侧配置有第1绝缘基板10，这与功率模块100相同。另外，第1绝缘基板10和第2绝缘基板20也通过柱状电极16、17连接，这也相同。
功率模块200中，3个并排的功率模块100分别构成U相、V相、W相，具备输出端子U、输出端子V、以及输出端子W。此外，各个半导体器件Q1～Q6分别并行配置在例如5个芯片上。
第1绝缘基板10的平面形状例如是长方形。在长方形的情况下，配置于第1绝缘基板10的长边方向的半导体器件的数量(6个)比配置于第1绝缘基板10的短边方向的半导体器件的数量(5个)多。
在第1绝缘基板10的U侧的导电层14D分别分离地配置有第1漏电极图案141/第2漏电极图案142/第3漏电极图案143/第4漏电极图案144/第5漏电极图案145/第6漏电极图案146。第1漏电极图案141和第2漏电极图案142相邻的部分的图案形状例如是梳齿状，梳齿是相互啮合的关系。第3漏电极图案143和第4漏电极图案144、第5漏电极图案145和第6漏电极图案146相邻的部分的图案形状例如也是梳齿状。
在与配置有第1漏电极图案141～第6漏电极图案146的方向正交的方向配置有5个半导体器件。在第1漏电极图案141上配置有半导体器件Q41、Q42、Q43、Q44、Q45，在第2漏电极图案142上配置有半导体器件Q11、Q12、Q13、Q14、Q15，在第3漏电极图案143上配置有半导体器件Q51、Q52、Q53、Q54、Q55。并且，在第4漏电极图案144上配置有半导体器件Q21、Q22、Q23、Q24、Q25，在第5漏电极图案145上配置有半导体器件Q61、Q62、Q63、Q64、Q65，在第6漏电极图案146上配置有半导体器件Q31、Q32、Q33、Q34、Q35。
这样，第1绝缘基板10的导电层14D具备与多个半导体器件，例如Q41、Q42、Q43、Q44、Q45的同一种类的主电极连接的共用电极图案(第1漏电极图案141)。该例的同一种类的主电极是漏电极。此外，在倒装结构的情况下，同一种类的主电极也可以是源电极。
在第1漏电极图案141连接有输出端子U，在第3漏电极图案143连接有输出端子V，在第5漏电极图案145连接有输出端子W。各个输出端子U、V、W向与半导体器件Q1～Q6相反的一侧导出。
与功率模块100相同地，在第2绝缘基板20的U侧的导电层14U连接有负侧电力端子N，在D侧的导电层6U连接有正侧电力端子P，导电层14U构成负极图案，导电层6U构成正极图案。正侧电力端子P和负侧电力端子N向与输出端子U、V、W相反的一侧导出。
(U相)
供电到负极图案的负电源通过导通孔1811和柱状电极1711与半导体器件Q4的U侧的表面的主电极连接。该例的半导体器件Q4的U侧的表面的主电极是源电极。
此外，在图的10(a)中，导通孔18的记载省略，由虚线的四边形17记载柱状电极17的U侧的前端与第2绝缘基板20的D侧的导电层6U连接的部分。
在图10的(a)中省略的导通孔18在图11的(a)中表示为四边形18。例如，柱状电极1711经由导通孔1811与第2绝缘基板20的U侧的导电层14U连接。
在图11的(a)中，柱状电极1711的U侧的前端与第2绝缘基板20的D侧的导电层6U连接的四边形1711的外侧的框1911表示没有导电层6U的区域。柱状电极1711和导电层6U被框1911绝缘(图12)。
在图12中，半导体器件Q41、Q11的两外侧的图案是源极信号电极图案或者栅极信号图案。这些图案予以后述。
作为半导体器件Q11的D侧的主电极的漏电极经由第1漏电极图案141和引线部件711与配置在第2漏电极图案142上的半导体器件Q11的源电极连接。引线部件7将多个共用电极图案的一个(例如，第1漏电极图案141)和配置在不同的共用电极图案(例如，第2漏电极图案142)上的半导体器件(例如，半导体器件Q11)的主电极连接。
半导体器件Q11的D侧的漏电极经由第2漏电极图案142和柱状电极1611与第2绝缘基板20的D侧的导电层6U连接。
在图11的(a)中，用四边形1611表示在导电层6U连接有柱状电极1611的部分。此外，图12中，为了便于理解，记载了本来在沿着III－III线的剖面中看不见的柱状电极1611。
这样，半导体器件的主电极和共用电极图案(例如，第1漏电极图案141)的任意一方通过柱状电极(例如柱状电极1611)与第2绝缘基板20的与半导体器件对置的表面的导电层6U连接，另一方经由导通孔(例如1811)和柱状电极(例如1711)与不同于表面的面的导电层14U连接。
通过以上说明的构成，从第2绝缘基板20向半导体器件Q11和Q41供给正电源和负电源。对于并行连接的半导体器件Q11～Q15以及Q41～Q45，该构成也相同。另外，对于其他的V相和W相也相同。因此，对其他的V相和W相简单地进行说明。
(V相)
从第2绝缘基板20的导电层14U经由导通孔1821和柱状电极1721向构成V相的下臂的半导体器件Q51的源电极(Q51的U侧的表面)供给负电源。
半导体器件Q51的漏电极(Q51的D侧的表面)经由第3漏电极图案143和引线部件721与半导体器件Q21的源电极连接。
半导体器件Q21的漏电极(Q21的D侧的表面)经由第4漏电极图案144和柱状电极1621与第2绝缘基板20的D侧的导电层6U(正极图案)连接。由图10的(a)的四边形1621表示柱状电极1621与导电层6U连接的部分。
对于并行连接的半导体器件Q21～Q25以及Q51～Q55，以上的V层的构成相同。
(W相)
从第2绝缘基板20的导电层14U经由导通孔1831和柱状电极1731向构成W相的下臂的半导体器件Q61的源电极(Q61的U侧的表面)供给负电源。
半导体器件Q61的漏电极(Q61的D侧的表面)经由第5漏电极图案145和引线部件731与半导体器件Q31的源电极连接。
半导体器件Q31的漏电极(Q31的D侧的表面)经由第6漏电极图案146和柱状电极1631与第2绝缘基板20的D侧的导电层6U(正极图案)连接。由图10的(a)的四边形1331表示柱状电极1631与导电层6U连接的部分。
对于并行连接的半导体器件Q31～Q35以及Q61～Q65，以上的W层的构成相同。
功率模块200是从第2绝缘基板20向U层、V层、W层各层供给电源的结构。换句话说，在第2绝缘基板20上构成在比较例2中说明的母线BP、BN。因此，不需要沿平面方向配置的母线BP、BN，能够与以往相比大幅度地缩小六合一模块的平面形状。
另外，在各相U、V、W的源电极图案中流动的电流方向在导电层14U与导电层6U之间相反(参照图13)，所以通过电流产生的磁通被抵消，电感减少。另外，与通过基本构成说明的同样地得到减少翘曲的效果。
(变形例)
将功率模块200变形而得的功率模块210的第2绝缘基板20的D侧的表面如图14的(a)所示，U侧的表面如图14的(b)所示。另外，沿着图14的(a)的IV－IV线的示意性剖面结构如图15所示。
功率模块210与功率模块200不同点在于，具备将第2绝缘基板20的导电层14U、6U的电极图案的构成变形而得的第2绝缘基板20。该变形例示出第2绝缘基板20的每个导电层14U/6U也可以不是一个正极图案以及一个负极图案。因此，省略与第2绝缘基板20组合使用的第1绝缘基板10的平面形状的图示进行说明。
第2绝缘基板20的D侧的导电层6U具备例如在一个方向上变长且在与延长方向正交的方向上相邻配置的多个导电图案6U1～6U6和导通孔28。各个导电图案6U1～6U6拉开间隔地配置，且彼此绝缘。另外，相邻的导电图案的形状是梳齿状，梳齿是相互啮合的关系。而且，在梳齿部分配置有导通孔28以便构成列。
第2绝缘基板20的U侧的导电层14U具备经由导通孔28与D侧的导电图案6U1～6U6连接的多个导电图案14U1～14U6。相邻的部分的导电图案14U1～14U6的形状是与D侧相同的梳齿状。
导电图案14U1经由导通孔2812与D侧的导电图案6U1连接。导电图案6U1经由柱状电极2711与形成于第1绝缘基板10的U侧的导电层14D的第1漏电极图案141连接。导电图案6U1内所示的四边形2711表示连接有柱状电极2711的前端的部分。
配置在第1漏电极图案141上的半导体器件Q41的U侧的主电极经由引线部件2611与相邻的第2漏电极142连接。
配置在第2漏电极142上的半导体器件Q11的U侧的主电极和第2绝缘基板20的D侧的导电图案6U2经由柱状电极2911连接。该情况下，U相的输出端子U从第2漏电极142的一方向外部导出。
在该例的情况下，导电图案14U1是负极，导电图案14U2是正极。另外，导电图案14U3和导电图案14U5是负极，导电图案14U4和导电图案14U6是正极。
D侧的导电图案6U1～6U6也相同，导电图案6U1是负极，导电图案6U2是正极，导电图案6U3是负极，导电图案6U4是正极，6U5是负极，导电图案6U6是正极。
这样，第2绝缘基板20的导电层14U、6U具备多个电极图案，正极图案和负极图案也可以交替地配置在第2绝缘基板20的两面的每一面。
另外，导通孔28呈列状地配置在第2绝缘基板20，柱状电极27与导通孔28的列并行地配置。另外，导通孔28的列也可以交替地配置有正极的导通孔(例如，参照附图标记2812)和负极的导通孔(例如，参照附图标记2811)。
通过交替地配置正极的导通孔和负极的导通孔，能够缩短导电图案6U/14U的排列方向的第2绝缘基板20的长度。换句话说，能够缩短在图14中由长方形表示的第2绝缘基板20的长边方向的长度。
[第3实施方式]
构成第3实施方式所涉及的功率模块300的第1绝缘基板10的安装后的示意性平面图如图16所示。另外，功率模块300的第2绝缘基板20的D侧的表面如图17所示。另外，功率模块300的第2绝缘基板20的U侧的表面如图18所示。
功率模块300是与功率模块200相同的六合一模块。功率模块300与第1、第2实施方式不同点在于，在第2绝缘基板20的U侧的表面连接有正侧电力端子P，在D侧的表面连接有负侧电力端子N。
在图16中，记载了在上述的实施方式中省略记载的栅极信号电极图案40和源极感测(source sense)信号电极41、以及与各个信号电极连接的栅极端子GT1～GT6和源极感测端子SST1～SST6。与功率模块200不同点在于，记载这些标记以及第2绝缘基板20的U侧的表面是正极图案、D侧的表面是负极图案。
除此以外的构成与功率模块200相同。由半导体器件Q1、Q4构成U相、由半导体器件Q2、Q5构成V相、由半导体器件Q3、Q6构成W相、以及各半导体器件Q1～Q6分别并联配置在5个芯片上也相同。
但是，根据从第2绝缘基板20的U侧的导电层14U经由柱状电极3711向第1绝缘基板10的导电层14D供给正电源的关系，改变半导体器件Q1～Q6的排列顺序。对于功率模块200的半导体器件的排列顺序Q4、Q1、Q5、Q2、Q6、Q3的排列，在功率模块300中按Q1、Q4、Q2、Q5、Q3、Q6的顺序排列半导体器件。
第1绝缘基板10的U侧的导电层14D具备栅极信号电极图案401、源极感测信号电极图案411、第1漏电极图案431、第2漏电极图案432、源极感测信号电极图案414、以及栅极信号电极图案404用于U相。
具备栅极信号电极图案402、源极感测信号电极图案412、第3漏电极图案433、第4漏电极图案434、源极感测信号电极图案405、以及栅极信号电极图案405用于V相。
具备栅极信号电极图案403、源极感测信号电极图案413、第5漏电极图案435、第6漏电极图案436、源极感测信号电极图案416、以及栅极信号电极图案406用于W相。
栅极信号电极图案401和半导体器件Q1的U侧的表面的栅极信号电极焊盘(省略图示)通过焊线连接。另外，源极感测信号电极图案411和半导体器件Q1的U侧的表面的源极信号电极焊盘(省略图示)通过焊线连接。焊线由粗实线表示，省略参照附图标记。
在栅极信号电极图案401和源极感测信号电极图案411通过焊接连接有外部取出用的栅极端子GT1以及源极感测端子SST1。对于其他的V相和W相也同样如此。
功率模块300中的电流的路径是如下的顺序：正侧电力端子P、第2绝缘基板20的U侧的正极图案(6U)、连接配置有半导体器件Q11的第1漏电极图案431和正极图案的柱状电极3711、连接半导体器件Q11的源电极和配置有半导体器件Q41的第2漏电极图案432的平板状的引线部件4611、连接半导体器件Q41的U侧的主电极和第1绝缘基板24的D侧的导电层6U的柱状电极3311、负极图案(14U)、负侧电力端子N。
柱状电极3711的U侧的前端与在第2绝缘基板20的D侧的表面由四边形3711表示的部分连接。柱状电极3311的U侧的前端与第2绝缘基板20的D侧的表面的任意位置连接即可。因此，在图17中，省略该部分的记载。
对于并行连接的其他的4个芯片而言，仅改变半导体器件Q1、Q4以及柱状电极33、37的下标的编号，该电流路径也相同。
V相、W相的电流路径的说明通过在图16和图17记载参照附图标记而省略。
如以上说明那样，即使将第2绝缘基板20的U侧的导电层14U作为正极图案，将D侧的导电层6U作为负极图案，也能得到与第2实施方式同样的作用效果。
(制造方法)
对第3实施方式的功率模块300的制造方法进行说明。
从正侧电力端子P以及负侧电力端子N侧观察功率模块300的第2绝缘基板24的侧视图如图19所示。另外，从图17的箭头A方向观察该第2绝缘基板20的D侧的示意性鸟瞰构成图如图20所示。
另外，功率模块300的第1绝缘基板10的安装前的示意性平面图如图21所示。在该第1绝缘基板10安装半导体器件Q1～Q6和柱状电极33、37后的从图21的箭头B方向观察的示意性鸟瞰构成图如图22所示。另外，从图21的箭头C方向观察的示意性鸟瞰构成图如图23所示。
另外，从图21的箭头C方向观察将功率模块300的第1绝缘基板10与第2绝缘基板20接合之前的样子的示意性鸟瞰构成图如图24所示。另外，将该第1绝缘基板10与第2绝缘基板20接合后的示意性平面图如图25所示。另外，树脂密封后的功率模块300的示意性平面图如图26所示。另外，从箭头C方向观察树脂密封后的外观的示意性鸟瞰构成图如图27所示。
(a)首先，如图20所示，对第2绝缘基板20的D侧的导电层6U以不与导通孔短路的方式图案化。作为第2绝缘基板20和第1绝缘基板10，例如也能够应用AMB基板，DBC(DirectBonding Copper：直接键合铜)基板、DBA(Direct Brazed Aluminum：直接钎焊铝)基板等。在图案化后，正侧电力端子P和负侧电力端子N通过焊接等连接。此外，在图19中，省略导通孔的记载，用四边形3711～3734记载柱状电极3711～3734连接的部分。
(b)接下来，对第1绝缘基板10的U侧的导电层14D图案化。作为图案化工序的结果，形成栅极信号电极图案401～406、源极感测信号电极图案411～416、第1漏电极图案431、第2漏电极图案432、第3漏电极图案433、第4漏电极图案434、第5漏电极图案435、第6漏电极图案436。在图案化后，输出端子U、V、W、栅极信号端子GT1～GT4、源极感测(source sense)信号端子SST1～6通过焊接等连接。
(c)接下来，在第1绝缘基板10的电极图案上安装半导体器件Q1～Q6。而且，在第1漏电极图案431、第3漏电极图案433以及第5漏电极图案435的U侧的表面分别形成柱状电极371、372、373，在半导体器件Q4、Q5、Q6的U侧的主电极(该情况下为源电极)分别形成柱状电极331、332、333。换句话说，在半导体器件的主电极和导电层的表面分别形成至少一个柱状电极(参照图22和23)。
(d)接下来，将柱状电极371、372、373各自的U侧的前端与在第2绝缘基板20的D侧的导电层6U由四边形3711～3734所示的部分连接，同时，将柱状电极331、332、333各自的U侧的前端与第2绝缘基板D侧的导电层6U连接。换句话说，将柱状电极33、37的任意一方的前端与和第1绝缘基板10对置配置的第2绝缘基板20的一面的导电层连接，并将另一方的柱状电极33、37的前端与第2绝缘基板20的另一面的导电层连接。
(e)接下来，利用模制树脂15密封第1绝缘基板10和第2绝缘基板20。并且，也可以在配置有半导体器件Q1～Q6的第1绝缘基板10的下侧的背面以及第2绝缘基板20的上侧的表面的任意一方或者两方搭载冷却器。
(功率模块的具体例)
在第1～3实施方式所涉及的功率模块50中，一对一模块的SiC MOSFET的示意性电路表现如图28的(a)所示，一对一模块的IGBT的示意性电路表现如图28的(b)所示。
图28的(a)示出与MOSFETQ逆并联连接的二极管DI。MOSFETQ的主电极由漏极端子DT以及源极端子ST表示。同样地，图28的(b)示出与IGBTQ逆并联连接的二极管DI。IGBTQ的主电极由集电极端子CT以及发射极端子ET表示。
另外，实施方式所涉及的功率模块50的一对一模块的SiC MOSFET的详细电路表现如图29所示。
第1～3实施方式所涉及的功率模块50例如具备一对一模块的构成。即，一个MOSFETQ内置于一个模块内。作为一个例子，能够搭载5个芯片(MOSFET×5)，各个MOSFETQ能够并行连接5个。此外，也能够将5个芯片中的一部分搭载为二极管DI。
更详细而言，如图29所示，在MOSFETQ并行地连接有感测用MOSFETQs。感测用MOSFETQs与MOSFETQ在同一芯片内形成为微小晶体管。在图29中，SS是源极感测端子，CS是电流感测端子，G是栅极信号端子。此外，在实施方式中，在半导体器件Q中，感测用MOSFETQs也在同一芯片内形成为微小晶体管。
另外，实施方式所涉及的功率模块50T中，二合一模块的SiC MOSFET的示意性电路表现如图30的(a)所示。
如图30的(a)所示，2个MOSFETQ1/Q4和与MOSFETQ1/Q4逆并联连接的二极管D1/D4内置于一个模块内。G1是MOSFETQ1的栅极信号端子，S1是MOSFETQ1的源极端子。G4是MOSFETQ4的栅极信号端子，S4是MOSFETQ4的源极端子。P是正侧电源输入端子，N是负侧电源输入端子，O是输出端子。
另外，实施方式所涉及的功率模块50T中，二合一模块的IGBT的示意性电路表现如图30的(b)所示。如图30的(b)所示，2个IGBTQ1/Q4和与IGBTQ1/Q4逆并联连接的二极管D1/D4内置于一个模块内。G1是IGBTQ1的栅极信号端子，E1是IGBTQ1的发射极端子。G4是IGBTQ4的栅极信号端子，E4是IGBTQ4的发射极端子。P是正侧电源输入端子，N是负侧电源输入端子，O是输出端子。
(半导体器件的构成例)
作为能够应用于第1～3实施方式的半导体器件的例子，SiC MOSFET的示意性剖面结构如图31的(a)所示，IGBT的示意性剖面结构如图31的(b)所示。
作为能够应用于第1～3实施方式的半导体器件110(Q)的例子，如图31的(a)所示，SiC MOSFET的示意性剖面结构具备：由n-高电阻层构成的半导体基板126、形成于半导体基板126的表面侧的p体区128、形成于p体区128的表面的源区130、配置在p体区128之间的半导体基板126的表面上的栅极绝缘膜132、配置在栅极绝缘膜132上的栅电极138、与源区130以及p体区128连接的源电极134、配置在与半导体基板126的表面相反的一侧的背面的n+漏区124、以及与n+漏区124连接的漏电极136。
在图31的(a)中，半导体器件110由平面栅型n沟道垂直型SiC MOSFET构成，但也可以如后述的图35所示，由n沟道垂直型SiC TMOSFET等构成。
另外，能够应用于第1～3实施方式的半导体器件110(Q)能够采用GaN系FET等，来代替SiC MOSFET。
能够应用于第1～3实施方式的半导体器件110能够采用SiC系、GaN系的任意一种功率器件。
并且，能够应用于实施方式的半导体器件110能够使用具有例如1.1eV～8eV的带隙能量的半导体。
同样地，作为能够应用于第1～3实施方式的半导体器件110A(Q)的例子，如图31的(b)所示，IGBT具备：由n-高电阻层构成的半导体基板126、在半导体基板126的表面侧形成的p体区128、在p体区128的表面形成的发射区130E、配置在p体区128间的半导体基板126的表面上的栅极绝缘膜132、配置在栅极绝缘膜132上的栅电极138、与发射区130E以及p体区128连接的发射电极134E、配置在半导体基板126的与表面相反的一侧的背面的p+集电区124P、以及与p+集电区124P连接的集电极136C。
在图31的(b)中，半导体器件110A由平面栅型的n沟道垂直型IGBT构成，但也可以由漏极栅型n沟道垂直型IGBT等构成。
作为能够应用于第1～3实施方式的半导体器件110的例子，包括源极焊盘电极SP、栅极焊盘电极GP的SiC MOSFET的示意性剖面结构如图32所示。栅极焊盘电极GP与配置在栅极绝缘膜132上的栅电极138连接，源极焊盘电极SP与和源区130以及p体区128连接的源电极134连接。
另外，如图32所示，栅极焊盘电极GP以及源极焊盘电极SP配置在覆盖半导体器件110的表面的钝化用的层间绝缘膜144上。此外，也可以与图31的(a)或者图32的中央部同样地，在栅极焊盘电极GP以及源极焊盘电极SP的下方的半导体基板126内形成有微小结构的晶体管结构。
并且，也可以如图32所示，在中央部的晶体管结构中，也在钝化用的层间绝缘膜144上延伸配置有源极焊盘电极SP。
作为应用于第1～3实施方式的半导体器件110A的例子，包括源极焊盘电极SP、栅极焊盘电极GP的IGBT的示意性剖面结构如图33所示。栅极焊盘电极GP与配置在栅极绝缘膜132上的栅电极138连接，发射极焊盘电极EP与和发射区130E以及p体区128连接的发射电极134E连接。
另外，如图33所示，栅极焊盘电极GP以及发射极焊盘电极EP配置在覆盖半导体器件110A的表面的钝化用的层间绝缘膜144上。此外，也可以与图31的(b)或者图33的中央部同样地，在栅极焊盘电极GP以及发射极焊盘电极EP的下方的半导体基板126内形成有微小结构的IGBT结构。
并且，也可以如图33所示，在中央部的IGBT结构中，也在钝化用的层间绝缘膜144上延伸配置有发射极焊盘电极EP。
―SiC DIMOSFET―
作为能够应用于第1～3实施方式的半导体器件110的例子，SiC DIMOSFET的示意性剖面结构如图34所示。
如图34所示，SiC DIMOSFET具备：由n-高电阻层构成的半导体基板126、形成于半导体基板126的表面侧的p体区128、形成于p体区128的表面的n+源区130、配置在p体区128间的半导体基板126的表面上的栅极绝缘膜132、配置在栅极绝缘膜132上的栅电极138、与源区130以及p体区128连接的源电极134、配置在半导体基板126的与表面相反的一侧的背面的n+漏区124、以及与n+漏区124连接的漏电极136。
在图34中，半导体器件110通过双离子注入(DI)形成有p体区128和在p体区128的表面形成的n+源区130，源极焊盘电极SP与和源区130以及p体区128连接的源电极134连接。栅极焊盘电极GP(省略图示)与配置在栅极绝缘膜132上的栅电极138连接。另外，如图34所示，源极焊盘电极SP以及栅极焊盘电极GP(省略图示)配置在覆盖半导体器件110的表面的钝化用的层间绝缘膜144上。
如图34所示，SiC DIMOSFET在被p体区128夹着的由n-高电阻层构成的半导体基板126内形成有由虚线所示这样的耗尽层，所以形成有伴随结型FET(JFET)效应的沟道电阻RJFET。另外，如图34所示，在p体区128/半导体基板126间形成有体二极管BD。
―SiC TMOSFET―
作为能够应用于第1～3实施方式的半导体器件110的例子，SiC TMOSFET的示意性剖面结构如图35所示。
如图35所示，SiC TMOSFET具备：由n层构成的半导体基板126N、在半导体基板126N的表面侧形成的p体区128、在p体区128的表面形成的n+源区130、以及贯通p体区128并在形成到半导体基板126N的沟槽(trench)内经由栅极绝缘层132以及层间绝缘膜144U/144B形成的沟槽栅电极138TG、与源区130以及p体区128连接的源电极134、配置在半导体基板126N的与表面相反的一侧的背面的n+漏区124、以及与n+漏区124连接的漏电极136。
在图35中，半导体器件110形成有沟槽栅电极138TG，该沟槽栅电极138TG贯通p体区128，并在形成到半导体基板126N的沟槽内经由栅极绝缘层132以及层间绝缘膜144U/144B形成，源极焊盘电极SP与和源区130以及p体区128连接的源电极134连接。栅极焊盘电极GP(省略图示)与配置在栅极绝缘膜132上的栅电极138连接。另外，如图35所示，源极焊盘电极SP以及栅极焊盘电极GP(省略图示)配置在覆盖半导体器件110的表面的钝化用的层间绝缘膜144U上。
在SiC TMOSFET中，未形成如SiC DIMOSFET这样的伴随结型FET(JFET)效应的沟道电阻RJFET。另外，在p体区128/半导体基板126N间形成有体二极管BD。
在三相交流逆变器140的示意性电路构成中，应用SiC MOSFET作为半导体器件，在电源端子PL、接地端子NL间连接有缓冲电容器C的电路构成例如图36的(a)所示。同样地，在三相交流逆变器140A的示意性电路构成中，应用IGBT作为半导体器件，在电源端子PL、接地端子NL间连接有缓冲电容器C的电路构成例如图36的(b)所示。
在将SiC MOSFET、IGBT与电源E连接时，通过连接线所具有的电感L，SiC MOSFET、IGBT的开关速度快，所以产生较大的浪涌电压Ldi/dt。例如，若设为电流变化di＝300A、与开关相伴的时间变化dt＝100nsec，则di/dt＝3×109(A/s)。浪涌电压Ldi/dt的值根据电感L的值而变化，但电源V上该浪涌电压Ldi/dt被重叠。能够通过连接于电源端子PL与接地端子NL之间的缓冲电容器C，吸收该浪涌电压Ldi/dt。
(应用功率模块的应用例)
接下来，参照图37对使用作为半导体器件应用SiC MOSFET的第1～3实施方式所涉及的功率模块而构成的三相交流逆变器140进行说明。
如图37所示，三相交流逆变器140具备栅极驱动部150、与栅极驱动部150连接的半导体装置部152、以及三相交流电动机部154。半导体装置部152与三相交流电动机部154的U相、V相、W相对应地连接有U相、V相、W相的逆变器。这里，栅极驱动部150与SiC MOSFETQ1/Q4、SiC MOSFETQ2/Q5、以及SiC MOSFETQ3/Q6连接。
半导体装置部152连接于连接有蓄电池(E)146的变换器148的正端子(+)与负端子(－)之间，具备逆变器结构的SiC MOSFETQ1/Q4、Q2/Q5、以及Q3/Q6。另外，在SiC MOSFETQ1～Q6的源极/漏极间分别逆并联连接有续流二极管D1～D6。
接下来，参照图38对使用作为半导体器件应用IGBT的第1～3实施方式所涉及的功率模块20T构成的三相交流逆变器140A进行说明。
如图38所示，三相交流逆变器140A具备栅极驱动部150A、与栅极驱动部150A连接的半导体装置部152A、以及三相交流电动机部154A。半导体装置部152A与三相交流电动机部154A的U相、V相、W相对应地连接有U相、V相、W相的逆变器。这里，栅极驱动部150A与IGBTQ1/Q4、IGBTQ2/Q5、以及IGBTQ3/Q6连接。
半导体装置部152A连接于连接有蓄电池(E)146A的变换器148A的正端子(+)与负端子(－)之间，具备逆变器结构的IGBTQ1/Q4、Q2/Q5、以及Q3/Q6。并且，IGBTQ1～Q6的发射极/集电极之间分别逆并联连接有续流二极管D1～D6。
第1～3本实施方式所涉及的功率模块能够构成为一对一、二合一、四合一、六合一中的任意一种。
(具备冷却器的功率模块的构成例)
具备冷却器72的第1～3实施方式所涉及的功率模块190的示意性结构剖视图如图39所示。功率模块190在说明了第1～3实施方式的基本构成的功率模块90上安装有冷却器72。
功率模块190具备功率模块90、绝缘板70、传热板71、冷却器72。
绝缘板70配置为与构成功率模块90的第2绝缘基板20的U侧的面接触。绝缘板70在该例中用于将作为母线BP的第2绝缘基板20的U侧的导电层14U和冷却器72绝缘。
在绝缘板70的U侧的面配置有传热板71，还在U侧配置有冷却器72。冷却器72在该例中是空气冷却方式的散热片。此外，也可以应用水冷却方式的冷却器。另外，也可以不必具备传热板71。根据功率模块190，能够将热量从第2绝缘基板20高效地散热。
另外，冷却器72也可以与构成功率模块90的第1绝缘基板10的D侧的面接触。换句话说，冷却器72也可以配置在与配置有半导体器件Q1、Q4的面不同的面(第1绝缘基板的下表面侧的背面)或者第2绝缘基板20的不与第1绝缘基板10对置的面(第2绝缘基板的上表面侧的表面)的任意一方或者两方。
如以上说明那样，根据第1～3实施方式，不需要在同一平面上配置母线BP、BN，所以能够将功率模块的平面尺寸小型化。另外，使在各U相、V相、W相的源电极图案中流动的电流的方向相反，所以能够抵消通过电流产生的磁通，使电感减少。另外，因为减少功率模块的翘曲，所以能够提高其可靠性。
[第4～6实施方式的基本技术]
第4～6实施方式所涉及的基本技术的功率模块100A的主要部分的示意性平面图如图40所示，应用例如SiC MOSFET作为半导体器件(芯片)的与图40对应的二合一模块的电路构成如图2所示。另外，沿着图40的IA－IA线的示意性剖面结构如图41所示。
功率模块100A具备：绝缘基板8、配置在绝缘基板8上的电流感测图案21/源极感测图案22/源电极图案1/输出电极图案2/漏电极图案3/栅电极图案9/源极感测图案11、配置在输出电极图案2上的多个半导体器件Q4、分别连接到各个半导体器件Q4的源电极与源电极图案1之间的引线部件12、配置在漏电极图案3上的多个半导体器件Q1、分别连接到各个半导体器件Q1的源电极(S1)与输出电极图案2之间的引线部件13、将源电极图案1引出到外部的负侧电力端子N、将漏电极图案3引出到外部的正侧电力端子P、以及将输出电极图案2引出到外部的输出端子O。另外，端子T24～CS4和端子CS1～SS1是控制各半导体器件Q1/Q4的动作的控制端子。在图40、图2中，省略其详细的记载。
基本技术的半导体器件Q1和Q4例如是SiC MOSFET。在图40中，示出半导体器件Q1和Q4分别并行配置有5个芯片的例子。
功率模块100A的主要部分被模制树脂15密封。绝缘基板8例如是在两面具有导电层的基板，且与安装有半导体器件Q1/Q4的面相反的一侧的导电层6例如露出到外部(参照图41)。
正侧电力端子P和漏电极图案3、负侧电力端子N和源电极图案1、以及输出端子O和输出电极图案2例如通过焊接等连接。同样地，源电极图案1和半导体器件Q4的源电极(S4)、输出电极图案2和半导体器件Q1的源电极(S1)分别通过引线部件12/13连接。由于焊接需要安装空间，所以特别是利用引线部件12/13的连接将功率模块100A的平面形状大型化。
在该例中，由于引线部件12/13，与多个半导体器件Q1/Q4的排列方向分别正交的方向的平面形状变大，难以小型化。
[第4实施方式]
第4实施方式所涉及的功率模块100的主要部分的示意性平面图如图42所示。另外，构成功率模块100的第1绝缘基板10和第2绝缘基板20的示意性剖面结构图与图7的(a)以及图7的(b)相同地表示。另外，沿着图42所示的IIA－IIA线的示意性剖面结构图如图43所示。例如应用SiC MOSFET作为半导体器件(芯片)的功率模块100的电路构成与第1～3实施方式的基本技术(图2)相同。
功率模块100具备第1绝缘基板10、配置在第1绝缘基板10的上方的第2绝缘基板20、以及配置在第1绝缘基板10上且在表面具有第1主电极和第1控制电极的第1半导体器件Q41/Q42，第1主电极配置于第1绝缘基板10与第2绝缘基板20的重叠部SP1/SP2，第1半导体器件Q41/Q42的第1控制电极配置于第1绝缘基板10与第2绝缘基板20的非重叠部NSP1。
功率模块100通过层叠第1绝缘基板10和第2绝缘基板20的构成实现二合一模块，第2绝缘基板20的至少一部分与第1绝缘基板10重叠，第2绝缘基板20的剩余部分不与第1绝缘基板10重叠(非重叠)。主电极是指源电极/漏电极。控制电极是指栅电极。
图42所示的功率模块100具备第1绝缘基板10/第1半导体器件Q41，Q42/输出端子O/栅极端子GT4/第2绝缘基板20/第2半导体器件Q11、Q12/正侧电力端子P/负侧电力端子N/栅极端子GT1。第1半导体器件Q41/Q42配置于第1绝缘基板10，输出端子O和栅极端子GT4与第1绝缘基板10连接。第2半导体器件Q11/Q12配置于第2绝缘基板20，正侧电力端子P、负侧电力端子N、以及栅极端子GT1与第2绝缘基板20连接。
图42所示的第1绝缘基板10和第2绝缘基板20的形状例如呈四边形。此外，基板的形状不需要限定于四边形。
这里，在图43中，将第2绝缘基板20侧定义为U侧(上)，将第1绝缘基板10侧定义为D侧(下)。该定义应用于以下所示的所有附图。
作为第1绝缘基板10以及第2绝缘基板20，例如能够应用AMB(Active MetalBrazed、Active Metal Bond)基板等。第1绝缘基板10在绝缘基板8D上(U：UP)侧具备导电层14D，在下(D：DOWN)侧具备导电层6D(图7的(b))。第2绝缘基板20在绝缘基板8U的U侧具备导电层14U，在D侧具备导电层6U(图7的(a))。以下，对于第1绝缘基板10上侧以及下侧、第2绝缘基板20的上侧以及下侧的表现也相同地记载。另外，在以下的实施方式中，导电层14D、导电层6D、导电层14U、以及导电层6U的记载固定，具有由Cu、Al构成的布线图案。
在图42以及图43所示的例子中，导电层14D具备第1栅电极图案14D1/输出电极图案14D2。第1栅电极图案14D1以沿着第1绝缘基板10的一边的细长的长方形配置。输出电极图案14D2与第1栅电极图案14D1分离(绝缘)地配置于第1绝缘基板10的大致整个面。
另外，与第1绝缘基板10对置地配置的第2绝缘基板20的D侧的导电层6U具备第2栅电极图案6U1/漏电极图案6U2/负极图案6U3，各个图案分离地构成导电层6U整体。第2栅电极图案6U1在功率模块100的俯视中，以沿着与第1栅电极图案14D1相反的一边的细长的长方形状地配置，漏电极图案6U2以比正侧电力端子P的宽度大的宽度与第2栅电极图案6U1平行配置，并且，负极图案6U3与漏电极图案6U2相邻且以比负侧电力端子N稍粗的宽度配置。
在第1绝缘基板10的第1栅电极图案14D1，通过焊接等连接有将第1半导体器件Q4的栅电极导出到外部的栅极端子GT4。图42示出分别使用2个第1半导体器件Q4和第2半导体器件Q1的例子。
在输出电极图案14D2的第1栅电极图案14D1侧的边缘部，将栅电极朝向栅极信号图案14D1侧地配置有第1半导体器件Q41/Q42。
另一方面，在与第1绝缘基板10对置地配置的第2绝缘基板20的漏电极图案6U2上，以与第1半导体器件Q41/Q42的栅电极相反的方向配置有第2半导体器件Q11/Q12的栅电极。
换句话说，具备第1非重叠部NSP1和第2非重叠部NSP3，在平面视图中，第1控制电极配置于第1非重叠部NSP1，第2控制电极配置于第2非重叠部NSP3。以下，第1非重叠部NSP1/第2非重叠部NSP3的第1/第2被省略。具体而言，在平面视图中，在第1半导体器件Q41/Q42的栅电极不与第2绝缘基板20重叠的位置、以及第2半导体器件Q11/Q12的栅电极不与第1绝缘基板10重叠的位置，第1绝缘基板10和第2绝缘基板20连接。非重叠部是也可以被称为栅极逃逸部的部分。
另外，同时，作为第1半导体器件Q41/Q42的U侧的主电极的源电极与第2绝缘基板20的负极电力图案6U3重叠，作为第2半导体器件Q11/Q12的D侧的主电极的源电极通过与第1绝缘基板10的输出电极图案14D2重叠的配置将第1绝缘基板10和第2绝缘基板20连接。
第1半导体器件Q41/Q42的主电极(源电极/漏电极)配置于第1导电层14D和第2导电层6U对置的重叠部SP1，第2半导体器件Q11/Q12的主电极配置于第1导电层14D和第2导电层6U对置的重叠部SP2。另外，第1半导体器件Q41/Q42的控制电极配置于不与第2导电层6U对置的非重叠部NSP1，第2半导体器件Q11/Q12的栅电极配置于不与第1导电层14D对置的非重叠部NSP3。
在第1半导体器件Q41/Q42的栅电极与栅极信号图案14D1之间、以及第2半导体器件Q11/Q12的栅电极与栅极信号图案6U1之间例如通过焊线连接。焊线由粗实线表示，省略参照附图标记。
功率模块100具备对第1绝缘基板10的U侧的第1导电层14D图像化而形成的输出图案14D2、对第2绝缘基板20的D侧的第2导电层6U图像化而形成的正极图案6U2以及负极图案6U3，第1半导体器件Q41/Q42的第1主电极与输出图案14D2连接，第1半导体器件Q41/Q42的第2主电极与负极图案6U3连接，第2半导体器件Q11、Q12的第1主电极与正极图案6U2连接，第2半导体器件Q11、Q12的第2主电极与输出图案14D2连接。
参照配置有第1半导体器件Q41和第2半导体器件Q12的部分的剖视图亦即图43对其连接关系进行说明。此外，对于相邻配置的第1半导体器件Q42与第2半导体器件Q11之间，连接关系也相同。
第1半导体器件Q41的主电极配置于重叠部SP1，第2半导体器件Q12的主电极配置于重叠部SP2。另外，第1半导体器件Q41的控制电极配置于非重叠部NSP1，第2半导体器件Q12的控制电极配置于非重叠部NSP3。而且，在第1半导体器件Q41与第2半导体器件Q12之间设置有非重叠部NSP2。非重叠部NSP2通过图像化形成。
作为第2半导体器件Q11的U侧的主电极的漏电极与连接有正侧电力端子P的漏电极图案6U2连接。另外，作为第2半导体器件Q11的D侧的主电极的源电极与输出电极图案14D2连接。
将漏电极连接到输出电极图案14D2的第1半导体器件Q41的U侧的源电极与第2绝缘基板20的负极电力图案6U3连接。负极电力图案6U3经由负侧电力端子N导出到外部。
若假设第1半导体器件Q41和第2半导体器件Q11同时导通，则电流按正侧电力端子P→漏电极图案6U2→第2半导体器件Q11→输出电极图案14D2→第1半导体器件Q41→负极电力图案6U3→负侧电力端子N的顺序流动。
图44示出安装第1半导体器件Q41/Q42后的第1绝缘基板10和安装第2半导体器件Q11/Q12后的第2绝缘基板20的从图42的GT1端子方向观察的示意性侧视图。此外，在图44中，省略重叠部SP1/SP2以及非重叠部NSP1/NSP2的位置关系的记载。
如图41～图43所示，重叠部SP1/SP2以及非重叠部NSP1/NSP3在平面视图中，错开第2绝缘基板20相对于第1绝缘基板10的位置地被配置。
如图45所示，第2绝缘基板20相对于第1绝缘基板10的错位方式考虑各种形状。图45的(a)示出在比较大的范围将几乎相同大小的第1绝缘基板10和第2绝缘基板20重叠的例子。图45的(b)示出将几乎相同大小的第1绝缘基板10和第2绝缘基板20仅重叠一部分的例子。图45的(c)示出将大小不同的第1绝缘基板10和第2绝缘基板20仅重叠一部分的例子。此外，第1绝缘基板10和第2绝缘基板20的形状并不局限于四边形。因此，若考虑基板形状，则第1/第2绝缘基板10/20的重叠方式各种各样。
以上说明的功率模块100不使用引线部件12/13等布线用的部件。通过不使用引线部件12/13，而使用焊线，能够缩短第1半导体器件Q41/Q42与第2半导体器件Q11/Q12之间的距离。换句话说，根据第4实施方式的构成，能够将功率模块的平面形状小型化。另外，第1绝缘基板10和第2绝缘基板20相对配置为共享半导体器件的芯片的厚度，所以能够将功率模块变薄芯片的厚度量，并且能够小型化重叠部SP的量。另外，也能够通过减少部件个数来提高功率模块的可靠性。并且，因为能够将从树脂模制露出的端子配置为不重叠，所以能够尽量增厚端子的厚度而减少电感。
此外，通过具备2个非重叠部的例子进行了说明，但非重叠部也可以是一个。接下来，对具备一个非重叠部的变形例的功率模块100B进行说明。
(变形例)
变形例的功率模块100B的示意性平面图如图46所示。另外，沿着图46的IIIA－IIIA线的示意性剖面结构如图47所示。
功率模块100B与功率模块100不同点在于，面朝下地配置有第2半导体器件Q12、具备柱状电极17、非重叠部NSP1是1个。功率模块100B以半导体器件(Q41/Q12)是2个的例子进行说明。
功率模块100B具备配置在第2绝缘基板20上的第2半导体器件Q12，第2半导体器件Q12的第2控制电极配置于非重叠部NSP1。
第2半导体器件Q12面朝下地配置于第1绝缘基板10的D侧的导电层6U。换句话说，第2半导体器件Q12的源电极与在第2绝缘基板20的D侧的导电层6U上形成的源电极图案6U4连接。
第2半导体器件Q12的漏电极与在第1绝缘基板10的U侧的导电层14D形成的漏电极图案14D3连接。漏电极图案14D3通过正侧电力端子P导出到外部。
第2半导体器件Q12的源电极经由源电极图案6U4和柱状电极17与在第1绝缘基板10的U侧的导电层14D形成的输出电极图案14D2连接。输出电极图案14D2通过输出端子O导出到外部。
将源电极连接到输出电极图案14D2的第1半导体器件Q41的漏电极与在第2绝缘基板20的D侧形成的负极电力图案6U3连接。负极电力图案6U3通过负极电力端子N导出到外部。
这样，非重叠部即使是1个也能够构成功率模块。
[第5实施方式]
构成第5实施方式所涉及的功率模块200的第1绝缘基板10的安装后的示意性平面图如图48的(a)所示。另外，功率模块200的第2绝缘基板20的安装后的示意性平面图如图48的(b)所述。另外，使图48所示的第1绝缘基板10和第2绝缘基板20重合为各绝缘基板的一端部与搭载于对置的绝缘基板的半导体器件一部分重叠时的沿着IVA－IVA线的示意性剖面结构如图49所示。
功率模块200是将第1半导体器件Q4和第2半导体器件Q1分别并行5个而构成的二合一模块。在通过层叠第1绝缘基板10和第2绝缘基板20的构成实现二合一模块的点上，功率模块200与功率模块100相同。
功率模块200具备第1绝缘基板10/第1半导体器件Q41－Q45/输出端子O/栅极端子GT4/源极感测端子SS4/第2绝缘基板20/第2半导体器件Q11～Q15/正侧电力端子P/负侧电力端子N/栅极端子GT1/源极感测端子SS1。
第1导电层14D具备与多个第1半导体器件Q41～Q45同一种类的主电极(漏电极)连接的第1共用电极图案14D2，第2导电层6U具备与多个第2半导体器件Q11～Q15同一种类的主电极(漏电极)连接的第2共用电极图案6U2。
另外，第1共用电极图案14D2和第2共用电极图案6U2经由第2半导体器件Q11～Q15连接。
在第5实施方式中，第1绝缘基板10的形状由长方形的例子表示。在第1绝缘基板10的U侧的导电层14D上分别分离地配置有第1栅电极图案14D1/输出电极图案14D2/源极感测图案14D3。
输出电极图案14D2例如是沿着第1绝缘基板10的长边较长且沿着一短边弯曲的形状。输出端子O从输出电极图案14D2的弯曲部14D2A向第1绝缘基板10的长边方向的外侧导出。
第1半导体器件Q41－Q45以将栅电极朝向弯曲部14D2A侧的方向在输出图案14D2的长边的边缘侧被配置成一列。
第1栅电极图案14D1以细长的形状配置为与第1半导体器件Q41－Q45的栅电极的排列平行。源极感测图案14D3是与第1栅电极图案14D1相同的形状，与第1栅电极图案14D1平行地配置。
栅极端子GT4从第1栅电极图案14D1的输出端子O侧的端部向与第1半导体器件Q45相反的方向的外侧导出。源极感测端子SS4从源极感测图案14D3的输出端子O侧的端部向与第1半导体器件Q45相反的方向的外侧导出。
在与第1半导体器件Q41－Q45排列成一列的一边相反的一侧的边的边缘侧由虚线表示的四边Q11S－Q15S是连接有配置于第2绝缘基板20的第2半导体器件Q11－Q15的源电极的部分。
在第5实施方式中，第2绝缘基板20的形状是与第1绝缘基板10几乎相同的大小的长方形。在第2绝缘基板20的D侧的导电层6U分别分离地配置有第2栅电极图案6U1/正极图案6U2/负极图案6U3/源极感测图案6U4。
第2绝缘基板20反过来与第1绝缘基板10连接。负极图案6U3是与第1半导体器件Q41－Q45的源电极连接的图案。在负极图案6U3中由虚线所示的四边Q41S－Q45S是连接有配置于第1绝缘基板10的第1半导体器件Q41－Q45的源电极的部分。
因此，负极图案6U3是具备弯曲部6U3A的形状，该弯曲部6U3A的形状若反过来则作为第1半导体器件Q41－Q45侧的一边的长边方向较长，且在一短边附近向与输出电极图案14D2相反方向弯曲较短的长度。负侧电力端子N从负极图案6U3的弯曲部6U3A向第2绝缘基板20的长边方向的外侧导出。
正极图案6U2是具备与负极图案6U3相邻并与负极图案6U3啮合的弯曲部6U2A的形状。换句话说，正极图案6U2是在与负侧电力端子N相反的一侧的短边附近向与负极图案6U3相反方向弯曲，且该图案宽度比负极图案6U3稍宽的形状。正侧电力端子P从正极图案6U2的弯曲部6U2A向与负侧电力端子N相反的方向的外侧导出。
第2半导体器件Q11－Q15在将栅电极朝向与负极图案6U3相反的一侧的方向上使源电极成为D侧配置成一列。负极图案6U3是与第1半导体器件Q41－Q45同一种类的主电极连接的共用电极图案(第2共用电极图案)。
第2栅电极图案6U1以细长的形成配置为与第2半导体器件Q11－Q15的栅电极的排列平行。源极感测图案6U4是与第2栅电极图案6U1相同的形状，与第2栅电极图案6U1平行地配置。
栅极端子GT1从第2栅电极图案6U1的正侧电力端子P侧的端部向与第1半导体器件Q11相反方向的外侧导出。源极感测端子SS1从源极感测图案6U4的正侧电力端子P侧的端部向与第1半导体器件Q11相反方向的外侧导出。
构成功率模块200的第1半导体器件Q41－Q45与第2半导体器件Q11－Q15的连接关系仅在半导体器件并行连接5个的点上与功率模块100不同。若关注各个半导体器件，则例如第1半导体器件Q41和第2半导体器件Q11的连接关系与功率模块100相同，输出图案14D2(第1共用电极图案)和负极图案6U3(第2共用电极图案)经由第1半导体器件Q41－Q45连接。
图49示出第1半导体器件Q41与第2半导体器件Q11的连接部分的示意性剖面结构。通过在图49中记载重叠部SP1/SP2、非重叠部NP1/NP2/NP3以及各参照附图标记，而省略说明。
此外，示出输出电极图案14D2/负极图案6U3/正极图案6U2各个图案具备弯曲部14D2A/弯曲部6U3A/弯曲部6U2A的例子，但各弯曲部主要用于调整相邻的其他的端子间的间隔，也可以不必具备。另外，示出了具备正侧电力端子P/负侧电力端子N/栅极端子GT1/源极感测端子SS1等用于与外部连接的端子的例子，但也可以不必具备这些端子。接下来，对将这些端子变形后的功率模块200A进行说明。
(各端子的变形例)
功率模块200A与功率模块200的不同点在于不具备外部连接用的其他部件。除此以外的构成与功率模块200相同。
沿着功率模块200A的VA－VA(图48)的示意性剖面结构如图50所示。另外，沿着VIA－VIA线的示意性剖面结构如图51所示。
如图50和图51所示，功率模块200A的输出图案14D2、正极图案6U2、以及负极图案6U3在平面视图中延伸配置到形成有各图案的第1绝缘基板10以及第2绝缘基板20的外部。
换句话说，也可以将第1绝缘基板10的U侧的导电层14D和第2绝缘基板20的D侧的导电层6U保持原样延长并与外部连接。另外，也可以代替弯曲部14D2A等，在延长的前端成型为适当的形状。
此外，在该例中，正极图案6U2和负极图案6U3从相同的导电层6U导出，相对于此，输出图案14D2从导电层14D导出。因此，输出图案14D2的高度与其他的端子不同。
在使输出图案的高度不与其他的端子一致的情况下，考虑图52所示的构成。图52是沿着功率模块200A的VIA－VIA线(图48)的示意性剖面结构。
第2绝缘基板20具备输出端子6Uo，输出图案14D2经由柱状电极16与输出端子6Uo连接。
通过这样构成，能够使所有端子的高度对齐。
另外，也考虑其他的变形例。导电层14D和导电层6U例如是形成于AMB基板的表面的铜箔。因此，为了使大电流流动，而需要增大面积。但是，也考虑不能确保大面积的情况。
因此，在不能确保大面积的情况下，考虑图53所示的构成。图53是沿着其他的变形例的VA－VA线的示意性剖面结构。图53相对于图50不同点在于，具备厚度较厚的正侧电力端子P和负侧电力端子N。此外，关于输出端子O的部分的图示与正侧电力端子P相同，所以省略。
功率模块200具备与输出图案14D2连接的输出端子O、与正极图案6U2连接的正极端子P、以及与负极图案6U3连接的负极端子N，输出端子O、正极端子P以及负极端子N的各端子的厚度也可以比输出图案14D2、正极图案6U2以及负极图案6U3的各图案的厚度厚。
导电材料例如是铜、铝、镍、铁、银、金等金属材料。另外，也可以使用包括例如Ag、W、Mo等金属粒子的具有导电性的树脂。
通过这样构成，能够使功率模块成为超薄型且小型化。
[第6实施方式]
构成第6实施方式所涉及的功率模块300的第2绝缘基板20的示意性平面图如图54所示。另外，功率模块300的第2绝缘基板20的安装后的安装面侧(D侧)的表面如图55所示。另外，功率模块300的第1绝缘基板10的安装后的安装面侧(U侧)的表面如图56所示。
功率模块300是排列3个功率模块200而构成的六合一模块。例如应用SiC MOSFET作为半导体器件(芯片)的与图54～图56对应的六合一模块的不包括控制端子的基本的电路构成如图57所示。
图58所示的功率模块300具备：第1绝缘基板10，其具备第1导电层14D；第2绝缘基板20，其与第1绝缘基板10对置地配置，并且具备与第1导电层14D对置的第2导电层6U；第1半导体器件Q4，其第1主电极与第1导电层14D连接；第2半导体器件Q1，其第1主电极与第2导电层20连接；非重叠部NSP，其在平面视图中仅具备第1导电层14D和第2导电层6U中的任意一方；以及重叠部SP，其在平面视图中具备第1导电层14D和第2导电层6U的双方，在平面视图中，第1半导体器件Q4的第2主电极和第2导电层6U、以及第2半导体器件Q1的第2主电极和第1导电层14D配置于重叠部SP1，在平面视图中，第1半导体器件Q4的第1控制电极和第2半导体器件Q1的第2控制电极配置于非重叠部NSP。
功率模块300与功率模块200相同地，在第2绝缘基板20的D侧的表面具备正侧电力端子PU～PW/负侧电力端子NU～NW，在第1绝缘基板10的U侧的表面具备输出端子U/V/W。U/V/W表示三相的各相。此外，在图54中省略栅极端子和源极感测端子的记载。
此外，功率模块300与功率模块100/200不同点在于，通过图像化进行的图案形成来形成全部的重叠部SP1/SP2和非重叠部NSP1～NSP3。
图54是第2绝缘基板20的俯视图，由虚线记载第2绝缘基板20的D侧的表面的图案。构成U相的负极图案6UU3与功率模块200的负极图案6U3相同。另外，构成U相的正极图案6UU2与功率模块200的正极图案6U2相同。其他的V相和W相也相同。
通过参照图55明确的是图案形状相同。配置有与图48所示的正极图案6U2、负极图案6U3相同的形状的正极图案6UU2/6VU2.6WU2以及负极图案6UU3/6VU3/6WU3。
如图56所示，第1绝缘基板10也相同。配置有与功率模块200的输出图案14D2相同的形状的3个输出图案14UD2/14VD2/14WD2。
这样，功率模块300并行地排列3个功率模块200。图58示出沿着功率模块300的VIIA－VIIA线的示意性剖面结构，在图中标注重叠部SP1～SP6、非重叠部NP1～NSP7以及各参照附图标记，从而省略详细的连接关系的说明。
根据图58明确的是，功率模块300具备多个重叠部SP1～SP6和多个非重叠部NSP1～NSP7，在第1半导体器件Q4和第2半导体器件Q1的排列方向上，非重叠部NP1～NSP7和重叠部SP1～SP6交替地配置。
功率模块300的特征在于通过图像化形成所有重叠部SP1～SP6和非重叠部NP1～NSP7。因此，根据图58明确的是，第1绝缘基板10和第2绝缘基板20使各个基板的端部一致地重叠。
此外，也可以在第2绝缘基板20的U侧具备第3导电层14U，在第3导电层14U具备正极图案或者负极图案。该情况下，在图58中，用未图示的导通孔连接第3导电层14U和第2导电层6U的例如正极图案6WU2/6VU2/6UU2的各图案。根据该构成，能够由第3导电层14U形成正极的母线(共用电极)。
通过使用第3导电层14U作为母线，能够缩短电流路径，能够减少电感分量。另外，因为不需要在功率模块的外侧连接电力端子彼此，所以也能够使功率模块成为超薄型并且小型化。此外，第3导电层14U通过用导通孔与第2导电层6U的负极图案6UU3/6VU3/6WU3连接，也容易成为负极的母线。
另外，通过这样重叠配置第1绝缘基板10和第2绝缘基板20，能够使第1/第2绝缘基板10/20的翘曲相互地取消，能够减少翘曲。另外，第1绝缘基板10和第2绝缘基板20的面积实质上相同，从而能够进一步减少翘曲。
另外，通过使第1绝缘基板10和第2绝缘基板20的材质实质上相同，能够更有效地减少翘曲。另外，通过使各个基板的厚度实质上相同，能够进一步减少翘曲。实质上相同是指即使不是严格相同也能得到相同的作用效果的范围。
通过减少翘曲，能够降低产生模制树脂15的剥离、龟裂的产生、绝缘不良等的危险性，提高功率模块的可靠性。此外，减少翘曲的作用效果在功率模块100/200中也能得到。
(制造方法)
对第6实施方式的功率模块300的制造方法进行说明。
功率模块300的第2绝缘基板20的(与D侧相反的一侧的)示意性平面图如图59所示。另外，同样地，第2绝缘基板20的安装前的D侧的示意性平面图如图60所示。另外，功率模块300的第1绝缘基板10的安装前的U侧的示意性平面图如图61所示。
另外，从图59的箭头A方向观察功率模块300的安装后的在第1绝缘基板10接合第2绝缘基板20之前的样子的示意性鸟瞰构成图如图62所示。另外，将该第2绝缘基板20与第1绝缘基板10接合之后的(与D侧相反的一侧的)示意性平面图如图63所示。另外，树脂密封后的功率模块300的示意性平面图如图64所示。另外，从图64的箭头A方向观察树脂密封后的外观的示意性鸟瞰构成图如图65所示。
功率模块300的制造方法具有：形成非重叠部NSP以及重叠部SP的图案的工序，其中，在与具备第1导电层14D的第1绝缘基板10对置地配置，并且具备与第1导电层14D对置的第2导电层6U的第二绝缘基板20的平面视图中，非重叠部NSP仅具备第1导电层14D和第2导电层6U的任意一方，重叠部SP具备第1导电层14D和第2导电层6U双方；在第1半导体器件Q4的第1控制电极配置于非重叠部NSP的位置，将第1半导体器件Q4的第1主电极与第1导电层14D的重叠部SP连接的工序；在第2半导体器件Q1的第2控制电极配置于非重叠部NSP的位置，将第2半导体器件Q1的第1主电极与第2导电层6U的重叠部SP连接的工序；以及将第1半导体器件Q4的第2主电极与第2导电层6U连接，将第2半导体器件Q1的第2主电极与第1导电层14D连接的工序。
(a)首先，对与第2半导体器件Q1的第2控制电极对置的部分的第1绝缘基板10的表面的第1导电层14D图案化。图案化通过蚀刻导电层14D来形成各图案(图61)。同样地，对与第1半导体器件Q4的控制信号端子对置的部分的第2绝缘基板20的表面的第2导电层6U图案化(图60)。
(b)接下来，使第1半导体器件Q4的第1主电极与第1导电层14D连接，使第2半导体器件Q1的第1主电极与和第1绝缘基板10对置地配置的第2绝缘基板20的下侧表面的第2导电层6U连接。
(c)接下来，用焊线将第1半导体器件Q4的第1控制电极与第1栅极信号图案14UD1(GT4)连接，用焊线将第2半导体器件Q1的第2控制电极与第2栅极信号图案6UD1(GT1)连接。
(d)接下来，分别用焊线连接第1半导体器件Q4的第2主电极和第2导电层6U、以及第2半导体器件Q1的第2主电极和第1导电层14D。
(e)接下来，用模制树脂15密封第1绝缘基板10和第2绝缘基板20的至少各半导体器件的搭载面、各基板的对置部分以及各基板的端面。并且，也可以在配置有半导体器件Q1－Q6的第1绝缘基板10的下侧表面或者第2绝缘基板的上侧表面的任意一方或者两方搭载冷却器。
另外，功率模块100/200的制造方法也能够用与功率模块300同样的制造方法制造，但也考虑其他的方法。
功率模块100/200的制造方法也可以为具有如下工序的方法，即，在第1绝缘基板10的上侧表面的第1导电层14D连接第1半导体器件Q4的第1主电极；在第2绝缘基板20的下侧表面的第2导电层6U连接第2半导体器件Q1的第1主电极；通过如下的配置连接第1绝缘基板10和第2绝缘基板20，即，第1半导体器件Q4的第2主电极和第2导电层6U以及第2半导体器件Q1的第2主电极和第1导电层14D分别重叠，并且第1半导体器件Q4的第1控制电极和第2导电层6U以及第2半导体器件Q1的第2控制电极和第1导电层14D分别成为非重叠。
换句话说，功率模块100/200使安装后的第1绝缘基板10与第2绝缘基板的平面位置错开层叠，在非重叠部配置有半导体器件的控制电极。因此，在连接第1/第2绝缘基板10/20之后，也能够将半导体器件的控制电极与控制端子连接。
(功率模块的具体例)
第4～6实施方式所涉及的功率模块的具体例与图28～图30同样地表示。
(半导体器件的构成例)
能够应用于第4～6实施方式的半导体器件的构成例与图31～图35同样地表示。
在三相交流逆变器140的示意性电路构成中，应用SiC MOSFET作为半导体器件，在电源端子PL、接地端子NL之间连接有缓冲电容器C的电路构成例与图36(a)同样地表示。同样地，在三相交流逆变器140A的示意性电路构成中，应用IGBT作为半导体器件，在电源端子PL、接地端子NL之间连接缓冲电容器C的电路构成例与图36同样地表示。
(应用功率模块的应用例)
使用作为半导体器件应用SiC MOSFET的第4～6实施方式所涉及的功率模块构成的三相交流逆变器140与图37同样地表示。
使用作为半导体器件应用IGBT的第4～6实施方式的功率模块20T构成的三相交流逆变器140A与图38同样地表示。
第4～6实施方式所涉及的功率模块也能够构成为一对一、二合一、四合一、六合一中的任意一方。
(具备冷却器的功率模块的构成例)
具备冷却器72的第4～6实施方式所涉及的功率模块190的示意性结构剖视图如图66所示。功率模块190在第1绝缘基板10的下侧表面或者第2绝缘基板的上侧表面的任意一方或者两方具备冷却器72。
功率模块190在第4实施方式所涉及的功率模块100上安装或者粘贴冷却器72。并且，具备绝缘板70、传热板71以及冷却器72。
绝缘板70配置为与构成功率模块100的第2绝缘基板20的U侧的面接触。绝缘板70用于将第2绝缘基板20的U侧的导电层14U和冷却器72绝缘。
在绝缘板70的U侧的面配置有传热板71，还在U侧配置有冷却器72。冷却器72在该例中是空气冷却的散热片(fin)。此外，也可以应用水冷方式的冷却器。另外，也可以不必具备传热板71。
根据功率模块190，第1绝缘基板10与第2绝缘基板之间的距离近(薄)，所以能够将热量从第2绝缘基板20高效地散热。特别是，若在构成功率模块90的第1绝缘基板10的D侧的面具备冷却器72并冷却两面则能够进行更高效的散热。冷却器72也可以配置于第1绝缘基板10的D侧的表面或者第2绝缘基板20的不与第1绝缘基板10对置的面(第2绝缘基板的上表面侧的表面)的任意一方或者两方。
如以上说明那样，根据第4～6实施方式，不需要引线部件12/13等布线用的部件，所以能够缩短第1半导体器件Q4与第2半导体器件Q1之间的距离。换句话说，根据第4～6实施方式的构成，能够将功率模块的平面尺寸小型化。另外，第1绝缘基板10和第2绝缘基板20能够对置地配置为共享半导体器件的芯片的厚度，所以能够使功率模块成为超薄型并且小型化。
另外，因为将第1、第2绝缘基板对置地配置，所以能够减少功率模块的翘曲，能够提高功率模块的可靠性。
[其他的实施方式]
如上述那样，记载了第1～第6实施方式，但构成该公开的一部分的论述以及附图是例示性的内容，不应该理解为限定的内容。根据该公开，本领域技术人员清楚各种代替实施方式、实施例以及运用技术。
这样，包括本说明书中未记载的各种实施方式等。
工业上的可用性
本实施方式能够应用于使用IGBT、二极管、MOS(Si系、SiC系、GaN系、或者AiN系的任意一方)等功率电路元件的功率模块，能够利用于面向HEV(Hybrid Electric Vehicle：混合动力车辆)/EV(Electric Vehicle：电动汽车)的逆变器、面向工业设备的逆变器、变换器等广泛的应用领域。
符号说明
1…源电极图案；2…输出电极图案；3…漏电极图案；4、5、7、12、13、26、46…引线部件；6U、6D、14U、14D…导电层；6Uo…输出端子；6U1～6U4…第2导电层(6U)的导电图案；8…绝缘基板；10…第1绝缘基板；11、22…源极感测图案；141、143、145…第1共用电极图案；142、143、146…第2共用电极图案；14D1～14D3…第1导电层(14D)的导电图案；15…模制树脂；16、17、27、29、33、37…柱状电极(四边形)；18、28…导通孔；20…第2绝缘基板；21…电流感测图案；40…栅极信号电极图案；41…源极感测信号电极图案；431…第1漏电极图案；432…第2漏电极图案；433…第3漏电极图案；434…第4漏电极图案；435…第5漏电极图案；436…第6漏电极图案；50、50T、90、100、100A、200A、200B、190、200、210、300…功率模块；70…绝缘板；71…传热板；72…冷却器；Q1～Q6、110、110A…半导体器件(半导体芯片)；P、PU、PV、PW…正侧电力端子；N、NU、NV、NW…负侧电力端子；BP、BN…母线；S1～S6…源电极；D1～D6…漏电极；GT1～GT6…栅电极端子；G1～G6…控制电极(栅电极)；SP1、SP2…重叠部；NSP1～NSP7…非重叠部。

Claims (22)

1.一种功率模块，其特征在于，具备：
第1绝缘基板，其具备第1导电层；
第1半导体器件，其配置在上述第1导电层上，且主电极的一方与上述第1导电层连接；
第2绝缘基板，其在上述第1绝缘基板上方与上述第1半导体器件对置地配置，且在表面以及背面具备第2导电层以及第3导电层；
第1柱状电极，其连接上述第1导电层与上述第2导电层；以及
第2柱状电极，其连接上述第1半导体器件的主电极的另一方与上述第3导电层，
上述第2导电层连接于向上述第1半导体器件供给电源的正极图案和负极图案的任意一方，上述第3导电层连接于另一方。
2.根据权利要求1所述的功率模块，其特征在于，
上述正极图案配置于上述第2导电层以及上述第3导电层的任意一方，上述负极图案配置于另一方。
3.根据权利要求1或2所述的功率模块，其特征在于，
上述第1导电层具备第1共用电极图案，该第1共用电极图案与多个上述第1半导体器件的同一种类的主电极连接。
4.根据权利要求3所述的功率模块，其特征在于，
上述功率模块具备：
第2共用电极图案，其与上述第1导电层的上述第1共用电极图案不同；
第2半导体器件，其配置在上述第2共用电极图案上；以及
引线部件，其连接上述第1共用电极图案与上述第2半导体器件的主电极的一方。
5.根据权利要求4所述的功率模块，其特征在于，
上述半导体器件的主电极以及上述第1共用电极图案和上述第2共用电极图案的任意一方通过上述第1柱状电极与上述第2绝缘基板的上述第3导电层连接，上述第1共用电极图案和上述第2共用电极图案的另一方经由上述第2柱状电极和贯通上述第2绝缘基板的导通孔与上述第2导电层连接。
6.根据权利要求1～5中任一项所述的功率模块，其特征在于，
上述第2导电层具备多个电极图案，上述正极图案和上述负极图案交替地配置在上述第2绝缘基板的两面的每一面。
7.根据权利要求5或6所述的功率模块，其特征在于，
上述导通孔在上述第2绝缘基板上被配置成列状，上述第2柱状电极被配置成与上述导通孔的列并行。
8.根据权利要求7所述的功率模块，其特征在于，
上述导通孔的列中，交替地配置正极的导通孔和负极的导通孔。
9.根据权利要求1～8中任一项所述的功率模块，其特征在于，
上述第1绝缘基板具备输出端子，
上述第2绝缘基板具备电源端子。
10.一种功率模块，其特征在于，具备：
第1绝缘基板；
第2绝缘基板，其配置在上述第1绝缘基板的上方；以及
第1半导体器件，其配置在上述第1绝缘基板上，且在表面具有第1主电极和第1控制电极，
上述第1主电极配置在上述第1绝缘基板与上述第2绝缘基板的重叠部，
上述第1控制电极配置在上述第1绝缘基板与上述第2绝缘基板的非重叠部。
11.根据权利要求10所述的功率模块，其特征在于，
上述功率模块具备第2半导体器件，该第2半导体器件配置在上述第2绝缘基板上，且在表面具有第2主电极和第2控制电极，
上述第2控制电极配置在上述非重叠部。
12.根据权利要求11所述的功率模块，其特征在于，
在平面视图中，错开位置地配置上述重叠部以及上述非重叠部，以便上述第1主电极以及上述第2主电极与所对置的基板重叠，并且，上述第1控制电极以及上述第2控制电极分别不与所对置的基板重叠。
13.根据权利要求11或12所述的功率模块，其特征在于，
上述功率模块具备：
第1非重叠部；以及
第2非重叠部，
在平面视图中，上述第1控制电极配置在上述第1非重叠部，上述第2控制电极配置在上述第2非重叠部。
14.一种功率模块，其特征在于，具备：
第1绝缘基板，其具备第1导电层；
第2绝缘基板，其被配置成至少一部分与上述第1绝缘基板对置，并且具备与上述第1导电层对置的第2导电层；
第1半导体器件，其第1主电极与上述第1导电层连接；
第2半导体器件，其第1主电极与上述第2导电层连接；
非重叠部，其在平面视图中仅具备上述第1导电层和上述第2导电层的任意一方；以及
重叠部，其在平面视图中具备上述第1导电层和上述第2导电层的双方，
在平面视图中，上述第1半导体器件的第2主电极和上述第2导电层以及上述第2半导体器件的第2主电极和上述第1导电层配置在上述重叠部，
在平面视图中，上述第1半导体器件的第1控制电极和上述第2半导体器件的第2控制电极配置在上述非重叠部。
15.根据权利要求14所述的功率模块，其特征在于，
上述功率模块具备：
多个上述重叠部；以及
多个上述非重叠部，
上述第1半导体器件以及上述第2半导体器件分别呈多个元件排列成列状的排列，
在上述第1半导体器件和上述第2半导体器件的排列方向上，交替地配置上述非重叠部和上述重叠部。
16.根据权利要求11～15中任一项所述的功率模块，其特征在于，
上述功率模块具备：
输出图案，其将上述第1绝缘基板的上侧表面的第1导电层图案化而形成；以及
正极图案以及负极图案，其将上述第2绝缘基板的下侧表面的第2导电层图案化而形成，
上述第1半导体器件的主电极的一方与上述输出图案连接，
上述第1半导体器件的主电极的另一方与上述负极图案连接，
上述第2半导体器件的主电极的一方与上述正极图案连接，
上述第2半导体器件的主电极的另一方与上述输出图案连接。
17.根据权利要求16所述的功率模块，其特征在于，
在平面视图中，上述输出图案、上述正极图案以及上述负极图案配置成延伸到形成有各图案的上述第1绝缘基板以及上述第2绝缘基板的外部。
18.根据权利要求16或17所述的功率模块，其特征在于，
上述第1导电层具备第1共用电极图案，该第1共用电极图案与多个上述第1半导体器件的同一种类的主电极连接，
上述第2导电层具备第2共用电极图案，该第2共用电极图案与多个上述第2半导体器件的同一种类的主电极连接。
19.根据权利要求16～18中任一项所述的功率模块，其特征在于，
在上述第2绝缘基板的上侧表面具备第3导电层，
上述第3导电层具备上述正极图案或者上述负极图案。
20.一种功率模块的制造方法，其特征在于，具有：
在第1绝缘基板的表面的导电层上安装半导体器件的工序；
在上述半导体器件的主电极和上述导电层的表面分别形成至少一个柱状电极的工序；以及
将上述柱状电极的任意一方的前端连接于与上述第1绝缘基板对置地配置的第2绝缘基板的一个面的导电层连接，将另一方的上述柱状电极的前端连接于上述第2绝缘基板的另一个面的导电层的工序。
21.一种功率模块的制造方法，其特征在于，具有：
将第1绝缘基板的上侧表面的第1导电层与第1半导体器件的第1主电极连接的工序；
将第2绝缘基板的下侧表面的第2导电层与第2半导体器件的第1主电极连接的工序；以及
以如下的配置连接上述第1绝缘基板与上述第2绝缘基板的工序，该配置为，上述第1半导体器件的第2主电极与上述第2导电层，以及上述第2半导体器件的第2主电极与上述第1导电层分别重叠，并且上述第1半导体器件的第1控制电极与上述第2导电层，以及上述第2半导体器件的第2控制电极与上述第1导电层分别为非重叠。
22.一种功率模块的制造方法，其特征在于，具有：
将非重叠部以及重叠部的图案化的工序，其中，在配置成与具备第1导电层的第1绝缘基板的至少一面对置且具备与上述第1导电层对置的第2导电层的第2绝缘基板的平面视图中，上述非重叠部仅具备上述第1导电层和上述第2导电层的任意一方，上述重叠部具备上述第1导电层和上述第2导电层的双方；
在上述第1半导体器件的第1控制电极配置于上述非重叠部的位置，将第1半导体器件的第1主电极与上述第1导电层的上述重叠部连接的工序；
在上述第2半导体器件的第2控制电极配置于上述非重叠部的位置，将第2半导体器件的第1主电极与上述第2导电层的上述重叠部连接的工序；以及
将上述第1半导体器件的第2主电极与上述第2导电层连接，将上述第2半导体器件的第2主电极与上述第1导电层连接的工序。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020053622A (ja) * 2018-09-28 2020-04-02 京セラ株式会社 パワーモジュール及びパワーモジュールを有する電気装置
CN111919295A (zh) * 2018-03-26 2020-11-10 松下知识产权经营株式会社 半导体组件
CN114021468A (zh) * 2021-11-11 2022-02-08 天津大学 一种多尺度焊接结构的疲劳寿命预测方法、装置及设备

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10700037B2 (en) * 2017-11-13 2020-06-30 Infineon Technologies Ag Reinforcement for electrical connectors
JP7008241B2 (ja) * 2018-02-23 2022-01-25 パナソニックＩｐマネジメント株式会社 スイッチング電源装置
JP7002994B2 (ja) * 2018-05-15 2022-01-20 株式会社東芝 半導体装置
BR102019021642A2 (pt) * 2018-10-22 2020-05-05 Deere & Co dispositivo semicondutor
US10685900B2 (en) 2018-10-22 2020-06-16 Deere & Company Packaging of a semiconductor device with phase-change material for thermal performance
JPWO2021187409A1 (zh) * 2020-03-19 2021-09-23
JP2021177519A (ja) * 2020-05-08 2021-11-11 株式会社東芝 半導体装置
CN117501446A (zh) * 2021-06-17 2024-02-02 罗姆股份有限公司 半导体装置
WO2023053823A1 (ja) * 2021-09-29 2023-04-06 ローム株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014130894A (ja) * 2012-12-28 2014-07-10 Toyota Motor Corp 半導体モジュール
CN104040715A (zh) * 2012-02-09 2014-09-10 富士电机株式会社 半导体器件
CN105103289A (zh) * 2013-05-16 2015-11-25 富士电机株式会社 半导体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007005233B4 (de) * 2007-01-30 2021-09-16 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Leistungsmodul
JP5241177B2 (ja) * 2007-09-05 2013-07-17 株式会社オクテック 半導体装置及び半導体装置の製造方法
US8450845B2 (en) * 2008-04-09 2013-05-28 Fuji Electric Co., Ltd. Semiconductor device
JP2011114176A (ja) * 2009-11-27 2011-06-09 Mitsubishi Electric Corp パワー半導体装置
CN104170075B (zh) 2012-03-15 2018-06-26 富士电机株式会社 半导体装置
JP6096614B2 (ja) * 2013-07-11 2017-03-15 株式会社 日立パワーデバイス パワー半導体モジュールおよびそれを用いた電力変換装置
WO2015176985A1 (en) * 2014-05-20 2015-11-26 Abb Technology Ag Semiconductor power module with low stray inductance

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104040715A (zh) * 2012-02-09 2014-09-10 富士电机株式会社 半导体器件
JP2014130894A (ja) * 2012-12-28 2014-07-10 Toyota Motor Corp 半導体モジュール
CN105103289A (zh) * 2013-05-16 2015-11-25 富士电机株式会社 半导体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111919295A (zh) * 2018-03-26 2020-11-10 松下知识产权经营株式会社 半导体组件
JP2020053622A (ja) * 2018-09-28 2020-04-02 京セラ株式会社 パワーモジュール及びパワーモジュールを有する電気装置
JP7034043B2 (ja) 2018-09-28 2022-03-11 京セラ株式会社 パワーモジュール及びパワーモジュールを有する電気装置
CN114021468A (zh) * 2021-11-11 2022-02-08 天津大学 一种多尺度焊接结构的疲劳寿命预测方法、装置及设备
CN114021468B (zh) * 2021-11-11 2024-05-07 天津大学 一种多尺度焊接结构的疲劳寿命预测方法、装置及设备

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