JP4707330B2 - 半導体装置およびその製造方法 - Google Patents
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Description
また、本発明によれば、半導体基板と、半導体基板の上部に設けられた下部配線と、該下部配線を埋めこむ第1層間絶縁膜と、第1層間絶縁膜上に設けられた下部電極、その上部に設けられる上部電極、および、これらの電極に挟まれた誘電膜を有するMIMキャパシタと、MIMキャパシタを埋めこむ第2層間絶縁膜と、第2層間絶縁膜の上部に設けられた上部配線と、前記第1層間絶縁膜と前記第2層間絶縁膜との間に設けられ、平坦化された第3層間絶縁膜とを含み、下部電極が上部配線と電気的に接続される、ことを特徴とする半導体装置が提供される。
本実施形態に係る半導体装置は、多層銅配線を含むロジック回路素子中に、MIMキャパシタ、抵抗素子といった受動素子を設けた構造を具備する。
本実施形態に係る半導体装置は、MIMキャパシタを有する層と同層にインダクタが設けられている。
202 第1銅配線層
204 絶縁膜
206 層間絶縁膜
208 Al含有多層膜
210 誘電体膜
212 上部導電膜
214 下部銅配線
216 上部電極
217 コンタクト
218 第2抵抗素子
219 コンタクト
220 下部電極
222 下部電極
224 第1抵抗素子
226a ダミー金属膜
226b ダミー金属膜
228 層間絶縁膜
230 絶縁膜
232 銅配線用溝
236 ビアホール
238 上部銅配線
239 第2銅配線層
240 ビアプラグ
241 ビアプラグ
242 第1導体
243 ビアプラグ
244 第2導体
245 ビアプラグ
246 第3導体
248 第4導体
250 受動素子層
260 キャパシタ
270 インダクタ
Claims (18)
- 半導体基板と、
前記半導体基板の上部に設けられた下部配線と、
該下部配線を埋めこむ第1層間絶縁膜と、
前記第1層間絶縁膜上に設けられた下部電極、その上部に設けられる上部電極、および、これらの電極に挟まれた誘電膜を有するMIMキャパシタと、
前記MIMキャパシタを埋めこむ第2層間絶縁膜と、
前記第2層間絶縁膜の上部に設けられた上部配線と、
前記第1層間絶縁膜と前記第2層間絶縁膜との間に設けられた第3層間絶縁膜と、
を含み、
前記下部電極が前記上部配線と電気的に接続され、
前記第3層間絶縁膜は、SiO2、SiOC、SiOFからなるグループから選択された材料からなるか、またはSiO2、SiOC、SiOFからなるグループから選択された材料の組合せからなる、ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記上部電極と前記下部電極とが、異なる導電材料により構成されていることを特徴とする半導体装置。 - 請求項1または2に記載の半導体装置において、
前記下部配線が銅配線であることを特徴とする半導体装置。 - 請求項1乃至3いずれかに記載の半導体装置において、
前記上部配線が銅配線であることを特徴とする半導体装置。 - 請求項1乃至4いずれかに記載の半導体装置において、
前記第2層間絶縁膜中に設けられ、前記下部電極と前記上部配線とを電気的に接続する第1接続プラグと、
前記第2層間絶縁膜中に設けられ、前記上部電極と前記上部配線とを電気的に接続する第2接続プラグと、
を含むことを特徴とする半導体装置。 - 請求項5に記載の半導体装置において、
前記下部電極は、前記上部電極の外周縁よりも外方へ張り出した部分を有し、
前記第1接続プラグは、前記部分と接続することを特徴とする半導体装置。 - 請求項1乃至6いずれかに記載の半導体装置において、
前記上部電極が、前記上部配線と電気的に接続されていることを特徴とする半導体装置。 - 請求項1乃至7いずれかに記載の半導体装置において、
前記下部電極はアルミニウム含有膜を含むことを特徴とする半導体装置。 - 請求項1乃至8いずれかに記載の半導体装置において、
前記下部電極の厚みが、300〜500nmであることを特徴とする半導体装置。 - 請求項1乃至9いずれかに記載の半導体装置において、
前記下部電極と同一レベルに設けられ、前記下部電極と同一材料および同一膜厚からなる第1抵抗体を備えることを特徴とする半導体装置。 - 請求項1乃至10いずれかに記載の半導体装置において、
前記上部電極と同一レベルに設けられ、前記上部電極と同一材料および同一膜厚からなる第2抵抗体を備えることを特徴とする半導体装置。 - 請求項1乃至9いずれかに記載の半導体装置において、さらに、
前記下部電極と同一レベルに設けられ、前記下部電極と同一材料および同一膜厚からなる第1抵抗体と、
前記上部電極と同一レベルに設けられ、前記上部電極と同一材料および同一膜厚からなる第2抵抗体と、を備え、
前記第1抵抗体と前記第2抵抗体とが、異なる材料からなることを特徴とする半導体装置。 - 請求項1乃至12いずれかに記載の半導体装置において、
前記MIMキャパシタと同層に、前記MIMキャパシタと同じ層構造の構造体を有し、
該構造体を構成する一方の電極は配線に接続せず、他方の電極を前記上部配線と接続して抵抗体として用いたことを特徴とする半導体装置。 - 請求項1乃至13いずれかに記載の半導体装置において、
前記下部電極と同一レベルに設けられ、前記下部電極と同一材料および同一膜厚からなる複数の第1導電体と、
前記上部配線と前記第1導電体とを接続する複数のビアと、
により構成されるインダクタを備えることを特徴とする半導体装置。 - 半導体基板の上部に下部配線を形成する工程と、
前記下部配線を埋めこむ第1層間絶縁膜と、前記第1層間絶縁膜上に第3層間絶縁膜を形成する工程と、
前記第3層間絶縁膜上に、下部電極、誘電膜および上部電極が積層してなるMIMキャパシタを形成する工程と、
前記MIMキャパシタを埋めこむ第2層間絶縁膜を形成する工程と、
前記第2層間絶縁膜中に、前記下部電極に到達するビアホールを形成する工程と、
前記ビアホールを導電膜で埋め込み、接続プラグを形成する工程と、
前記第2層間絶縁膜の上部に、前記接続プラグと接続する上部配線を形成する工程と、
を含み、
前記第3層間絶縁膜は、SiO2、SiOC、SiOFからなるグループから選択された材料からなるか、またはSiO2、SiOC、SiOFからなるグループから選択された材料の組合せからなる、
ことを特徴とする半導体装置の製造方法。 - 請求項15に記載の半導体装置の製造方法において、
前記MIMキャパシタを形成する工程は、
前記第1層間絶縁膜上に、第1導電体膜を形成する工程と、
前記第1導電体膜を選択的に除去し、前記MIMキャパシタの下部電極を形成するとともに、該下部電極と同一レベルに設けられた第1抵抗体を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項15または16に記載の半導体装置の製造方法において、
前記MIMキャパシタを形成する工程は、
前記第1層間絶縁膜の上部に、第2導電体膜を形成する工程と、
前記第2導電体膜を選択的に除去し、前記MIMキャパシタの上部電極を形成するとともに、該上部電極と同一レベルに設けられた第2抵抗体を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項15乃至17いずれかに記載の半導体装置の製造方法において、
前記MIMキャパシタを形成する工程は、
前記第1層間絶縁膜上に、第1導電体膜を形成する工程と、
前記第1導電体膜上に誘電体膜を形成する工程と、
前記誘電体膜上に、第2導電体膜を形成する工程と、
前記第2導電体膜を選択的に除去し、前記MIMキャパシタの上部電極を形成する工程
と、
前記誘電体膜を選択的に除去する工程と、
前記第1導電体膜を選択的に除去し、前記MIMキャパシタの下部電極を形成するとともに、該下部電極と同一レベルに設けられた複数の第1導電体を形成する工程と、
前記第2層間絶縁膜中に、複数の第1導電体に到達する複数のホールを設ける工程と、
前記ホールを導電材料で埋め込み、プラグを形成する工程と、
前記第1導電体、前記プラグおよび前記上部配線からなるインダクタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
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