KR101029215B1 - 전자 태그용 반도체 장치 및 ｒｆｉｄ 태크 - Google Patents

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Abstract

전자 태그 칩의 통신 거리를 확대하기 위해서는, 전자 태그 칩의 소비 전력을 저감할 필요가 있다. SOI(Silicon on Insulator)에 용량 및 다이오드를 형성하고, SOI의 실리콘 기판을 제거한다. 전자 태그 칩의 용량 및 다이오드의 그라운드와의 기생 용량을 저감하는 것이 가능해져，전자 태그 칩의 소비 전력을 저감하고, 전자 태그 칩의 통신 거리를 확대하는 것이 가능하게 된다.
MOS 용량, MOS 다이오드, 그라운드, 기생 용량, SOI 웨이퍼, 정류 회로

Description

전자 태그용 반도체 장치 및 ＲＦＩＤ 태크{SEMICONDUCTOR DEVICE FOR ELECTRONIC TAG AND RFID TAG}
본 발명은 무선에 의해 인식을 행하는 전자 태그에 이용하는 데에 바람직한 IC 칩에 관한 것이다.
미소한 무선 칩에 의해 사람이나 물건을 식별·관리하는 구조로서, RFID(Radio Frequency Identification)가 주목받고 있다. RFID에서는, 미소한 태그(RFID 태그)에 데이터를 기억하고, 전파나 전자파로 판독기와 교신시킴으로써 식별을 행한다. 이 RFID 태그는, 자신의 식별 코드 등의 정보가 기록된 IC 칩으로 구성되며, 전파를 사용하여 관리 시스템과 정보를 송수신하는 능력을 갖는다. 최근에는 안테나측으로부터의 비접촉 전력 전송 기술에 의해, 전지를 갖지 않는 태그도 등장하고 있다.
무선 IC 태그의 회로 및 디바이스에 대해서, 일본 특개 2000-299440에는, SOI(silicon on insulator) 구조의 MOSFET의 급전을 저항을 개재하여 공급함으로써, 기생 접합 다이오드의 영향을 받지 않는 고주파 동작 가능한 전압 발생 회로가 기재되어 있다.
또한, 일본 특개평 8-335709에는, SOI 기판 상에 형성된 MOS 트랜지스터의 게이트와 n+ 확산 영역을 경유하여 취해지고 있는 서브 스트레이트의 전위가 등전 위이도록 접속하여, 임계값 전압을 작게 하는 취지가 기재되어 있다. 또한, 화학 에칭하여 에치 스톱이 걸리는 SiO2막까지 에칭하고, 이 MOS 트랜지스터를 동일 지지 기판 상에 전기적으로 분리하여, 에어 아이솔레이션을 가진 MOS 트랜지스터를 형성하는 취지가 기재된다. 또한, 게이트·서브 스트레이트의 전위와 드레인의 전위를 등전위이도록 접속하여, 정류 특성을 갖게 하여, 다이오드 브릿지 또는 믹서를 제작하는 취지도 기재된다.
여기서, 본 발명의 목적은, 무선 IC 태그 칩의 통신 거리를 확대하는 것에 있다. 특히, 전원을 내부에 갖지 않고, 리더·라이터로부터 수신한 전력에 의해 동작하는 무선 IC 태그 칩에 적용하여 우수한 효과를 얻을 수 있다.
<발명의 개시>
(해결 수단)
일반적으로, 전파의 도달 거리는, 송신 전력에 비례 관계에 있다. 따라서, 전원을 내부에 갖지 않고, 리더·라이터로부터 수신한 전력에 의해 동작하는 RFID 태그에서는, 리더·라이터로부터 수신한 전력을 효율적으로 송신 전력으로서 이용하는 것이, 송신 거리를 늘리는 데에 바람직하다.
RFID에서는，리더·라이터로부터의 교류 신호를 직렬 전압으로 변환하기 위한 정류 회로가 존재한다. 방사 전자파에서는, 전자파 에너지는 거리의 2승에 의해 감쇠하기 때문에, 소비 전력이 4배로 증가하면 통신 거리는 2분의 1로 된다. 반대로, 통신 거리를 2배 늘리기 위해서는, 소비 전력을 4분의 1로 해야만 한다. 이 정류 회로를 구성하는 용량이나 MOSFET에, 그라운드와의 기생 용량이 존재하면，그라운드에 리크 전류가 발생하여, 출력 전압을 저하시킨다. 이 정류 회로의 기생 용량을 저감하는 것이, RFID의 송신 거리를 늘리는 데에 유효하다.
도 2에, SOI 기판 상에 제작된 MOSFET의 구성을 도시한다. SOI의 이면측의 실리콘 기판(100) 상에는, 산화막(107)이 있고, 산화막(107) 상에는, 애노드(101)가 폴리실리콘(102) 및 드레인 확산층(106)에 접속되어 있다. 참조 부호 110은 공핍층을 나타낸다. 게이트 산화막(103)은 다이오드의 순방향 전압을 결정하기 위해서 중요한 역할을 한다. 다이오드 전류는 소스 확산층(108)을 개재하여 애노드(101)로부터 캐소드(104)에 흐른다. 다이오드는 소자 분리막(105)에 의해 분리된다. 이 구조에서는, 소스 확산층(108), 보디층(109), 드레인 확산층(106)과 실리콘 기판(100) 사이에 기생 용량이 발생하고, 실리콘 기판(100)을 개재하여 산화막(107) 상의 그라운드층과 결합한다. 그 때문에, 캐소드(104)로부터 실리콘 기판에 리크 전류를 발생시켜, 불필요한 소비 전력으로 되게 된다.
일반적으로 실리콘 기판을 이용한 경우 이것은 그라운드층으로 되지만, SOI 기판에서는 산화막(107)이 존재하기 때문에, 실리콘 기판(100)을 전기적으로 전위를 고정할 필요는 없다. 또한，SI 기판에서는 CMOS에서는 래치 업 방지를 위해, 고저항 기판을 사용할 수 없기 때문에, 저저항 기판으로 되어야 한다. 이에 의해, 소자간의 기생 용량의 커플링이 되기 쉬워진다고 하는 디메리트가 있다.
SOI 기판에서는 기생 용량의 저감과 실리콘 기판(100)의 저항값을 크게 할 수 있음으로써, 커플링을 하기 어렵게 하는 메리트가 있다. SI 기판은 SOI 기판보 다 웨이퍼의 재료만 보면 경제적인 메리트는 존재하지만, SOI 기판에서는 소자를 근접시켜 배치해도 기생 효과가 없다고 하는 메리트로부터, 소형 사이즈로 칩을 형성하여, 웨이퍼로부터의 취득수를 증대할 수 있다고 하는 효과가 있어, 경제적으로도 SOI 기판의 메리트가 출현한다.
도 3은 SI 기판 상에 제작된 MOS 용량의 예를 도시한다. 이것은 예를 들면, 20∼100pF 정도의 용량이다. 제1 MOS 용량 전극(301)은 N형 확산층(306)에 접속되어 있고, 제2 MOS 용량 전극(304)은 폴리실리콘(302)에 접속되며, 그 아래에 게이트 산화막(303)이 있다. N형 확산층(306)은 분리 산화막(305)에 의해 분리되어 있다. P형 실리콘 기판(300)이기 때문에, 게이트 산화막 바로 아래에는 N형 채널층(309)이 존재한다. 이 구조의 과제로서, 제1 MOS 용량 전극(301)을 정류 회로의 용량의 입력 단자로 한 경우에, 교류 파형이 인가되기 때문에, 실리콘 기판을 그라운드로 하면 마이너스 전위가 인가되는 경우가 있어, P형 실리콘 기판(300)과, N형 확산층(306)이 순방향으로 되게 되어 대량의 전류가 흘러, 용량으로서의 기능을 하지 못한다. 또한, 제2 MOS 용량 전극(304)을 입력으로 한 경우에는, 제2 MOS 용량 전극(304)이 마이너스 전위로 되어 공핍층이 발생하여, 용량으로서 유효하게 기능하지 않는다. MOS 용량 전극(304)이 마이너스 전위로 되면, 채널 영역의 캐리어를 고갈시켜, 전기적으로는 절연 상태로 되게 된다. 이에 의해, MOS 용량값을 결정하는 유전률, 전극 면적, 전극간 거리 중, 전극간 거리의 증대를 초래하여, MOS 용량값을 감소시키게 된다. 이 MOS 용량값이 적으면, 칩 내의 동작 전압을 얻기 위해 필요한 입력 전압 즉, 안테나로부터 칩에 들어가는 입력 전압의 증대를 초래하여, 근거리의 리더로부터의 전자파의 에너지가 큰 거리에서밖에 전자 태그가 동작하지 않게 되어, 전자 태그의 성능 열화를 야기하게 된다.
도 4는 SOI 기판 상에 제작된 MOS 용량을 도시하는 도면이다. 제1 MOS 용량 전극(301)은 N형 확산층(306)에 접속되어 있고, 제2 MOS 용량 전극(304)은 폴리실리콘(302)에 접속되며, 그 아래에 게이트 산화막(303)이 있다. N형 확산층(306)은 분리 산화막(305)에 의해 분리되어 있다. 게이트 산화막 바로 아래에는 N형 채널층(309)이 존재한다. N형 확산층(306) 및 N형 채널층(309)의 바로 아래에는 산화막(307)이 존재한다. 이 구조의 메리트로서, 제1 MOS 용량 전극(301)을 정류 회로의 용량의 입력 단자로 한 경우에, 교류 파형이 인가되기 때문에, 실리콘 기판을 그라운드로 하면 마이너스 전위가 인가되어, 순방향으로 대전류가 흘러, 칩이 한 순간에 파괴되는 경우가 있지만, 산화막(307)이 있기 때문에, 실리콘 기판(300)과 기생 효과를 야기하지는 않는다. 또한, 제2 MOS 용량 전극(304)을 입력으로 하지 않고, MOS 용량 전극(301)을 입력으로 할 수 있으므로, 제2 MOS 용량 전극(302)이 플러스 전위로 되어, 캐리어를 채널층(309)에 축적하므로, 용량으로서 유효하게 기능할 수 있다.
따라서, 본원 발명에서는, 무선에 의해 인식을 행하는 전자 태그에 이용하기에 바람직한 정류 회로를 제공하는 것을 과제로 한다. 더 상세하게는, 해당 정류 회로에서의 MOSFET의 기생 용량을 저감하는 것을 과제로 한다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 하기와 같다.
MOS 용량 및 다이오드의 구성에 대해서 SOI 기판을 이용하여 행하고, 또한 실리콘 기판을 제거한 전자 태그를 구성하는 고주파용 부품이다. 산화막 상에 MOS 용량 및 다이오드를 구성하기 위해 기생 용량을 저감한 고밀도의 구성을 갖게 하여, 산화막 아래에 있는 실리콘 기판을 실질적으로 없앴기 때문에, 그라운드와의 상호 작용을 없애 저전력화에 효과가 있다.
마이크로파대에서 무선 인식을 행하는 전자 태그의 IC 칩의 MOS 트랜지스터의 소스, 드레인 확산층에 의한 그라운드간의 기생 용량을 저감하기 위해서, SOI 웨이퍼의 실리콘 기판을 제거하는 것을 행한다.
SOI는 기생 용량 저감을 위해 효과가 있지만, 전자 태그의 IC 칩과 같은 더 저전력을 요구받는 것에서는, 고주파에서 동작하기 때문에 SOI 웨이퍼의 기판을 개재한 그라운드와의 결합을 회피할 필요가 있고, 그 때문에, SOI 웨이퍼의 실리콘 기판을 제거함으로써, 그라운드와의 결합을 없애는 것이 가능해져, 전자 태그의 IC 칩의 저전력화에 효과가 있다.
따라서, 본 발명의 대표적인 구성은, 전자 태그 칩의 정류 회로를 구성하는 MOS 다이오드 또는 MOS 용량의 형성을 SOI 웨이퍼에서 행하고, 이면의 실리콘을 제거하여 형성된 반도체 장치이다.
일례에서는，MOS 다이오드의 확산층은 SOI 웨이퍼의 매립 산화막에 도달해 있다.
다른 예에서는，MOS 용량의 형성을 배선의 측벽에서 행하는 것을 특징으로 한다.
또한, 다른 예에서는, 반도체 소자로 구성된 정류 회로를 갖고, 정류 회로의 출력을 전원으로 하여 동작하는 반도체 장치에서, 정류 회로를 구성하는 반도체 소자는, 절연물 단층으로 구성된 지지 기판 상에 배치되어 있다. 또한, 다른 예에서는, 안테나 단자와, 안테나 단자에 접속된 정류 회로와, 정류 회로의 출력을 전원으로 하여 전파에 의해 신호를 방사하는 RFID 태그에서, 정류 회로를 구성하는 반도체 소자는, 절연물 단층으로 구성된 지지 기판 상에 배치되어 있다.
도 1은 본 발명의 원리를 설명하는 사시도.
도 2는 SOI 기판 상에 제작된 다이오드 접속 MOSFET를 도시하는 단면도.
도 3은 SOI 기판 상에 제작된 MOS 용량을 도시하는 단면도.
도 4는 SOI 기판 상에 제작된 MOS 용량을 도시하는 단면도.
도 5는 본 발명의 효과를 도시하는 그래프도.
도 6은 전자 태그의 전체 블록도와 소자 단면도.
도 7은 배압 정류 회로를 도시하는 회로도.
도 8은 2단형 배압 정류 회로를 도시하는 회로도.
도 9는 다이오드 접속 MOSFET의 구성을 도시하는 단면도.
도 10은 다른 다이오드 접속 MOSFET를 도시하는 단면도.
도 11은 다른 다이오드 접속 MOSFET를 도시하는 단면도.
도 12는 전자 태그의 제조 공정을 도시하는 단면도.
도 13은 양면 전극형 전자 태그의 이면도.
도 14는 이면 전극 취출 다이오드 접속 MOSFET를 도시하는 단면도.
도 15는 양면 전극형 전자 태그의 제조 공정을 도시하는 단면도.
도 16은 정류 회로의 MOS 용량을 도시하는 단면도.
도 17은 배선에 의한 용량의 구조를 도시하는 사시도.
<발명을 실시하기 위한 최량의 형태>
도 1은 본 발명의 원리를 설명하는 도면이다.
도 1의 (a)는 종래의 SOI 웨이퍼에서의 MOS 트랜지스터 구조를 도시하고 있다. 도 2의 구성과 동일한 부분은 동일한 부호로 나타내고, 설명을 생략한다. 산화막(107) 아래에는 실리콘 기판(100)이 존재한다. 도 1의 (b)는 금회의 발명의 구조를 도시하고 있다. 산화막(107) 아래에는 실리콘 기판이 존재하지 않는다. 여기서는, 산화막(107)의 두께는 0.15∼0.4 마이크로미터로 하였지만, 0.05∼10 마이크로미터의 범위에서 선택할 수 있다. 또한, 도 1의 (b)에서는 실리콘 기판을 완전히 제거하였지만, 이것이 0.01∼50 마이크로미터 남아 있어도, 조건에 의해 리크 전류를 저감하는 것이 가능하다. 그러나, 이상적으로는 실리콘 기판은 없는 쪽이 바람직하다. 다이오드의 순방향 전압의 감소는 정류 회로의 효율 향상에 효과를 가져오는 것이 가능하다. 다이오드의 순방향 전압은 게이트 산화막의 두께, 보디층의 농도, 소스 확산층과 드레인 확산층이 대향하는 길이에 의해 저감하는 것이 가능하다. 이들은 종래의 다이오드 구조와 동일한 방법을 채용하는 것이 가능하지만, 소스 확산층 및 드레인 확산층을 증가시키면 공핍층의 면적을 증대시켜, 착실하게 기생 용량을 증대시킨다. 그 때문에, 산화막(107)이 있는 것은 유효하지만, 전자 태그의 IC 칩의 전체의 회로에서 생각했을 때, 실리콘 기판(100)을 개재하여 그라운드와 결합하는 기생 용량을 없애는 것은 고주파수 예를 들면, 800㎒ 내지 2.45㎓에서 동작하는 전자 태그의 IC 칩에서는 무시할 수는 없다.
도 5는 본 발명의 효과를 도시하는 도면이다. 이 도면은, SOI를 사용한 전자 태그의 IC 칩에서, 이면의 실리콘 기판을 갖는 경우와 이면의 실리콘 기판을 제거한 경우의 전자 태그의 IC 칩의 소비 전력을 상대적으로 도시한 것이다. 도 5는 칩의 소비 전력의 이론값을 나타내고 있다. 고주파 전자 태그의 소비 전력 P는 기생 용량 C와 주파수 w의 곱에 비례한다. 이것은, 기생 용량에 의해 그라운드에의 전류의 유출을 초래하고, 이 유출 전류에 의해 기판에 전류가 흘러 열로서 소비되기 때문이다. 이 기생 용량은 SOI 기판의 채용에 의해 저감할 수 있고, 또한 실리콘 기판을 제거함으로써, 기판에의 전류 유출을 저지할 수 있다. 매우 조금이지만, 칩 표면의 도체(예를 들면 배선 등)에 의해, 기생 용량이 있지만, 그 양은 2 내지 3퍼센트 정도이다. 이 때문에, 완전하게 소비 전력은 제로로는 되지 않지만, 도 5와 같이 대폭 저전력화할 수 있다. 이면의 실리콘 기판을 제거함으로써, 그라운드와의 기생 용량을 100분의 1 정도 저감하는 것이 가능해지고, 따라서 소비 전력도 100분의 1 정도 저감하는 것이 가능하다. 소비 전력이 100분의 1로 되면, 통신 거리는 10배 연장할 수 있다. 이것은, 전자 태그의 IC 칩의 리더로부터의 전력은 거리의 2승에 반비례하여 감소하므로, 소비 전력이 100분의 1로 되어도 거리는 그 루트로 효과가 나타나기 때문이다. 거리가 10배라고 하는 것은, 1m의 통신 거리가 10m로 되는 것으로, 그 효과는 현저하다.
도 6은 전자 태그의 전체 구성을 도시하는 도면이다. 통상적으로, 도시되는 회로 전체를 1개의 IC 칩으로 하여 구성할 수 있다. 안테나 부분은 칩과 일체로 형성할 수도 있지만, 별체로 할 수도 있다.
도 6의 (a)는 전자 태그의 회로 구성을 도시하고 있다. 안테나(601)로부터 입력되는 에너지는 전압으로 변환되어 컨덴서(602)에 인가된다. 컨덴서(602)에는 다이오드(608)와 다이오드(603)에 의해 전하가 축적되고, 전하를 에너지 축적기(604)에 전송된다. 한편，클럭 회로(605)는 안테나로부터의 신호로부터 클럭 신호를 추출한다. 또한，파워 온 리세트 회로(609)는 메모리 회로(606)를 초기값으로 세트시키는 역할을 갖는다. 메모리 회로(606)의 출력은 에너지 축적기(604)의 상태를 변위시키고, 안테나(601)의 입력 임피던스를 변화시켜, 리더에 변화를 검출시키는 역할을 갖는다. 칩 내의 그라운드(607)는 안테나 단자의 일부로서 접속된다.
도 6의 (b)는 전자 태그의 입력 부분의 소자의 구조를 도시하고 있는 단면도이다. 안테나(601)로부터의 단자와 그라운드(607)의 단자는 칩의 표면 및 이면으로부터 취출이 가능하다. 컨덴서(602)와 다이오드(608)는 배선(611)으로 접속되고, 다이오드의 MOS 게이트와 드레인은 배선(612)으로 접속되어 있다. 각 소자의 바로 아래에는 산화막(107)이 있고, 다이오드(608)의 드레인에는 산화막의 관통 구멍(610)이 있어, 그라운드(607)의 취출이 행하여진다. 이 소자 구조에 의해, 도 6의 다이오드(603, 608)나 용량(602)을 구성함으로써, 저소비 전력의 회로를 구성할 수 있다. 또한, 도 6의 다른 회로(604∼606, 609)도 마찬가지의 소자 구조로 할 수 있다. 또한, 에너지 축적기(604)로서는 컨덴서를 이용할 수 있다.
도 7에 도 6에서 도시하는 회로의 일부인 배압 정류 회로의 구성을 도시한다. 입력 단자 A는 용량(602)에 접속되어 있고, 용량은 MOSFET(603) 및 MOSFET(608)에 접속되어 있다. MOSFET(603, 608)는, 다이오드 접속된 것이다. 다이오드(603)의 캐소드가 출력 단자 B로 된다. 입력 단자에 인가한 고주파 전압은 용량 및 다이오드에 의해, 전압이 배화되어, 출력에 전압을 발생시킨다.
도 8에, 다른 정류 회로의 예인 2단형 배압 정류 회로의 구성을 도시한다. 도 6에서의 도 7 상당의 정류 회로 부분을, 도 8의 구성으로 대치할 수 있다. 입력 단자 A는 용량(802)에 접속되어 있고, 용량은 MOSFET(803) 및 MOSFET(808)에 접속되어 있다. MOSFET(803, 808)는, 다이오드 접속된 것이다. 한편, 입력 단자 A에는 다른 참조 부호 810이 접속되어 있고, 그 출력은 MOSFET(812) 및 MOSFET(813)에 접속되어 있다. MOSFET(812, 813)는, 다이오드 접속된 것이다. MOSFET(813)의 소스는 본 정류 회로의 출력 단자 B이다. MOSFET(803)의 출력에는, 컨덴서(811)가 접속되어 있다. 이 정류 회로는 컨덴서(811)에 1단째의 배압 정류 회로의 출력 전압을 유지하고, 또한 2단째의 배압 정류 회로에 의해, 전압을 첨가하는 것이다.
본 실시예에서 전자 태그의 통신 거리 확대가 도모되는 것은 다음과 같은 사유에 의한 것이다. 우선, 전자 태그의 통신 거리를 확대하기 위해서는, 전자 태그 칩의 소비 전력을 저감하는 것이 중요하다. 높은 주파수에서 동작하는 부분은 정류 회로나 클럭 회로이며, 반송 주파수에서 동작하는 회로이다. 한편, 내부의 메모리 회로는 반송파의 1만분의 1 정도의 저주파수에서 동작하고 있다. 전자 태그 칩의 소비 전력은 동작 주파수와 기생 용량의 곱에 비례하기 때문에, 소비 전력을 저감하기 위해서는, 고주파에서 동작하는 정류 회로나 클럭 회로의 각 소자의 그라운드와의 기생 용량을 저감하는 것이 유효하다. 반도체 칩에서는 기판이 그라운드로 되어 있는 경우가 압도적으로 많기 때문에, 그라운드와의 기생 효과는 무시할 수 없다. 기생 용량은 소자 면적이 동일하면 유전률과 공핍층의 두께로 결정된다. 유전률은 실리콘과 산화막에서는 약 3배, 공핍층의 두께는 약 20배 상이한 것으로 하면 통상의 실리콘 기판과 SOI 기판에서는 약 60배 기생 용량이 상이하여, 압도적으로 SOI 기판쪽이 기생 용량 저감에 효과적이다. 기생 용량의 저감은 즉, 전자 태그 칩의 소비 전력의 저감을 의미하고 있다. 소비 전력의 저감은 통신 거리의 확대를 의미하고 있다.
도 9는 본 발명의 실시예에 관한 것으로, 도 7, 도 8의 다이오드 접속MOSFET(예를 들면, MOSFET(703, 803))의 구성예를 도시하는 도면이다. 애노드(101)는 폴리실리콘(102) 및 드레인 확산층(106)에 접속되어 있다. 게이트 산화막(103)은 다이오드의 순방향 전압을 결정하기 위해서 중요한 역할을 한다. 다이오드 전류는 소스 확산층(108)을 개재하여 애노드(101)로부터 캐소드(104)에 흐른다. 다이오드는 소자 분리막(105)에 의해 분리된다. 산화막(107)은 SOI 웨이퍼의 매립 산화막을 나타내고 있다. 보디층(109)은 다이오드의 순방향 전압을 결정하기 위해서 중요한 역할을 한다. 보디층(109)은 드레인 확산층(106)과 접속함으로써, 다이오드의 순방향 전압을 저하시키는 작용을 초래할 수 있다. 보디층(109)과 소스 확산층(108) 사이에는, 애노드(101)가 마이너스 전압, 캐소드(104)가 플러스 전 압이라고 하는 다이오드에 있어서 역전압일 때, 공핍층(110)이 발생한다. 공핍층은 기생 용량으로서 작용하고, 고주파에서 다이오드를 이용할 때에는, 리크 전류를 발생시키는 요인으로 된다. 산화막(107) 아래에는 종래 실리콘층이 존재하고 있었지만, 본 발명에서는 드레인 확산층(106), 보디층(109), 소스 확산층(108)과 실리콘층을 개재하여 그라운드와 기생 용량이 결합하지 않도록 실리콘층을 제거하고 있다.
드레인 확산층(106), 소스 확산층(108)에 형성된 n+층의 깊이는 0.01 마이크로미터 내지 3 마이크로미터의 범위이면 되고, n+층과 산화막의 거리는 0.01 마이크로미터 내지 3 마이크로미터의 범위이면 된다. 이것은, 산화막의 두께에 따라 기생 용량의 저감을 자유롭게 제어할 수 있기 때문에, n+층의 깊이, n+층과 산화막의 거리 등의 조건은 소자의 내압 등의 관점에서 선택성을 유지해 둘 필요가 있기 때문이다. 그라운드와의 기생 용량을 저감하기 위해서는 산화막(107)의 두께를 크게 하는 것이 유효하다.
도 10은 본 발명에서의 다른 다이오드 구조를 도시하는 도면이다. 도 9와 동일한 구성에는 동일한 부호를 붙이고 있으며, 설명을 생략한다. SOI 상의 MOS 트랜지스터의 구조에는 크게, 완전 공핍층형의 트랜지스터와 부분 공핍형의 트랜지스터가 존재한다. 본 발명은 어느 쪽의 경우에도 유효하다. 완전 공핍형에서는, 보디층(109)에 중성 영역이 존재하지 않아, 트랜지스터의 스레숄드 특성을 향상시키는 것이 가능하다. 또한, 부분 공핍형에서는 보디 전압을 제어하는 것도 가능하여, 이것도 스레숄드 전압을 저감할 수 있다. 일본 특개 2000-299440과 같이 소스 확산층(108), 드레인 확산층(106)이 산화막(107)과 접하고 있지 않은 경우라도 본 발명은 유효하다. 이 때는 도 10과 같이, 공핍층(1402)이 소스 확산층(108)의 저면에 발생한다. 이 공핍층(1402)은 산화막(107)에 도달하였을 때에는 마치 산화막(107)이 증대한 듯한 효과를 가져와, 기생 용량의 저감으로 이어지지만, 종래와 같이 실리콘 기판이 존재하면, 실리콘 기판을 개재하여 그라운드와 결합하여, 리크 전류의 요인으로 되게 된다. 본 발명과 같이 실리콘 기판을 제거하여 다이오드를 구성하는 것은 전자 태그의 IC 칩의 저전력화에 유효하다.
도 11은 본 발명의 다른 다이오드 구조를 도시하는 도면이다. 도 9와 동일한 구성에는 동일한 부호를 붙이고 있으며, 설명을 생략한다. 앞서 설명한 바와 같이, 전자 태그의 IC 칩에서는 다이오드의 기생 용량을 저감하는 것이 중요하다. 기생 용량을 저감하는 다른 수단으로서, 용량을 형성하는 전극의 대향 면적을 저감함으로써 저감하는 것이 가능하게 된다. 도 11의 예에서는, 게이트 산화막(402)은 다이오드의 순방향 전압을 결정하기 위해서 중요한 역할을 한다. 다이오드 전류는 소스 확산층(108)을 통하여 애노드(101)로부터 캐소드(104)에 흐른다. 게이트 산화막(402)은 소스 확산층(108), 드레인 확산층(106)의 벽면에 형성되어 있는 것이 특징이다. 그 때문에, 공핍층(404)의 대향 면적을 저감하는 것이 가능하게 되어, 공핍층에 의한 기생 용량의 저감을 도모하는 것이 가능하게 된다.
도 12에서, 본 발명의 제조 공정을 도시한다. 여기서는 도 6에 도시한 디바이스의 제조 공정을 예로 취한다. 동일한 부호는 동일한 구성을 나타내는 것으로 한다.
도 12의 (a)는 이면에 실리콘 기판(301)을 갖고, 산화막(107)이 사이에 끼워져 있는 웨이퍼에 안테나(601)로부터의 단자가 형성되어 있다. 컨덴서(602)와 다이오드(608)는 배선(611)으로 접속되고, 다이오드의 MOS 게이트와 드레인은 배선(612)으로 접속되어 있는 구조가 완성된 직후의 단면도를 도시하고 있다.
도 12의 (b)는 도 12의 (a)에서 완성된 웨이퍼의 주면측에 접착제(1200)와 보강 기판(1201)에 의해, 강고하게 보강한 구조가 완성된 공정 직후의 단면도를 도시하고 있다.
도 12의 (c)는 도 12의 (b)에 계속해서, 이면을 수산화칼륨, 암모니아, 시드라진 등, 실리콘은 용해하지만, 산화실리콘은 용해하지 않는 에천트에 의해, 이면의 실리콘 기판(301)을 제거한 공정 직후의 단면도를 도시하고 있다. 웨이퍼의 주면측은 지지 기판(1201)이나 접착제(1200)에 의해 보호되고 있기 때문에, 이들 에천트로부터 보호되고 있다.
도 13은 양면 전극 구조의 전자 태그의 전체도이다. 도 13의 (a)는 단면도를 도시하고, 도 13의 (b)는 평면도를 도시한다.
상측 안테나(1301) 및 하측 안테나(1302)는 상측 전극(1303)과 하측 전극(1304)을 갖는 양면 전극 칩(1305)을 사이에 두도록 하여 접속된다.
양면 전극 구조로 하면 전자 태그 칩의 앞 및 뒤에는 각 1개의 전극을 갖는 것만으로 되기 때문에, 위치 어긋남이나 회전, 칩의 상하 반전에 대하여, 허용도가 나온다. 그 때문에, 복수의 소형 칩을 통합하여 취급하여, 동시에 조립을 하는 것이 가능해져, 경제적으로 전자 태그를 제조할 수 있다.
도 14는 본 발명의 이면 전극 취출 다이오드 접속 MOSFET를 도시하는 도면이다. 이면의 실리콘 기판을 제거한 다이오드 구조의 단면도를 도시하고 있다. 도 9와 동일한 구성에는 동일한 부호를 붙이고 있으며, 설명을 생략한다. 이면 인출선(501)은 산화막(107)에 관통 구멍을 형성하여 드레인 확산층(106)에 접속하여 이면에 전극을 취출한 것이다. 이 이면 전극은 안테나의 접속 단자로서 사용하여, 표면의 전극과 함께 양면 전극의 전자 태그의 IC 칩으로서 작용시키는 것이 가능하게 된다.
도 15에서, 양면 전력 전극 구조의 제조 공정을 설명한다. 도 13과 동일한 구성에는 동일한 부호를 붙이고 있으며, 설명을 생략한다.
도 15의 (a)에서는 진공 흡착 구멍(1602)을 갖는 정합 지그(1601)에서 양면 전극 구조를 갖는 전자 태그 칩(1305)을 흡착한 상태의 단면도를 도시하고 있다. 하측 안테나(1302)에 위치 결정하여, 양면 전극 칩을 탑재한 단면도가 도 12의 (b)이다. 또한, 도 12의 (c)는 상측 안테나를 양면 전극 상에 위치 결정하고 있는 상태의 단면도를 도시하고 있다. 도 16의 (d)는 상측 안테나를 양면 전극의 상측 전극에 접속한 공정 직후의 단면도를 도시하고 있다. 이들 도면에서는 1개의 양면 전극의 전자 태그 칩의 조립만을 도시하고 있지만, 2개 내지 10,000개 이상의 복수의 전자 태그 칩을 동시에 조립하는 것은 경제적인 조립을 하는 데 있어서 중요한 것이며, 본 발명은 그러한 경제적인 전자 태그의 형성에 효과적이다. 본 발명의 전자 태그의 칩 구조는 실리콘-산화막-실리콘의 구성의 웨이퍼로부터 작성하는 것을 설명하고 있지만, 효과적으로는 완성된 실리콘의 이면을 절연물로 커버하는 구 조에서도 유사한 효과를 가져오는 것으로, 본 발명은 이러한 구조의 실현을 방해하는 것은 아니다.
도 16은 본 발명의 MOS 용량을 도시하는 도면이다. 제1 MOS 용량 전극(301)은 N형 확산층(306)에 접속되어 있고, 제2 MOS 용량 전극(304)은 폴리실리콘(302)에 접속되며, 그 아래에 게이트 산화막(303)이 있다. N형 확산층(306)은 분리 산화막(305)에 의해 분리되어 있다. N형 채널층(309)과 N형 확산층(306) 아래에는 산화막(307)이 존재한다. 종래의 실리콘 기판은 제거한다. 이 때문에, 제1 MOS 용량 전극(301)을 도 2에서의 정류 회로의 용량의 입력 단자로 한 경우에, N형 확산층(306)이 마이너스 전위로 되어도 기생 효과가 발생하지 않는다. 따라서, 제1 MOS 용량 전극(301)이 마이너스 전위, 제2 MOS 용량 전극(304)이 플러스 전위로 되어, MOS 용량으로서 유효하게 기능하는 전위로 되어 있다. 실리콘 기판이 제거되어 있기 때문에, N형 확산층(306)이나 N형 채널층(309)과 그라운드의 기생 용량은 발생하지 않기 때문에, 전자 태그의 IC 칩용으로서 저전력화를 도모할 수 있다.
도 17은 배선에 의한 용량의 구조를 도시하는 도면이다. 이 용량은 반도체제조 공정 중의 배선 공정에 의해 형성되는 것을 특징으로 한다. 안테나 접속 단자(1701)가 있고, 이것은 제1 배선 용량 측벽(1702)에 접속되어 있다. 이 측벽은 제2 배선 용량 측벽(1703)에 대향하고 있도록 형성되어 있다. 배선 아래에는, 다이오드가 존재하고, 제2 배선 용량 측벽(1703)은 공통 전극(1709)에 접속된다. 다이오드는 제1 다이오드 전극(1705)과 제1 다이오드와 제2 다이오드(1707)와 제2 다이오드 전극으로 구성되어 있다. 이들 다이오드 아래에는 산화막(1704)이 존재한 다. 반도체의 배선 공정의 미세화가 진전되면, 측벽을 활용한 배선 용량을 컴팩트하게 형성할 수 있다. 이 배선에 의한 용량은 극성의 의존성이 없어, 도 6∼도 8의 전자 태그의 IC 칩의 정류 회로를 실현하는 용량으로서 바람직한 특성을 얻을 수 있다. 또한, 배선 용량과 다이오드의 거리를 취함으로써 그라운드와의 기생 용량이 적은 용량으로 할 수 있어, 전자 태그의 IC 칩의 저소비 전력화를 도모할 수 있다.
본원 발명은, 전자 태그 등에 이용되는 IC 칩에 이용되는 것이다.

Claims (8)

  1. 실리콘 기판, 매립 산화막, 표면 실리콘 층을 포함하는 SOI 웨이퍼로부터, 상기 매립 산화막을 제거하지 않고, 이면의 상기 실리콘 기판이 제거된 SOI 웨이퍼에 의해 형성된 IC 칩과, 상측 안테나와 하측 안테나를 갖고,
    상기 IC 칩은, 정류 회로를 구성하는 MOS 다이오드 또는 MOS 용량과, 상기 IC 칩의 표면과 이면에 각각 형성된 상측 전극과 하측 전극을 갖고,
    상기 MOS 다이오드 또는 상기 MOS 용량을 구성하는 MOS 트랜지스터의 소스 확산층과 드레인 확산층은 상기 매립 산화막에 접하고,
    상기 하측 전극은, 상기 SOI 웨이퍼의 상기 매립 산화막에 관통 구멍을 형성하고, 상기 확산층에 접속하여 취출되고,
    상기 IC 칩을 사이에 두도록, 상기 상측 안테나는 상기 상측 전극에, 상기 하측 안테나는 상기 하측 전극에 각각 접속되는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 MOS 용량의 형성을 배선의 측벽에서 행하는 것을 특징으로 하는 반도체 장치.
  5. 소자 형성면과 반대측의 면의 실리콘 부분이 제거된 SOI 기판으로부터 형성된 IC 칩과, 상측 안테나와 하측 안테나를 갖고,
    상기 IC 칩은, MOS 다이오드와 MOS 용량으로 구성된 정류 회로와, 상기 IC 칩의 표면과 이면에 각각 형성된 상측 전극와 하측 전극을 갖고,
    상기 하측 전극은, 상기 SOI 기판의 매립 산화막에 관통 구멍을 형성하고, 확산층에 접속하여 취출되고,
    상기 IC 칩을 사이에 두도록, 상기 상측 안테나는 상기 상측 전극에, 상기 하측 안테나는 상기 하측 전극에 각각 접속되는 것을 특징으로 하는 반도체 장치.
  6. 삭제
  7. 삭제
  8. 실리콘 기판, 매립 산화막, 표면 실리콘 층을 포함하는 SOI 웨이퍼로부터 상기 매립 산화막을 제거하지 않고, 이면의 상기 실리콘 기판이 제거된 SOI 기판에 의해 형성된 IC 칩과, 상측 안테나와 하측 안테나를 갖고,
    상기 IC 칩은, MOS 다이오드 및 MOS 용량으로 구성된 정류 회로와, 상기 IC 칩의 표면과 이면에 각각 형성된 상측 전극과 하측 전극을 갖고,
    상기 MOS 다이오드 또는 상기 MOS 용량을 구성하는 MOS 트랜지스터의 소스 확산층과 드레인 확산층은 상기 매립 산화막에 접하고,
    상기 하측 전극은, 상기 SOI 기판의 상기 매립 산화막에 관통 구멍을 형성하고, 상기 확산층에 접속하여 취출되고,
    상기 IC 칩을 사이에 두도록, 상기 상측 안테나는 상기 상측 전극에, 상기 하측 안테나는 상기 하측 전극에 각각 접속되는 것을 특징으로 하는 RFID 태그.
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