JPH1070280A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1070280A JPH1070280A JP9173879A JP17387997A JPH1070280A JP H1070280 A JPH1070280 A JP H1070280A JP 9173879 A JP9173879 A JP 9173879A JP 17387997 A JP17387997 A JP 17387997A JP H1070280 A JPH1070280 A JP H1070280A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
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- H01L29/0843—Source or drain regions of field-effect devices
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Abstract
(57)【要約】
【課題】 熱伝導特性および寄生静電容量の減少を効果
的に改善する半導体装置およびその製造方法を提供する
こと。 【解決手段】 半導体装置は、第１半導体基板２１上に
第１酸化膜２２ａを形成し、上記第１絶縁膜上にポリシ
リコン膜２８を形成し、上記ポリシリコン膜上に第２酸
化膜２２ｂを形成し、第２半導体基板２５と上記第２絶
縁膜を接着し、化学・機械的練磨方式により上記第２半
導体基板の上部を所定厚さ除去し、全体構造の上部にゲ
ート酸化膜２６とゲート電極２７を形成し、所定の厚さ
にイオン注入を実施して接合層を形成してなる。
的に改善する半導体装置およびその製造方法を提供する
こと。 【解決手段】 半導体装置は、第１半導体基板２１上に
第１酸化膜２２ａを形成し、上記第１絶縁膜上にポリシ
リコン膜２８を形成し、上記ポリシリコン膜上に第２酸
化膜２２ｂを形成し、第２半導体基板２５と上記第２絶
縁膜を接着し、化学・機械的練磨方式により上記第２半
導体基板の上部を所定厚さ除去し、全体構造の上部にゲ
ート酸化膜２６とゲート電極２７を形成し、所定の厚さ
にイオン注入を実施して接合層を形成してなる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体の製造分野に
関するもので、特にＤＲＡＭ等の半導体装置の基本素子
であるモストランジスタ（ＭＯＳ ｔｒａｎｓｉｓｔｏ
ｒ）およびその製造方法に関するものである。
関するもので、特にＤＲＡＭ等の半導体装置の基本素子
であるモストランジスタ（ＭＯＳ ｔｒａｎｓｉｓｔｏ
ｒ）およびその製造方法に関するものである。
【０００２】
【従来の技術】従来、一般にＤＲＡＭ等の半導体装置の
集積度を増加させるためには、モストランジスタを始め
として素子などの大きさを減らさなければならない。そ
の中でモストランジスタの大きさを減らすためにはモス
トランジスタのチャネル領域の不純物のドーピングを高
めなければならないが、不純物のドーピングを高めれば
モストランジスタの寄生静電容量（ｐａｒａｓｉｔｉｃ
ｃａｐａｃｉｔａｎｃｅ）が大きくなる。
集積度を増加させるためには、モストランジスタを始め
として素子などの大きさを減らさなければならない。そ
の中でモストランジスタの大きさを減らすためにはモス
トランジスタのチャネル領域の不純物のドーピングを高
めなければならないが、不純物のドーピングを高めれば
モストランジスタの寄生静電容量（ｐａｒａｓｉｔｉｃ
ｃａｐａｃｉｔａｎｃｅ）が大きくなる。
【０００３】そして、モストランジスタの大きさが小さ
くなるとモストランジスタが劣化（ｅｇｒａｄａｔｉｏ
ｎ）するので、モストランジスタの寿命を維持するため
に動作電圧が低くなければならない。この理由によりモ
ストランジスタの集積度が高くなるほど寄生静電容量に
よる電力消費の増加と動作速度が低下するという問題が
あった。また、モストランジスタのチャネルの長さが短
くてドレイン領域で発生した電界がソース領域まで影響
を及ぼすＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａ
ｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）現象やパンチ−スルー
（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）現象により漏洩電流が
増加する問題が発生する。
くなるとモストランジスタが劣化（ｅｇｒａｄａｔｉｏ
ｎ）するので、モストランジスタの寿命を維持するため
に動作電圧が低くなければならない。この理由によりモ
ストランジスタの集積度が高くなるほど寄生静電容量に
よる電力消費の増加と動作速度が低下するという問題が
あった。また、モストランジスタのチャネルの長さが短
くてドレイン領域で発生した電界がソース領域まで影響
を及ぼすＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａ
ｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）現象やパンチ−スルー
（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）現象により漏洩電流が
増加する問題が発生する。
【０００４】このような問題点を改選するための方法と
して、図１に示すようなＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎｓｕｌａｔｏｒ）構造が提案された。符号１１は
シリコンウェハー、１２は埋没酸化膜、１３はソース、
１４はドレイン、１５はチャネル領域、１６はゲート酸
化膜、１７はゲート電極をそれぞれ表す。この場合、基
板との間の絶縁膜は主にシリコン酸化膜で形成して埋没
酸化膜（ｂｕｒｉｅｄｏｘｉｄｅ）といわれるが、この
埋没酸化膜１２により寄生静電容量が減って回路の動作
速度が増加する。
して、図１に示すようなＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎｓｕｌａｔｏｒ）構造が提案された。符号１１は
シリコンウェハー、１２は埋没酸化膜、１３はソース、
１４はドレイン、１５はチャネル領域、１６はゲート酸
化膜、１７はゲート電極をそれぞれ表す。この場合、基
板との間の絶縁膜は主にシリコン酸化膜で形成して埋没
酸化膜（ｂｕｒｉｅｄｏｘｉｄｅ）といわれるが、この
埋没酸化膜１２により寄生静電容量が減って回路の動作
速度が増加する。
【０００５】しかし、シリコン酸化膜はシリコンに比べ
熱伝導度が１／１００に過ぎないからモストランジスタ
から発生された熱が下側に伝達されがたい。このため半
導体チップの温度が増加してチップの性能を低下させる
要因になる。
熱伝導度が１／１００に過ぎないからモストランジスタ
から発生された熱が下側に伝達されがたい。このため半
導体チップの温度が増加してチップの性能を低下させる
要因になる。
【０００６】また、モストランジスタでは埋没酸化膜１
２の下側にドレイン電界が浸透してモストランジスタの
漏洩電流を大きく増加させる。このような特性などはモ
ストランジスタの大きさが小さくなるほどもっと悪化す
る。
２の下側にドレイン電界が浸透してモストランジスタの
漏洩電流を大きく増加させる。このような特性などはモ
ストランジスタの大きさが小さくなるほどもっと悪化す
る。
【０００７】モストランジスタの一番理想的な形態は、
ゲート酸化膜の下のチャネル領域のドーピング形態が、
ゲート酸化膜の直下の一定な深さ（例えば３００ の深
さ）では低いドーピングを維持して（例えば、１×１０
16ｃｍ-3以下）、電子あるいは正孔の移動度を増加させ
て電流の駆動能力を高め、その下の領域は急に不純物の
濃度を高めて（例えば、５×１０17ｃｍ-3以上）、ＤＩ
ＢＬやパンチ−スルーを防止して、再び一定の深さ（例
えば、１０００ の深さ）では不純物の濃度が低くなっ
てソース／ドレインの寄生静電容量が小さく維持される
ようにすることである。
ゲート酸化膜の下のチャネル領域のドーピング形態が、
ゲート酸化膜の直下の一定な深さ（例えば３００ の深
さ）では低いドーピングを維持して（例えば、１×１０
16ｃｍ-3以下）、電子あるいは正孔の移動度を増加させ
て電流の駆動能力を高め、その下の領域は急に不純物の
濃度を高めて（例えば、５×１０17ｃｍ-3以上）、ＤＩ
ＢＬやパンチ−スルーを防止して、再び一定の深さ（例
えば、１０００ の深さ）では不純物の濃度が低くなっ
てソース／ドレインの寄生静電容量が小さく維持される
ようにすることである。
【０００８】しかし、このような構造のトランジスタを
具現することはとても難しいことである。その理由は、
上記のように一度理想的に不純物の配置がなったとして
も、ほとんど全ての半導体装置の製造工程で経ることに
なる高い温度でのゲート酸化膜の成長のとき、下側に拡
散された不純物は寄生静電容量を増加させ、上側に拡散
された不純物は電流駆動能力を低下させるためである。
具現することはとても難しいことである。その理由は、
上記のように一度理想的に不純物の配置がなったとして
も、ほとんど全ての半導体装置の製造工程で経ることに
なる高い温度でのゲート酸化膜の成長のとき、下側に拡
散された不純物は寄生静電容量を増加させ、上側に拡散
された不純物は電流駆動能力を低下させるためである。
【０００９】
【発明が解決しようとする課題】本発明は、このような
従来の問題点を解決すべくなされたもので、従来のＳＯ
Ｉ構造の熱伝導特性を改善する半導体装置およびその製
造方法を提供することにその目的がある。
従来の問題点を解決すべくなされたもので、従来のＳＯ
Ｉ構造の熱伝導特性を改善する半導体装置およびその製
造方法を提供することにその目的がある。
【００１０】また、本発明はドレイン電界によるパンチ
−スルーまたはＤＩＢＬ現象を効果的に改善する半導体
装置およびその製造方法を提供することを目的としてい
る。
−スルーまたはＤＩＢＬ現象を効果的に改善する半導体
装置およびその製造方法を提供することを目的としてい
る。
【００１１】
【課題を解決するための手段】上記の課題を解決するた
めに、請求項１記載の半導体装置は、半導体基板と、上
記半導体基板上に順に積層された第１絶縁膜、所定の物
質膜および第２絶縁膜と、上記第２絶縁膜上に形成され
てＭＯＳトランジスタが形成される活性領域を提供する
半導体層とを包含してなり、上記物質膜は上記ＭＯＳト
ランジスタから発生する熱を放出する経路を提供するこ
とを特徴とする。
めに、請求項１記載の半導体装置は、半導体基板と、上
記半導体基板上に順に積層された第１絶縁膜、所定の物
質膜および第２絶縁膜と、上記第２絶縁膜上に形成され
てＭＯＳトランジスタが形成される活性領域を提供する
半導体層とを包含してなり、上記物質膜は上記ＭＯＳト
ランジスタから発生する熱を放出する経路を提供するこ
とを特徴とする。
【００１２】請求項２記載の半導体装置は、請求項１記
載の半導体装置において、上記物質膜はポリシリコン膜
であることを特徴とする。
載の半導体装置において、上記物質膜はポリシリコン膜
であることを特徴とする。
【００１３】請求項３記載の半導体装置は、請求項１記
載の半導体装置において、上記第１絶縁膜および第２絶
縁膜は酸化膜であることを特徴とする。
載の半導体装置において、上記第１絶縁膜および第２絶
縁膜は酸化膜であることを特徴とする。
【００１４】請求項４記載の半導体装置は、請求項１記
載の半導体装置において、上記第１絶縁膜および第２絶
縁膜はそれぞれ順に積層された酸化膜−窒化膜−酸化膜
であることを特徴とする。
載の半導体装置において、上記第１絶縁膜および第２絶
縁膜はそれぞれ順に積層された酸化膜−窒化膜−酸化膜
であることを特徴とする。
【００１５】請求項５記載の半導体装置は、請求項２記
載の半導体装置において、上記ポリシリコン膜は全体的
に１×１０16ｃｍ-3以下の濃度にドーピングされている
ことを特徴とする。
載の半導体装置において、上記ポリシリコン膜は全体的
に１×１０16ｃｍ-3以下の濃度にドーピングされている
ことを特徴とする。
【００１６】請求項６記載の半導体装置は、請求項２記
載の半導体装置において、上記ポリシリコン膜は上記Ｍ
ＯＳトランジスタの接合層の下部に少なくとも１×１０
18ｃｍ-3の不純物ドーピング領域を持つことを特徴とす
る。
載の半導体装置において、上記ポリシリコン膜は上記Ｍ
ＯＳトランジスタの接合層の下部に少なくとも１×１０
18ｃｍ-3の不純物ドーピング領域を持つことを特徴とす
る。
【００１７】請求項７記載の半導体装置は、請求項１か
ら７のいずれか１項に記載の半導体装置において、上記
第１絶縁膜および第２絶縁膜はそれぞれ５０〜１５０Å
厚さであることを特徴とする。
ら７のいずれか１項に記載の半導体装置において、上記
第１絶縁膜および第２絶縁膜はそれぞれ５０〜１５０Å
厚さであることを特徴とする。
【００１８】請求項８記載の半導体装置は、請求項６記
載の半導体装置において、上記不純物ドーピング領域は
上記ドレインで発生した電界が上記半導体基板に浸透す
る経路を遮断することを特徴とする。
載の半導体装置において、上記不純物ドーピング領域は
上記ドレインで発生した電界が上記半導体基板に浸透す
る経路を遮断することを特徴とする。
【００１９】請求項９記載の半導体装置の製造方法は、
第１半導体基板上に第１絶縁膜を形成する段階と、上記
第１絶縁膜上にポリシリコン膜を形成する段階と、上記
ポリシリコン膜上に第２絶縁膜を形成する段階と、第２
半導体基板と上記第２絶縁膜を接着する段階と、化学・
機械的練磨方式により上記第１または第２半導体基板の
上部を所定厚さに除去する段階と、全体構造の上部にゲ
ート絶縁膜とゲート電極を形成する段階と、所定の厚さ
にイオン注入を実施して接合層を形成する段階とを包含
してなることを特徴とする。
第１半導体基板上に第１絶縁膜を形成する段階と、上記
第１絶縁膜上にポリシリコン膜を形成する段階と、上記
ポリシリコン膜上に第２絶縁膜を形成する段階と、第２
半導体基板と上記第２絶縁膜を接着する段階と、化学・
機械的練磨方式により上記第１または第２半導体基板の
上部を所定厚さに除去する段階と、全体構造の上部にゲ
ート絶縁膜とゲート電極を形成する段階と、所定の厚さ
にイオン注入を実施して接合層を形成する段階とを包含
してなることを特徴とする。
【００２０】請求項１０記載の半導体装置の製造方法
は、請求項９記載の半導体装置の製造方法において、上
記第２絶縁膜を形成する段階以後に上記第２半導体基板
上に接着力の向上のための薄膜の酸化膜を形成する段階
をさらに包含することを特徴とする。
は、請求項９記載の半導体装置の製造方法において、上
記第２絶縁膜を形成する段階以後に上記第２半導体基板
上に接着力の向上のための薄膜の酸化膜を形成する段階
をさらに包含することを特徴とする。
【００２１】請求項１１記載の半導体装置の製造方法
は、請求項９記載の半導体装置の製造方法において、上
記第１絶縁膜および第２絶縁膜は酸化膜であることを特
徴とする。
は、請求項９記載の半導体装置の製造方法において、上
記第１絶縁膜および第２絶縁膜は酸化膜であることを特
徴とする。
【００２２】請求項１２記載の半導体装置の製造方法
は、請求項９記載の半導体装置の製造方法において、上
記第１絶縁膜および第２絶縁膜はそれぞれ順に積層され
た酸化膜−窒化膜−酸化膜であることを特徴とする。
は、請求項９記載の半導体装置の製造方法において、上
記第１絶縁膜および第２絶縁膜はそれぞれ順に積層され
た酸化膜−窒化膜−酸化膜であることを特徴とする。
【００２３】請求項１３記載の半導体装置の製造方法
は、請求項９〜１１のいずれか１項に記載の半導体装置
の製造方法において、上記ポリシリコン膜は１×１０16
ｃｍ-3以下の濃度にドーピングされていることを特徴と
する。
は、請求項９〜１１のいずれか１項に記載の半導体装置
の製造方法において、上記ポリシリコン膜は１×１０16
ｃｍ-3以下の濃度にドーピングされていることを特徴と
する。
【００２４】請求項１４記載の半導体装置の製造方法
は、請求項９から１１のいずれか１項に記載の半導体装
置の製造方法において、上記ポリシリコン膜はその内部
の上記接合層の下部領域に所定の不純物ドーピング領域
を包含することを特徴とする。
は、請求項９から１１のいずれか１項に記載の半導体装
置の製造方法において、上記ポリシリコン膜はその内部
の上記接合層の下部領域に所定の不純物ドーピング領域
を包含することを特徴とする。
【００２５】請求項１５記載の半導体装置の製造方法
は、請求項１４記載の半導体装置の製造方法において、
上記不純物ドーピング領域は少なくとも１×１０17ｃｍ
-3の不純物ドーピング濃度を持つことを特徴とする。
は、請求項１４記載の半導体装置の製造方法において、
上記不純物ドーピング領域は少なくとも１×１０17ｃｍ
-3の不純物ドーピング濃度を持つことを特徴とする。
【００２６】
【発明の実施の形態】以下、図２〜図６を参照しながら
本発明に係る実施の形態について説明する。なお、各実
施の形態間において共通する部分、部位には同一の符号
を付し、重複する説明は省略する。
本発明に係る実施の形態について説明する。なお、各実
施の形態間において共通する部分、部位には同一の符号
を付し、重複する説明は省略する。
【００２７】図２に示すように、シリコンウェハー２１
上に約５０〜２００ 厚さの薄い酸化膜２２ａを形成す
る。このとき、酸化膜２２ａの形成のために熱酸化（ｔ
ｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）を進行することも
できるし、蒸着（ｄｅｐｏｓｉｔｉｏｎ）により形成す
ることもできる。
上に約５０〜２００ 厚さの薄い酸化膜２２ａを形成す
る。このとき、酸化膜２２ａの形成のために熱酸化（ｔ
ｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）を進行することも
できるし、蒸着（ｄｅｐｏｓｉｔｉｏｎ）により形成す
ることもできる。
【００２８】図３のようにポリシリコン膜２８を蒸着し
てからポリシリコン膜２８の表面を熱酸化して再び酸化
膜２２ｂを形成する。このとき、ポリシリコン膜２８は
シリコン酸化膜に比べて熱伝導性がとても優秀である。
ここで、酸化膜２２ｂも、やはり、ポリシリコン膜２８
の上部に蒸着方式により形成することもできる。
てからポリシリコン膜２８の表面を熱酸化して再び酸化
膜２２ｂを形成する。このとき、ポリシリコン膜２８は
シリコン酸化膜に比べて熱伝導性がとても優秀である。
ここで、酸化膜２２ｂも、やはり、ポリシリコン膜２８
の上部に蒸着方式により形成することもできる。
【００２９】次に、図４は、また別のシリコンウェハー
２５上に接着力向上のために薄く酸化膜（図示せず）を
形成した後、シリコンウェハー２１の上部に形成された
酸化膜２２ｂと接着した状態を図示したものである。
２５上に接着力向上のために薄く酸化膜（図示せず）を
形成した後、シリコンウェハー２１の上部に形成された
酸化膜２２ｂと接着した状態を図示したものである。
【００３０】次に、図５は、シリコンウェハー２１の上
部を化学・機械的練磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を使用
して練磨することにより所望の厚さ（接合層（ｊｕｎｃ
ｔｉｏｎ）の形成のために必要な厚さ）のシリコンウェ
ハー２１のみを残す。
部を化学・機械的練磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を使用
して練磨することにより所望の厚さ（接合層（ｊｕｎｃ
ｔｉｏｎ）の形成のために必要な厚さ）のシリコンウェ
ハー２１のみを残す。
【００３１】続けて、図６に示すように全体構造の上部
に通常の方法によりゲート酸化膜２６とゲート電極２７
を形成してから導電型不純物をイオン注入してソース２
３およびドレイン２４を形成する。
に通常の方法によりゲート酸化膜２６とゲート電極２７
を形成してから導電型不純物をイオン注入してソース２
３およびドレイン２４を形成する。
【００３２】これは図１に示す従来のＳＯＩ構造で埋没
酸化膜１２の代わりにポリシリコン膜２８とその両側に
薄い酸化膜２２ａ、２２ｂが形成された構造を利用する
ことである。このとき、ポリシリコン膜２８はＭＯＳト
ランジスタのしきい電圧の調節のためのＶＴＨイオンの
注入の時ある程度の不純物のドーピング濃度を持つこと
になるが、本発明の一実施例では約１×１０16ｃｍ-3以
下の低い濃度にドーピングされるようにする。
酸化膜１２の代わりにポリシリコン膜２８とその両側に
薄い酸化膜２２ａ、２２ｂが形成された構造を利用する
ことである。このとき、ポリシリコン膜２８はＭＯＳト
ランジスタのしきい電圧の調節のためのＶＴＨイオンの
注入の時ある程度の不純物のドーピング濃度を持つこと
になるが、本発明の一実施例では約１×１０16ｃｍ-3以
下の低い濃度にドーピングされるようにする。
【００３３】このような構造上に形成されたモストラン
ジスタの特徴は酸化膜２２ａ、ポリシリコン膜２８、酸
化膜２２ｂの複合構造が従来のＳＯＩ構造の埋没酸化膜
のようにソース／ドレイン領域の寄生静電容量を低くす
る役割をしながらもモストランジスタの動作の時に発生
された熱が下側に容易に伝導するようにすることであ
る。
ジスタの特徴は酸化膜２２ａ、ポリシリコン膜２８、酸
化膜２２ｂの複合構造が従来のＳＯＩ構造の埋没酸化膜
のようにソース／ドレイン領域の寄生静電容量を低くす
る役割をしながらもモストランジスタの動作の時に発生
された熱が下側に容易に伝導するようにすることであ
る。
【００３４】図７は本発明の他の実施例によるモストラ
ンジスタを図示したもので、シリコンウェハー２１の厚
さを図６に図示しているものよりとても薄く形成し、ま
たその下部の酸化膜２２ｂ、ポリシリコン膜２８、酸化
膜２２ｂの複合層の厚さを相当に薄く形成することによ
り不純物拡散領域が酸化膜２２ｂの下部まで形成される
ようにしたものである。この時、ソース／ドレイン２
３、２４接合は酸化膜２２ａの上部に限定され、不純物
拡散領域がポリシリコン膜２８の内部に形成されるよう
にする。ここで、使用されるポリシリコン膜２８のソー
ス／ドレイン２３、２４の下部の不純物ドーピング濃度
が５×１０17ｃｍ-3以上になるようにする。これによ
り、ドレインから発生された電界がソースに影響を及ぼ
す通路にドーピングされたポリシリコン膜２８が位置す
ることになるのでパンチ−スルーまたはＤＩＢＬ現象を
効果的に改善できる。さらに、以後の活性領域が形成さ
れるシリコンウェハー２１は低いドーピングを維持でき
ることになる。このとき、トランジスタ製造過程で高い
熱処理を経ても酸化膜２２ａ、２２ｂによりポリシリコ
ン膜２８に包含されている不純物が拡散されることを防
止する効果が得られる。もし、このような酸化膜があま
りに薄くて不純物の拡散を効果的に防止できなければ酸
化膜２２ａ、２２ｂの代わりに酸化膜−窒化膜−酸化膜
（ＯＮＯ, ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）
構造を利用できる。
ンジスタを図示したもので、シリコンウェハー２１の厚
さを図６に図示しているものよりとても薄く形成し、ま
たその下部の酸化膜２２ｂ、ポリシリコン膜２８、酸化
膜２２ｂの複合層の厚さを相当に薄く形成することによ
り不純物拡散領域が酸化膜２２ｂの下部まで形成される
ようにしたものである。この時、ソース／ドレイン２
３、２４接合は酸化膜２２ａの上部に限定され、不純物
拡散領域がポリシリコン膜２８の内部に形成されるよう
にする。ここで、使用されるポリシリコン膜２８のソー
ス／ドレイン２３、２４の下部の不純物ドーピング濃度
が５×１０17ｃｍ-3以上になるようにする。これによ
り、ドレインから発生された電界がソースに影響を及ぼ
す通路にドーピングされたポリシリコン膜２８が位置す
ることになるのでパンチ−スルーまたはＤＩＢＬ現象を
効果的に改善できる。さらに、以後の活性領域が形成さ
れるシリコンウェハー２１は低いドーピングを維持でき
ることになる。このとき、トランジスタ製造過程で高い
熱処理を経ても酸化膜２２ａ、２２ｂによりポリシリコ
ン膜２８に包含されている不純物が拡散されることを防
止する効果が得られる。もし、このような酸化膜があま
りに薄くて不純物の拡散を効果的に防止できなければ酸
化膜２２ａ、２２ｂの代わりに酸化膜−窒化膜−酸化膜
（ＯＮＯ, ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）
構造を利用できる。
【００３５】上述の本発明の実施例でポリシリコン膜２
８はシリコンまたは熱伝導性が優秀な他の物質膜を使用
することもできる。
８はシリコンまたは熱伝導性が優秀な他の物質膜を使用
することもできる。
【００３６】
【発明の効果】上述のように、本発明は従来のＳＯＩ構
造に比べ熱伝達特性が改善されるし、下部のシリコン基
板にドレイン電界が浸透することを大きく減らす効果が
ある。従って、パンチ−スルーまたはＤＩＢＬ現象を大
きく減少させる効果がある。特に一実施例の場合のよう
にポリシリコン膜のドーピング濃度を低く維持するとポ
リシリコン膜が空乏されてまさに絶縁膜のように作用す
るから寄生静電容量を減らすことができるし、これによ
り半導体装置の電力消費の減少と動作速度を向上させる
効果を奏する。
造に比べ熱伝達特性が改善されるし、下部のシリコン基
板にドレイン電界が浸透することを大きく減らす効果が
ある。従って、パンチ−スルーまたはＤＩＢＬ現象を大
きく減少させる効果がある。特に一実施例の場合のよう
にポリシリコン膜のドーピング濃度を低く維持するとポ
リシリコン膜が空乏されてまさに絶縁膜のように作用す
るから寄生静電容量を減らすことができるし、これによ
り半導体装置の電力消費の減少と動作速度を向上させる
効果を奏する。
【００３７】以上のように本発明は前述した実施例と図
面に限定されることはなく、本発明の技術的思想を逸脱
しない範囲内でいろいろな置換と変更を行うことが可能
であることはもちろんである。
面に限定されることはなく、本発明の技術的思想を逸脱
しない範囲内でいろいろな置換と変更を行うことが可能
であることはもちろんである。
【図１】従来のＳＯＩ構造のモストランジスタの断面図
である。
である。
【図２】本発明の一実施例に係るモストランジスタの製
造の一工程の製品を示す断面図である。
造の一工程の製品を示す断面図である。
【図３】本発明の一実施例に係るモストランジスタの製
造の一工程の製品を示す断面図である。
造の一工程の製品を示す断面図である。
【図４】本発明の一実施例に係るモストランジスタの製
造の一工程の製品を示す断面図である。
造の一工程の製品を示す断面図である。
【図５】本発明の一実施例に係るモストランジスタの製
造の一工程の製品を示す断面図である。
造の一工程の製品を示す断面図である。
【図６】本発明の一実施例に係るモストランジスタの製
造の一工程の製品を示す断面図である。
造の一工程の製品を示す断面図である。
【図７】本発明の他の実施例に係るモストランジスタの
断面図である。
断面図である。
１１、２１、２５ シリコンウェハー（半導体基板） １２ 埋没酸化膜 １３、２３ ソース １４、２４ ドレイン １５ チャネル領域 １６、２６ ゲート酸化膜 １７、２７ ゲート電極 ２２ａ、２２ｂ 酸化膜 ２８ ポリシリコン膜
Claims (15)
- 【請求項１】 半導体基板と、 上記半導体基板上に順に積層された第１絶縁膜、所定の
物質膜および第２絶縁膜と、 上記第２絶縁膜上に形成されてＭＯＳトランジスタが形
成される活性領域を提供する半導体層とを包含してな
り、 上記物質膜は上記ＭＯＳトランジスタから発生する熱を
放出する経路を提供する半導体装置。 - 【請求項２】 上記物質膜はポリシリコン膜であること
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 上記第１絶縁膜および第２絶縁膜は酸化
膜であることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 上記第１絶縁膜および第２絶縁膜はそれ
ぞれ順に積層された酸化膜−窒化膜−酸化膜であること
を特徴とする請求項１記載の半導体装置。 - 【請求項５】 上記ポリシリコン膜は全体的に１×１０
16ｃｍ-3以下の濃度にドーピングされていることを特徴
とする請求項２記載の半導体装置。 - 【請求項６】 上記ポリシリコン膜は上記ＭＯＳトラン
ジスタの接合層の下部に少なくとも１×１０18ｃｍ-3の
不純物ドーピング領域を持つことを特徴とする請求項２
記載の半導体装置。 - 【請求項７】 上記第１絶縁膜および第２絶縁膜はそれ
ぞれ５０〜１５０Å厚さであることを特徴とする請求項
１から６のいずれか１項に記載の半導体装置。 - 【請求項８】 上記不純物ドーピング領域は上記ドレイ
ンで発生した電界が上記半導体基板に浸透する経路を遮
断することを特徴とする請求項６記載の半導体装置。 - 【請求項９】 第１半導体基板上に第１絶縁膜を形成す
る段階と、 上記第１絶縁膜上にポリシリコン膜を形成する段階と、 上記ポリシリコン膜上に第２絶縁膜を形成する段階と、 第２半導体基板と上記第２絶縁膜を接着する段階と、 化学・機械的練磨方式により上記第１または第２半導体
基板の上部を所定厚さに除去する段階と、 全体構造の上部にゲート絶縁膜とゲート電極を形成する
段階と、 所定の厚さにイオン注入を実施して接合層を形成する段
階とを包含してなることを特徴とする半導体装置の製造
方法。 - 【請求項１０】 上記第２絶縁膜を形成する段階以後に
上記第２半導体基板上に接着力の向上のための薄膜の酸
化膜を形成する段階をさらに包含することを特徴とする
請求項９記載の半導体装置の製造方法。 - 【請求項１１】 上記第１絶縁膜および第２絶縁膜は酸
化膜であることを特徴とする請求項９記載の半導体装置
の製造方法。 - 【請求項１２】 上記第１絶縁膜および第２絶縁膜はそ
れぞれ順に積層された酸化膜−窒化膜−酸化膜であるこ
とを特徴とする請求項９記載の半導体装置の製造方法。 - 【請求項１３】 上記ポリシリコン膜は１×１０16ｃｍ
-3以下の濃度にドーピングされていることを特徴とする
請求項９から１１のいずれか１項に記載の半導体装置の
製造方法。 - 【請求項１４】 上記ポリシリコン膜はその内部の上記
接合層の下部領域に所定の不純物ドーピング領域を包含
することを特徴とする請求項９から１１のいずれか１項
に記載の半導体装置の製造方法。 - 【請求項１５】 上記不純物ドーピング領域は少なくと
も１×１０17ｃｍ-3の不純物ドーピング濃度を持つこと
を特徴とする請求項１４記載の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960026525A KR100201779B1 (ko) | 1996-06-29 | 1996-06-29 | 반도체 장치 및 그 제조방법 |
| KR1996-26525 | 1996-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1070280A true JPH1070280A (ja) | 1998-03-10 |
| JP2931568B2 JP2931568B2 (ja) | 1999-08-09 |
Family
ID=19465192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9173879A Expired - Fee Related JP2931568B2 (ja) | 1996-06-29 | 1997-06-30 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2931568B2 (ja) |
| KR (1) | KR100201779B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007035702A (ja) * | 2005-07-22 | 2007-02-08 | Seiko Epson Corp | 半導体基板及び半導体装置、並びにこれらの製造方法、半導体基板の設計方法 |
-
1996
- 1996-06-29 KR KR1019960026525A patent/KR100201779B1/ko not_active IP Right Cessation
-
1997
- 1997-06-30 JP JP9173879A patent/JP2931568B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007035702A (ja) * | 2005-07-22 | 2007-02-08 | Seiko Epson Corp | 半導体基板及び半導体装置、並びにこれらの製造方法、半導体基板の設計方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2931568B2 (ja) | 1999-08-09 |
| KR100201779B1 (ko) | 1999-06-15 |
| KR980005873A (ko) | 1998-03-30 |
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