KR100232691B1 - 반도체 장치와 연산 장치, 신호 변환기 및 동일한 반도체 장치를 사용하는 신호 처리 시스템 - Google Patents

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미다라이 후지오
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Abstract

다수의 입력 단자에 각각 접속된 캐패시터 수단을 갖고, 캐패시터의 나머지 단자들이 센스 증폭기에 공통으로 접속되는 반도체 장치에 있어서, 캐패시터와 센스 증폭기는 절연 표면 상의 반도체 층을 이용하여 형성되고, 다수의 입력 단자로부터 공급되는 다수의 비트를 갖는 신호를 고속, 고정밀도로 처리하는 것이 작은 회로 크기로 실현되는 반도체 장치.

Description

반도체 장치와 연산 장치, 신호 변환기 및 동일한 반도체 장치를 사용하는 신호 처리 시스템
제1도는 본 발명에 따른 반도체 장치의 등가 회로도.
제2도, 제4도, 제8도, 제10도, 제12도, 제13도 및 제16도는 본 발명에 따른 반도체 장치의 단면도.
제3도, 제5도, 제6도, 제7도, 제9도, 제11도, 제14도, 제15도 및 제22도는 본 발명에 따른 반도체 장치의 평면도.
제17도, 제21도는 본 발명에서 사용될 수 있는 MOS 트랜지스터의 투시도.
제18도 내지 제20도는 본 발명에서 사용될 수 있는 MOS 트랜지스터의 단면도.
제23도는 상관 연산 장치를 설명하기 위한 설명도.
제24도 내지 제25도는 연산 장치의 회로 구성을 설명하기 위한 등가 회로도.
제26(a)도 내지 제26(c)도는 연산 타이밍을 설명하기 위한 타이밍 차트.
제27도는 A/D 변환기를 설명하기 위한 회로도.
제28도는 상관 연산 장치를 사용하는 장치의 개략적인 블록도.
제29도는 본 발명에 따른 반도체 장치로서 전체적인 칩 구성의 실시예를 도시한 도면.
제30도는 칩의 픽셀 부분의 구성(arrangement)을 설명하기 위한 등가 회로도.
제31도는 산술 연산 내용을 설명하기 위한 설명도.
* 도면의 주요부분에 대한 부호의 설명
100,900 : 캐패시터 소자 101 : 반도체 기판
102 : 절연층 103 : 반도체-사이드 전극
104 : 절연 박막 105,605,700 : 게이트 전극
106 : 제1전극 인터레이어 107 : 신호 입력 전극
110,610 : PMOS 트랜지스터 111,611 : NMOS 트랜지스터
114,211 : 출력 단자 202,902 : 플로팅 노드
205 : 센스 증폭기
본 발명은 반도체 장치와 이를 이용한 연산 장치, 신호 변환기 및 신호 처리시스템에 관한 것으로, 특히 병렬로 산술 연산을 수행할 수 있는 반도체 장치와, 이를 이용한 예를 들면 상관 산술 연산을 수행할 수 있는 연산 장치, A/D(아날로그/디지탈) 또는 D/A(디지탈/아날로그)로 신호를 변환하기 위한 신호 변환기, 신호 처리시스템에 관한 것이다.
최근에 신호 처리의 향상으로 인해, 짧은 주기 동안에 고속으로 매우 큰 데이타 용량을 처리할 수 있는 저가의 연산 장치를 실현하는 것이 매우 중요해지고 있다. 특히, 다이나믹 영상의 모션 검출에 사용될 수 있는 상관 연산 장치(acorrelation operating device)를 위한 기법, 고정밀도 아날로그 대 디지탈(A/D) 변환기, 확산 스펙트럼(55) 통신 등은 GHz의 단위로 처리되는 신호 처리를 요구한다.
통상 이러한 기능이 반도체 집적 회로에 의해 실현되는 경우에는, 병렬 산술 연산은 고속 처리가 이루어지도록 복수의 반도체 칩을 사용하여 달성되거나, 또는 최근의 마이크로-레이아웃 룰(micro-layout rule)을 사용하는 상당히 큰 칩 상에 집적되는 회로를 사용하여 달성되고 있다.
공지된 바와 같이, 칩의 회로 스케일은 처리될 신호의 비트 수가 증가하면 바로 증가하게 된다. 예를 들면, 회로 스케일은 연산될 비트 수의 제곱에 비례하여 증가한다. 따라서, 비트 수가 증가함에 따라, 많은 경우에 비용이 증가하거나 회로 스케일이 비실용적인 레벨까지 증가한다.
상술한 바와 같은 종래의 문제점을 해결할 수 있는 새로운 신호 처리를 실현할 수 있는 반도체 장치를 제공하는 것이 본 발명의 목적이다. 비트 수가 동일하다면 종래의 장치보다 작은 스케일의 회로를 사용하여 고속 산술 연산을 실현할 수 있는 반도체 장치를 제공하는 것이 본 발명의 목적이다. 연산될 비트 수가 증가할 때에도 회로 스케일의 증가를 방지할 수 있는 반도체 장치를 제공하는 것이 본 발명의 또 다른 목적이다. 종래의 장치와 동일한 연산 기법을 사용하여, 종래의 장치보다 더욱 높은 정밀도를 갖는 산술 연산을 수행할 수 있는 반도체 장치를 제공하는 것이 본 발명의 또 다른 목적이다. 종래의 장치로는 실현할 수 없거나, 매우 높은 단가가 요구되었던 단일 처리 기능을 실용적인 저가에 실현할 수 있는 반도체 장치를 제공하는 것은 본 발명의 또 다른 목적이다.
상기 반도체 장치를 이용하는 연산 장치, 신호 변환기 및 신호 처리 시스템을 제공하는 것은 본 발명의 또 다른 목적이다.
복수의 입력 단자, 입력 단자에 전기적으로 접속된 복수의 캐패시터, 상기 캐패시터의 나머지 단자에 전기적이며 공통적으로 접속된 센스 증폭기를 포함하며, 캐패시터와 센스 증폭기는 절연 표면상에 반도체 층을 이용하여 형성되는 것을 특징으로 하는 반도체 장치 및 이 반도체 장치를 이용한 연산 장치, 신호 변환기, 및 신호 처리 시스템을 제공하는 것은 본 발명의 또 다른 목적이다.
상술한 목적을 달성할 수 있는 본 발명의 반도체 장치는 복수의 입력 단자에 하나의 단자가 접속되는 복수의 캐패시터 및 상기 캐패시터의 나머지 단자에 공통적으로 접속된 센스 증폭기를 포함하고, 상기 센스 증폭기는 절연 표면상의 반도체 층상에 형성된다.
상술한 구성을 갖는 반도체 장치에 의하면, 복수의 입력 단자로부터 다수의 비트 입력 신호가 작은 크기의 회로에 의해 고속·정확하게 처리될 수 있다.
나아가, 스위치 소자(switch element)가 반도체 장치의 각각의 캐패시터의 두개의 단자 중 적어도 하나 상에 구성되어 있기 때문에, 잡음을 감소시킬 수 있는 고정밀도 회로가 실현될 수 있다.
부가적으로, 반도체 장치의 각각의 캐패시터는 동일한 구조를 갖는 복수의 캐패시터 소자를 서로 병렬 접속시키기 때문에, 더 높은 정밀도를 갖는 산술 연산을 달성할 수 있는 회로가 실현될 수 있다.
상술한 복수의 반도체 장치를 가지며, 제1반도체 장치로부터의 출력 및/또는 제2반도체 장치에 대한 상기 출력의 반전된 출력을 입력받음으로써 병렬 산술 연산 처리를 수행하는 다수결 연산 회로와 같은 연산 장치는 그 회로의 크기가 감소되어, 높은 연산 속도와 비용의 절감을 달성할 수 있다.
나아가, 반도체 장치에서 복수의 입력 단자에 대응하는 캐패시터의 최소 캐패시턴스가 C로 표현되면, 다수결 연산 처리는 공통으로 접속된 캐패시터의 총 캐패시턴스 값을 사용하여 수행될 수 있고, 최소 캐패시턴스 C의 홀수배 또는 거의 홀수배인 값이다.
반도체 장치에서, 스위치 소자 및 캐패시터에 접속된 센스 증폭기는 전계 효과 트랜지스터를 사용하여 형성되기 때문에, 비용 절감과 더 높은 정밀도를 달성할 수 있는 회로를 실현할 수 있는 것이다.
반도체 장치에서, 전계 효과 트랜지스터는 메사 구조(mesa-structure)에 의해 분리되어 있기 때문에, 고집적도와 비용의 절감을 달성할 수 있는 회로가 실현될 수 있다.
반도체 장치에서, 각각의 캐패시터는 전계 효과 트랜지스터의 게이트 전극과 동일한 공정으로 형성되는 도전층과 절연막 상의 반도체 층을 이용하여 형성되기 때문에, 고정밀도와 비용의 절감이 가능한 회로를 실현할 수 있다.
나아가, 반도체 장치에서 전원 공급은 전계 효과 트랜지스터의 웰 층에 접속되기 때문에, 연산 에러를 제거할 수 있고 더욱 높은 전력 공급 전압에서 사용할 수 있는 고속 회로가 실현될 수 있다.
게다가, 반도체층에서 적어도 게이트 전극 하에 웰 층이 전계 효과 트랜지스터의 채널의 형성에 대해 공핍된 상태(depleted state)로 놓여지기 때문에, 고속, 고집적도 회로를 실현할 수 있다.
반도체 장치에서, 메사-분리(mesa-isolated) 반도체 층의 단부의 모양은 절연 표면에 관하여 적어도 60도 또는 그 이상의 각을 갖고 있기 때문에, 더 작은 칩 사이즈를 갖는 회로가 실현될 수 있다.
반도체 장치에서, 캐패시터는 절연 표면상의 반도체 층의 표면을 저장된 상태로 이용하는 저장형 MOS 구조를 갖기 때문에, 더욱 높은 정밀도와 비용 절감을 달성할 수 있는 회로가 실현될 수 있다.
반도체 장치에서, 복수의 입력 단자의 측면 단자는 게이트 전극과 동일한 층에 접속되고, 검출된 신호가 외부 잡음에 의해 쉽게 영향을 받지 않는 저가의 회로가 실현될 수 있다.
반도체 장치에서, 다중 입력 단자의 측면 단자가 반도체 층과 동일한 층에 접속되어 있기 때문에, 입력 신호가 외부 잡음에 의해 쉽게 영향을 받지 않는 저가의 회로가 실현될 수 있다.
반도체 장치에서, 제1도전형의 불순물 층은 웰 층에 접속되어 있고, 웰 층의 도전형과 동일한 형을 가지며, 제2도전형의 불순물 층은 전계 효과 트랜지스터의 소스 영역을 형성하며, 상기 제1도전형의 불순물 층과 제2도전형의 불순물 층은 거의 인접한 위치에서 형성되고, 와이어 층은 제1 및 제2도전형의 불순물 층에 공통으로 접속되기 때문에, 연산 에러를 제거할 수 있고 높은 전력 공급 전압에서 사용할 수 있는 고속 회로가 더욱 작은 칩 크기로 실현될 수 있다.
반도체 장치에서, 캐패시터의 반도체 층이 1018(cm-3) 이상의 농도로 n형 또는 p형으로 도핑되어 있기 때문에, 고정밀도 산술 연산을 가능하게 하는 회로가 실현될 수 있다.
연산 장치, 신호 변환기 및 상술한 반도체 장치를 사용하는 신호 처리 시스템은 고정밀도, 고속 처리를 수행할 수 있다.
본 발명은 필요에 따라 첨부된 도면을 참조하여 이하에서 상세하게 설명될 것이다.
[제1실시예]
본 발명의 제1실시예를 제1도와 제3도를 참조하여 설명하고자 한다. 제1도는 본 발명에 따른 반도체 장치의 등가 회로도이다. 제1도에서, 캐패시터 C1내지 Cn을 커플링하고, n 개의 병렬 신호 Q1내지 Qn을 연산함으로써 유발되는 플로팅 노드(202)의 신호 변화는 센스 증폭기(205)에 의해 검출되며, 이 검출된 변화는 L-레벨 또는 H-레벨 신호로서 출력 단자(211)에 공급된다. 예를 들면, 센스 증폭기(205)는 두개의 인버터(206 및 204)에 의해 구성된다. 그러나, 본 발명은 이러한 구성으로 제한되는 것은 아니다. 입력 신호와 플로팅 노드(202)에서 나타나는 신호는 이하에서 설명되는 관계를 갖는다.
ΔV1에서 ΔVn을 초기 상태로부터 신호 Q1내지 Qn의 전위(potential) 변화량으로 하고, ΔVf는 플로팅 노드의 전위 변화량으로 하자. 플로팅 노드의 전하의 총합은 신호 입력 전-후에 변화하지 않으므로,(전하 보존의 원리)
C1(ΔV1-ΔVf)+C2(ΔV2-ΔVf)+‥‥ +Cn(ΔVn-ΔVf)=C0ΔVf
여기에서, C0는 플로팅 노드의 기생 캐패시턴스이다.
상술한 방정식은 다음과 같이 변형된다:
ΔVf=(C1ΔV1+C2ΔY2+‥‥‥+CnΔVn)/(C0+C1+C2+‥‥‥+Cn)
더욱 상세하게, 상술한 회로는 C1으로 가중된(weighted) 각 단자의 전위 변화의 선형적인 합을 출력하기 위한 회로 구성을 갖는다. 센스 증폭기(205)는 ΔVf가 선정된 기준값보다 큰지 또는 작은치의 여부를 검출하고, 출력 단자(211)에 검출 결과를 신호 “0” 또는 “1”로서 출력한다. 아날로그 신호의 경우, 예를 들면 상술한 회로는 각각의 단자에서 입력의 가중된 크기를 검출하는 뉴런 소자(a neuron element)로서 사용될 수 있다. 디지탈 신호의 경우에, 예를 들면 상술한 회로는 입력 신호의 H-레벨 및 L-레벨 신호의 수를 비교하는 다수결 논리 회로를 구성할 수 있다.
제2도는 반도체 장치를 사용하여 제1도에서 도시된 회로를 구현하는 보다 바람직한 실시예를 실명하기 위한 단면도이다. 제2도는 제1도에서 도시된 회로의 일부를 도시하고 있다. 제3도는 반도체 장치를 사용하여 제1도에서 도시된 회로를 구현하는 보다 바람직한 실시예를 설명하기 위한 평면도이다. 제3도는 제1도에서 도시된 회로의 일부를 도시하고 있다. 제4도는 제3도의 라인 4-4를 따라 본 제3도에 도시된 장치의 단면도이다. 제5도는 상술한 n이 n=3으로 설정된 때의 평면도이다.
제2도 내지 제5도를 참조하면, 반도체 장치는 캐패시터 소자(100), 반도체 기판(101), 절연층(102), n+형 반도체 층을 구성하는 반도체-사이드 전극(103), 절연 박막(104), 게이트 전극(105), 전극(105a-105c), 제1층간 절연층(106), 신호 입력 전극(107), VDD전력 공급 라인(108), VSS전력 공급 라인(109), PMOS 트랜지스터(110), NMOS 트랜지스터(111), 제2층간 절연층(112), 출력 단자(114), P+형 영역(P+형 소스-드레인 영역: 115), n형 웰(116), n+형 영역(n+형 소스-드레인 영역: 117), P형 웰(118), n+형 영역(119), P+형 영역(120), n-형 영역(121), P-형 영역(122), 캐패시터 소자(900a-900c) 및 플로팅 노드(902)를 포함한다.
제2도를 참조하면, 실리콘 산화 박막과 같은 절연층(102)은 반도체 기판(101)상에 형성된다. 용량성 커플링을 구현하기 위한 캐패시터 소자(100)와, 센스 증폭기의 입력 인버터를 구성하는 NMOS 및 PMOS 트랜지스터(111, 110)가 절연층(102)상에 형성된다. 트랜지스터의 게이트 전극(105)은 캐패시터 소자 중 하나인 반도체-사이드 전극(103)에 접속되고, 트랜지스터의 게이트 전극을 형성하는 도전층으로 동일 층을 이용함으로써 형성되는 또 다른 전극(105a)은 신호 입력 전극(107)에 접속된다. 전체적인 장치는 제1 및 제2층간 절연층(106, 112)으로 덮혀진다. 캐패시터 소자(100) 및 NMOS와 PMOS 트랜지스터(111, 110)는 절연층(102)상에 메사-절연 상태로 되어있다. 제2도에 도시된 각각의 트랜지스터의 에지 부분은 거의 직각 모양을 갖는다. 이것은 실리콘 박막이 경사를 가질 때 실리콘 박막의 매우 얇은 부분의 임계값의 감소로 인해 소스와 드레인 사이에 누설(leakage)이 쉽게 발생하기 때문이다. 더욱 상세하게, 실리콘 박막의 얇은 부분은 공핍된 작은 반도체 영역을 갖기 때문에 채널은 낮은 게이트 전압에 의해 형성되고, 자주 누설을 유발한다. 본 발명의 출원인은 다양한 경사각으로 된 에지 부분을 갖는 샘플을 준비하고, 경사각이 60° 또는 그 이상으로 설정될 때, 상술한 현상이 무시할만한 레벨로 제거될 수 있는 누설 전류 측정에 관해 확인했다.
제2도에서 도시된 캐패시터 소자(100)의 캐패시턴스는 캐패시터 소자 양단에 인가되는 전압에 가능한 한 무관하게 일정하게 유지되는 것이 바람직하다. 이러한 캐패시터 소자가 MOS 구조로 구현될 때, 불순물은 고농도로 반도체 층에 도핑되는 것이 보다 바람직하고, 이로 인해 반도체 표면이 공핍되거나 분포 반전(population inverted)되는 것을 방지할 수 있다. 즉, 반도체 표면은 저장된 상태(저장형 MOS구조)의 MOS 구조를 가질 수 있다. 나아가, 본 발명의 출원인은 실험 결과에 따라, 불순물이 1018(cm-3) 또는 그 이상의 농도로 도핑되어 있다면 반도체 표면이 실질적으로 저장된 상태로 유지될 수 있다는 것을 알게 되었다. 반도체-사이드 전극(103)내에는 n+도전형을 갖는 예를 들면 1019(cm-3)의 불순물이 도핑되고, 캐패시턴스 값은 바이어스 전압과 무관하게 거의 상수이다. 이러한 경우에, p+형의 도핑이 수행될 수도 있다. 두개의 전극 사이의 절연막과 같이 MOS 트랜지스터의 게이트 전극과 동일한 층이 사용된다. 그러나, 본 발명은 이러한 절연층에만 한정되지는 않고, 또 다른 절연층이 형성될 수도 있다. NMOS 트랜지스터의 각각의 n+형 소스-드레인 영역(117)은 p형 웰(118)의 실리콘 박막의 두께보다 약간 작은 깊이를 갖도록 형성된다. 그러나, 이러한 깊이는 실리콘 박막의 두께보다 크거나 같을 수도 있다. 동일한 것이 p+형 소스-드레인 영역(115)과 PMOS 트랜지스터 n형 웰(116)에 적용된다.
열 전자 저항 및 내전압(withstand voltage)을 향상시키기 위해, 소스-드레인 영역은 실질적으로 DDD(doubly diffused drain) 구조 또는 LDD(Lightly diffused drain) 구조를 가진다. 절연층(102)은 실리콘층과 기판 간의 캐패시턴스가 감소될 수 있기 때문에 더 큰 두께를 갖는 것이 보다 바람직하며, 게이트 전극으로서 기판을 사용하는 기생 CMOS 동작에 대한 우려가 사라지게 된다. 예를 들면, SIMOX 기판은 3,900Å의 두께를 갖는 절연 영역을 갖는다. 그러나, 응착 기법(adhesion technique)을 사용하여 제조된 SOI 기판에서, 절연 영역은 1마이크론 또는 그 이상의 두께를 갖는다.
제3도에서 동일한 도면 부호는 제2도에서와 같은 동일한 부분을 의미한다.
PMOS와 NMOS 트랜지스터(110 및 111) 양자에서, 저농도 영역 PMOS 트랜지스터에서 n-형 영역(121) 및 NMOS 트랜지스터에서 p-형 영역(122)은 소스-드레인 영역 주위에 형성된다. 그러한 구조는 p-n 접합이 메사 에칭된 실리콘 박막의 단부 표면에 나타나면, 접합 누설이 쉽게 발생한다는 사실을 고려하여 적용되고 있다. SOI 기판의 결정의 질을 향상시킴으로써, 누설의 빈도는 감소될 수 있다. 실리콘 단부 표면위로 확장되는 게이트 전극 아래에 전극이 쉽게 형성되는 것은 공지되어 있다.
저-농도 층이 형성되므로, 누설 전류가 소스와 드레인을 따라 흐르는 것을 방지할 수 있다. NMOS 및 PMOS 트랜지스터 각각은 채널이 ON 될 때 웰이 부분적으로만 공핍되는 소위 부분 공핍 MOS 구조를 갖는다. 이러한 구조는 스레숄드 값, 구동 수행 능력(drive performance) 등 실리콘 박막의 막두께에서의 변화와 무관한 전기적 특성의 변화를 방지할 수 있다. 이후에 기술되는 바와 같이, 이러한 구조는 웰 콘택을 형성함으로써 연산 에러를 방지하고 내전압(withstand voltage)을 향상시킬 수 있다.
제3도에서 도시된 바와 같이, 인버터를 구성하는 NMOS 및 PMOS 트랜지스터(111 및 110)의 소스 전극은 전력 공급 라인(109 및 108)인 Vss와 VDD에 각각 접속된다.
소스 영역과 전력 공급 라인간의 콘택 구조는 웰 콘택 및 소스 콘택이 서로 인접하여 형성되는 소위 버팅 콘택 구조(butting contact structure)가 적용되고, 단일 배선으로 연결된다. 그러나, 오직 하나의 소스 콘택을 갖는 구조는 웰 콘택을 형성하지 않고 채택될 수도 있다.
제3도에는, PMOS 트랜지스터의 소스 영역으로서의 p+형 영역(115)과 웰 콘택의 역할을 하는 n+형 영역(119)이 서로 인접하여 형성되고, 단일 배선을 이용하여 연결되어 있다. NMOS 트랜지스터의 소스 영역(117)과 웰 콘택 p+형 영역(120)도 마찬가지로 적용된다. 웰 전위를 고정시킴으로써 MOS 트랜지스터의 동작이 안정되고 동작 에러가 방지될 수 있다. 특히, SOI 기판의 경우, 채널 내에서 생성되고 웰에서 축적되는 불필요한 캐리어들이 가능한 한 흡수될 수 있다.
PMOS와 NMOS 트랜지스터의 드레인은 공통으로 연결되어 하나의 출력 단자(114)를 구성한다.
[3개 입력인 경우의 구성]
제5도는 입력 단자의 수가 3개로 설정되고(n=3), 동일한 캐패시터 소자(900a,900b,900c)가 입력 단자(Q1내지 Q3)에 연결되어 있는 경우를 도시하는 평면도이다.
캐패시터 소자의 입력 전극(105a, 105b, 105c)에 대향하는 전극(103a, 103b, 103c)은 콘택홀을 통해 공통 플로팅 노드(902)에 연결된다. 다른 구성들은 제3도와 동일하므로, 그에 대한 상세한 설명은 생략한다.
전술한 경우, C1=C2=C3이다. 물론, C1≠C2≠C3인 구성도 이용 가능하다. 캐패시터 소자의 면적이 변화되는 경우 이러한 구성이 설계될 수 있다.
제6도는 캐패시터 소자의 면적이 변화되는 경우 이용되는 바람직한 실시예를 도시한다. 제6도는 제5도에서보다 3배의 캐패시턴스가 소정의 입력 단자 Qi에 할당되는 경우를 도시하는 평면도이다. 3배의 캐패시턴스를 형성하기 위해, 동일한 구성을 구비하는 소자(900d, 900e, 900f)가 서로 병렬로 연결된다. 상술한 바와 같이, 캐패시터 소자가 작은 캐패시턴스를 구비하는 정수개의 소자가 병렬 회로로 구성될 때, 상이한 입력 단자에 연결되는 캐패시턴스 값의 비는 공정 상의 변화, 기생 캐패시턴스 등과 같은 비확정적인 요소들로 인해 캐패시턴스값이 변화할 때에도 유지될 수 있다.
[웰 콘택의 다른 구성]
제7도는 웰과 소스 사이의 버팅 콘택 구조에 대한 다른 구성의 바람직한 실시예를 도시하는 평면도이다. 제8도는 제7도의 8-8선을 따른 단면도이다. NMOS 트랜지스터의 구조와 같이, p+형 웰 콘택은 MOS 트랜지스터의 게이트에 인접하여 형성된다. 웰 콘택이 채널 근처에 형성될 때, 채널 내의 불필요한 캐리어는 효율적으로 흡수된다. 제7도에서, 웰 콘택은 트랜지스터 크기의 증가를 가능한 한 방지하기 위해 트랜지스터의 끝에 형성된다. 인버터를 구성하기 위해 동일한 구조가 PMOS 트랜지스터에 응용될 수 있다.
제7도 및 제8도에 도시된 구조가 p+형 이온 주입 마스크 패턴(801, 805), p+형 콘택(802, 804), n+형 콘택(803, 806), 게이트 전극(807), 그리고 p형 영역(808)을 포함하는 것에 유의하여야 한다.
제9도 및 제11도는 웰 콘택이 드레인과 소스 전극과 무관하게 임의의 전위로 설정되어 있을 때 사용되는 NMOS 트랜지스터의 바람직한 실시예를 나타내는 평면도이다. 제10도는 제9도의 10-10선을 따라 작성된 단면도이고, 제12도는 제11도의 12-12선을 따라 작성된 단면도이다.
제9도 내지 제12도에 도시된 구조는 소스(701), 드레인(702), 영역(703), p+형 콘택(704b), p+형 웰 콘택 영역(704c), 게이트 전극(700b, 700c), 그리고 실리콘 박막 형성 영역(707)을 포함한다.
제9도를 참조하면, 실리콘 박막 형성 영역(707)은 소스(701) 및 드레인(702)을 절연시키기 위하여 게이트 전극(700b)의 외부로 연장되어 p+형 콘택(704b)을 형성한다. 한편, 제11도에서 p+형 웰 콘택 영역(704c)은 소스 및 드레인으로부터 떨어져 있는 위치에 있는 드레인 또는 소스 측의 실리콘 박막 형성 영역(707) 상에 형성된다. 제9도 및 제11도에 도시된 구조는, 웰 콘택이 소스 또는 드레인 전극과 동일한 전위로 설정될 수 없는 전송 게이트(transmission gate)가 사용되는 경우 효과적이다.
반도체 소자가 전술한 본 발명의 구성을 구비하므로, 다음과 같은 효과들이 기대된다.
(1) 여러 개의 입력 신호들이 캐패시터를 경유하여 하나의 플로팅 노드로 공급되고, 플로팅 노드로부터의 신호 출력이 센스 증폭기에 의하여 감지되므로, 비트수의 증가에 대한 회로 크기와 증가를 최소화시킬 수 있으며, 따라서 더 적은 비용이 요구되는 반도체 소자가 제공될 수 있다.
(2) 논리 연산의 횟수가 입력 수(비트 수)의 증가에 따라 증가하지 않으므로, 종래의 소자보다 고속으로 산술 연산을 행할 수 있는 반도체 소자가 제공될 수 있다.
(3) 단순한 구성과 SOI 기판의 본질적 특성에 따라 적은 면적에 의한 반도체 영역의 절연이 이루어질 수 있으므로, 통상의 반도체기판을 이용하는 경우와 동일한 작업 기술을 이용하더라도 고정밀도의 산술 연산을 수행할 수 있는 반도체 소자가 제공될 수 있다.
(4) 높은 가격으로 인하여 종래에는 실현될 수 없었던 다중 비트 상관 연산 소자(multi-bit correlation operating device), A/D 변환기, 그리고 다수결 논리 회로(majority logic circuit)가 저가의 실용적인 비용으로 제공될 수 있다.
특히, 제1실시예에서는 다음과 같은 효과가 기대된다.
(1) SOI 구조가 채택되므로 용이한 단일 폴리실리콘층 공정으로 소자를 제조할 수 있고, NMOS와 PMOS 트랜지스터 등이 서로 메사 절연(mesa- isolated)되어 고집적이 실현될 수 있다. 그러므로, 비싸지 않은 고집적 반도체 소자가 제공될 수 있다.
(2) NMOS 및 PMOS 트랜지스터 사이의 절연폭이 작으므로, 플로팅 노드의 기생 캐패시턴스 C0가 감소될 수 있다.
(3) 입력 단자는 반도체 기판과 절연된 폴리실리콘 게이트층에만 연결되므로, 기판으로의 잡음 입력으로 인한 전위 요동이 방지될 수 있다.
(4) 부분 공핍형 MOS 구조(partial depletion MOS structure)가 채택되므로, 스레숄드값, 구동력 등이 실리콘 박막 두께의 변화에 의해 거의 영향을 받지 않는 고정밀도, 고수율의 반도체 소자가 제공될 수 있다.
(5) 웰 전위가 고정되므로, 더 높은 내압치(withstand voltage)에서 사용될 수 있고, 회로의 동작 에러를 방지할 수 있으며, 외부 잡음으로 인한 전위 요동에 의해 쉽게 영향받지 않는 구조가 실현될 수 있다.
(6) 실리콘 단부에서 어떠한 채널 누설 전류 및 접합 누설 전류도 쉽게 발생시키지 않는 구조가 채택되므로, 고수율을 보장하고 대기 상태에서 단지 소량의 소비 전류만을 필요로 하는 반도체 소자가 제공될 수 있다.
(7) 캐패시터가 서로 평행한 복수의 소형 캐패시터 소자들을 연결하여 구성되므로, 입력 단자의 캐패시턴스 값의 상대적인 비율이 쉽게 변하지 않는다. 그러므로, 고정밀도의 산술 연산이 수행될 수 있다.
[제2실시예]
제13도 및 제14도를 참조하여 제2실시예가 이하에서 기술된다. 본 실시예에서, 제1실시예에서의 캐패시터의 입력 및 출력 전극이 바뀐다. 그러므로, 등가회로는 제1실시예와 동일하다.
제13도는 제1실시예의 제2도에 대응하는 단면도이고, 제14도는 제1실시예의 제3도에 대응하는 평면도이다. 제13도 및 제14도에 도시된 바와 같이, 신호는 실리콘 박막(103) 측으로 입력되고, 플로팅 노드는 폴리실리콘 게이트(105a) 측에 형성된다. 더욱 구체적으로는, 폴리실리콘 게이트(105a)는 플로팅 노드(202)에 연결되고, 입력 단자(Qi)는 실리콘 박막(103)에 연결된다.
본 실시예와 제1실시예의 차이를 명확히 하기 위해, 기타의 구조는 제1실시예의 제2도 및 제3도의 것과 동일하다. 제1실시예에서 기술된 트랜지스터 구조, 웰 콘택 구조, 캐패시터 소자의 병렬 연결 등의 모든 변형이 본 실시예에 적용될 수 있다.
제15도는 플로팅 노드가 캐패시터 소자의 폴리실리콘 전극 측에 형성될 때의 캐패시턴스 부분의 또 다른 형성 방법을 나타낸다. 제15도에서, 플로팅 노드의 폴리실리콘 전극(302)은 입력 신호 전극(Q1, Q2, Q3)의 실리콘 박막 패턴(303, 304, 305)의 대부분을 덮도록 형성된다. 캐패시턴스 값은 실리콘 박막과 폴리실리콘 전극이 겹치는 2차원 면적과, 코너부가 겹치는 영역에 의하여 결정된다. 실리콘 박막이 평판 절연 박막 상에 형성되고 높은 패터닝 정밀도를 가지기 때문에, 캐패시턴스값의 설계 정밀도가 향상될 수 있다. 더욱이, 플로팅 노드와 실리콘 박막의 배열 정밀도가 약간 변하는 경우에도, 단자(Q1, Q2, Q3)의 캐패시턴스의 상대적 비는 동일하게 유지된다. 이러한 이유 때문에, 반도체 소자는 본 발명에 따라 고정밀도 동작용 소자에 적절히 응용된다.
제2실시예의 반도체 소자에 있어서, 다음과 같은 효과들이 기대된다.
(1) SOI 구조가 채택되어 용이한 단일 폴리실리콘 층 공정으로 소자를 제조할 수 있고, NMOS 및 PMOS 트랜지스터 등이 서로 기판 상에서 절연되므로, 고집적도가 실현될 수 있다. 그러므로, 저렴하면서도 고집적도의 반도체 소자가 제공될 수 있다.
(2) 부분 공핍 MOS 구조(partial depletion MOS structure)가 채택되므로, 스레숄드값, 구동력 등 전기적 특성이 실리콘 박막 두께의 변화에 거의 영향받지 않는 고정밀도, 고수율의 반도체 소자가 제공될 수 있다.
(3) 웰 전위가 고정되므로, 더 높은 내압치(withstand voltage)에서 사용될 수 있고, 회로의 동작 에러를 방지할 수 있으며, 외부 잡음으로 인한 전위 요동에 의하여 쉽게 영향받지 않는 구조가 실현될 수 있다.
(4) 실리콘 단부에서 어떠한 채널 누설 전류 및 접합 누설 전류도 쉽게 발생시키지 않는 구조가 채택되므로, 고수율을 보장하고 대기 상태에서 단지 소량의 소비 전류만을 필요로 하는 반도체 소자가 제공될 수 있다.
(5) 캐패시터가 서로 평행한 복수의 소형 캐패시터 소자들을 연결하여 구성되므로, 입력 단자의 캐패시턴스 값의 상대적인 비율이 쉽게 변하지 않는다. 그러므로, 고정밀도의 산술 연산이 수행될 수 있다.
(6) 입력 단자가 실리콘 기판(101)에 용량성으로(capacitively) 연결되므로, 여타의 인접단의 신호로 인한 전위 요동이 제거될 수 있다.
(7) 플로팅 노드가 실리콘 기판(101)과 분리되어 있으므로, 기판으로부터의 전위 요동에 쉽게 영향받지 않는다. 플로팅 노드의 기생 캐패시턴스 C0가 작으므로, 입력 신호의 진폭이 동일하게 유지되는 경우 출력 신호 ΔVf가 증가될 수 있다.
[제3실시예]
제16도를 참조하여 제3실시예가 이하에서 기술된다. 본 실시예에서, 제16도는 제1실시예에서의 NMOS 및 PMOS 트랜지스터가 완전한 공핍형 구조를 구비하는 경우를 도시하는 단면도이다. 그러므로, 등가 회로도는 제1실시예의 제1도와 동일하며, 본 실시예에서의 동일한 참조 부호는 제1실시예에서의 동일한 부분을 나타낸다.
제16도에 도시된 구조는 PMOS 트랜지스터(610), NMOS 트랜지스터(611), p+형 소스-드레인 영역(615), n형 웰(616), n+형 소스-드레인 영역(617), p형 웰(618) 그리고 게이트 전극(605)을 포함한다.
실리콘 박막 두께는 PMOS 및 NMOS 트랜지스터의 채널 형성시에 양쪽 웰이 완전히 공핍되도록 설정된다. 게이트 전극의 일함수(work function)는 적절히 선택되어 NMOS 및 PMOS 트랜지스터가 인핸스먼트형(enhancement type) 트랜지스터가 되도록 한다. 예를 들어, NMOS 트랜지스터의 게이트 전극은 p+형 폴리실리콘 박막으로 구성되고, PMOS 트랜지스터의 게이트 전극은 n+형 폴리실리콘 박막으로 구성된다. 이 경우, 폴리실리콘 표면이 예를 들어 질화 티타늄을 이용한 실리사이드로 변경한 경우, 배선의 자유도는 증가한다.
완전 공핍형 MOS 트랜지스터가 사용될 때, 웰 전위의 불필요한 요동은 제1실시예에 기재된 웰 콘택을 형성함으로써 억제될 수 있으나, 웰 콘택을 전혀 사용하지 않은 구성도 역시 이용 가능하다. 트랜지스터 구조가 변화하고 실리콘 박막의 두께가 감소하더라도, 불순물이 충분한 고농도에서 캐패시터 소자의 실리콘층(103)에 도핑되는 한, 아무 문제도 발생하지 않는다. 그러므로, 제1실시예에 기재된 웰 콘택 구조, 캐패시터 소자의 병렬 연결 등의 모든 변형이 본 실시예에도 적용될 수 있다. 한편, 비교적 서로 상이한 웰 농도로 인한 미리 설정된 실리콘 박막 두께에 대해 NMOS 및 PMOS 중 하나가 부분적 공핍형 트랜지스터이고, 다른 하나가 완전 공핍형 트랜지스터인 경우에도, 아무 문제가 일어나지 않는다.
완전 공핍형 MOS 트랜지스터를 이용한 다른 실시예가 첨부된 도면을 참고하여 이하에 기술될 것이다.
제17도 내지 제20도는 델타 트랜지스터(delta transistor)로 MOS 트랜지스터를 이용한 바람직한 실시예를 설명하기 위한 도면들이다. 제17도는 개략적인 사시도이고, 제18도는 제17도의 선18-18을 따라 작성된 NMOS 트랜지스터의 단면도이다. 제19도는 제17도의 선19-19를 따라 작성된 PMOS 트랜지스터의 단면도이고, 제20도는 제17도의 선20-20을 따라 작성된 캐패시터 소자부의 단면도이다.
제21도는 이중 게이트 트랜지스터를 이용한 바람직한 실시예를 설명하는 사시도이다. NMOS 및 PMOS 트랜지스터부와 캐패시터 소자부의 단면 구조는 산화막(941)이 없다는 것을 제외하고는 제18도 내지 제20도에 도시된 것과 실질적으로 동일하다는 점에 주목하여야 한다. 이들 예에서 전원 배선은 도시되지 않았지만, 제3실시예와 동일한 효과가 동일한 구조에 의하여 제공될 수 있다.
제17도 내지 제20도 및 제21도에 도시된 구조는 실리콘 기판(940, 970), 두꺼운 산화막(941, 971), NMOS 트랜지스터(950, 980), PMOS 트랜지스터(951, 981), 캐패시터 소자(952, 982), 폴리실리콘 플로팅 노드(955, 985), NMOS 소스-드레인 영역(956, 986), PMOS 소스-드레인 영역(957, 987), 신호 입력 단자(958, 988), 그리고 게이트 산화막(960)을 포함한다.
제3실시예의 반도체 소자에서는 다음 효과들이 기대된다.
(1) 각 트랜지스터의 동작 속도는 완전 공핍형 동작에 의하여 수십 % 향상된다. 웰 콘택이 생략될 수 있다. 이들 효과들은 트랜지스터 크기 축소, 즉 칩 크기 축소에 기여한다.
(2) 트랜지스터 크기를 감소시켜, 플로팅 노드(202) 및 트랜지스터의 드레인(617) 사이의 기생 오버랩 캐패시턴스가 감소되므로, C0가 감소된다. 그러므로, 출력 신호 ΔVf가 증가될 수 있기 때문에, 더 큰 비트 수의 처리 함수(processing function)가 실현될 수 있다.
(3) 제1 및 제2실시예의 독특한 효과들이 캐패시터 소자를 연결시키는 방법에 따라 얻어질 수 있다. 물론, 본 실시예의 결합 방법과 캐패시터 소자들의 연결 방법들은 임의로 선택될 수 있다.
[제4실시예]
제22도에 도시된 평면도를 참조하여 제4실시예가 아래에 기술될 것이다.
본 실시예에서, CMOS 전송 게이트를 이용한 스위치 수단이 제2실시예의 캐패시터와 입력 단자 사이에 구성된다. 캐패시터 이후의 부분은 제2실시예의 제5도와 동일하므로, 그 상세한 설명은 생략한다.
제22도를 참조하면, 전송 게이트는 PMOS 및 NMOS 트랜지스터(810, 811)로 구성된다. 각 트랜지스터의 소스 및 드레인 영역(115 또는 117) 중 하나(소스 또는 드레인)는 입력 단자(Q1)에 공통으로 연결되고, 나머지 영역은 캐패시터의 전극(801)에 공통으로 연결된다. NMOS 트랜지스터의 게이트 전극(805b)는 전송 게이트를 인에이블링/디스에이블링(enabling/ disabling)시키기 위한 신호 PHAI를 수신하고, PMOS 트랜지스터의 게이트 전극(805a)은 신호를 수신하므로, 동일 레벨의 신호가 공지된 바와 같이 트랜지스터의 스레숄드 값과는 무관하게 입력 단자(Q1)에서 전극(801)로 전달된다.
웰 전위가 전송 게이트에서 고정되어야 할 경우, 인버터와는 달리 소스 및 웰은 동일 전위로 설정될 필요가 없으므로, 실리콘 영역은, 예를 들어 제22도에 도시된 바와 같이 연장될 수 있어서, 웰 영역과 동일 도전형을 갖는 고농도 영역(819, 820)을 형성하고, 이들 영역들은 전원선에 의해 고정될 수 있다. 이 구조는 웰 콘택 구조 형성 방법의 예로서 정형화되어 있는 제11도의 변형이다.
본 실시예는 본 발명의 기본적인 구성으로서 스위치가 “캐패시터+센스 증폭기”에 부가될 때 사용되는 패턴 형성의 예를 정형화한다. 그러나, 스위치의 형태와 위치는 전술한 예로 제한되는 것은 아니다. 예를 들어, 소정의 전위를 리세팅하기 위한 리셋 스위치가 전송 게이트를 대신하여 스위치 소자로서 구성될 수 있다.
한편, 스위치는 플로팅 노드에 구성될 수 있다. 종종, 일례로 플로팅 게이트에 소정의 전위를 리세팅하기 위한 리셋 스위치를 배열하는 것이 효과적이다.
제4실시예의 반도체 소자에서, 다음 효과들이 기대된다.
(1) 본 실시예의 전송 게이트는 입력 신호와 캐패시터를 완벽하게 절연시킨다. 특히, 소정의 타이밍으로 다중 입력 신호들이 동시에 입력되는 경우, 신호들이 공통 게이트를 가지는 전송 게이트에 의하여 동시에 기록되므로 잡음이 동작 결과에 섞여 들어가는 것이 방지될 수 있고, 따라서 정확도의 향상에 기여한다.
(2) 리셋 게이트가 스위치 수단으로 부가되는 경우, 리셋 게이트는 플로팅 노드에 배열되거나 이들 스위치가 결합되어 여러 가지 동작 기능들이 실현될 수 있다.
이들 스위치들이 소자 절연을 용이하게 해주는 SOI 기판 상에 구현된 경우, 고성능 신호 처리 기능이 비교적 작은 면적에 의하여 실현된다.
전술한 반도체 소자는 다수결 연산 회로(majority operating circuit)에 사용될 수 있다. 상기 소자를 이용한 다수결 연산 회로 및 상관 연산 회로(correlation operating circuit)가 이하에 설명된다.
제23도는 본 발명의 7-입력 상관 연산 소자를 잘 예시하는 예시도이다. 제23도에 도시된 회로는 다수결 연산 회로 블록(1001-A, 1001-B, 1001-C), 인버터(1002), 그리고 비교기(1003)를 포함한다. 단자(1004, 1005)는 입력 단자(1012)로의 그 입력과 유사한 신호를 수신한다. 단자(1006, 1007, 1008)는 이전의 다수결 연산 회로 블록으로부터의 출력 신호를 수신하고, 캐패시턴스 값(1009, 1010, 1011)은 정상 입력 단자에 연결된 캐패시턴스가 C로 표시되는 경우 단자(1006, 1007, 1008)에 상응하여 연결된다.
제23도를 참조하면, 상관 계수와 함께 신호가 비교기(1003)에 입력된다. 각 비교기(1003)는 입력 신호가 상관 계수와 일치하는 경우에 H-레벨 신호를 출력하고, 일치하지 않는 경우에는 L-레벨 신호를 출력한다. 비교기의 출력은 다수결 연산 회로 블록(majority operating circuit block)에 입력된다. 비교기(1003)의 출력이 7입력 다수결 연산 회로 블록(1001-A)에 입력으로 인가되고 H-레벨 신호가 과반수일때(즉, 7입력 중 4입력 이상이 H-레벨 신호일 때), 다수결 연산 회로 블록은 H-레벨 신호를 출력한다. 마찬가지로, 예를 들어, 11입력 다수결 연산 회로 블록은 6입력 이상이 H-레벨 신호일 때 H-레벨 신호를 출력하고, 13입력 다수결 연산 회로 블록은 7입력 이상이 H-레벨 신호일 때 H-레벨 신호를 출력한다. 다음의 표1의 S3열은 7입력 다수결 연산 회로 블록의 출력값을 H-레벨 신호의 경우 1로, L-레벨 신호의 경우 0으로 나타낸 것이다. 제23도에 도시된 바와 같이, 그리고 나서 7입력 다수결 연산 회로 블록의 출력이 인버터에 의해 반전되고, 반전된 입력은 다수결 연산 회로 블록(1001-B)의 가중 입력 단자(weighted input terminal)에 인가된다. 제24도는 다수결 연산 회로 블록(1001-B)의 회로 구성을 도시한다. 제24도를 참조하면, 캐패시터(1212)가 다른 입력 단자 루트에 접속되어 있는 캐패시터에 비해 약 4배의 캐패시턴스 값을 갖는다. 제24도에 도시된 회로를 11입력 다수결 연산 회로 블록으로 가정하자. 이 회로에 있어서, 입력 단자 루트에 접속되어 있는 캐패시턴스 값을 C라고 표시하면, 11개의 “C”가 공통으로 접속되어 있고, 이 11개의 “C” 중에서 4개에는 가중 입력 단자로부터 신호가 인가되면, 나머지 7개의 입력 단자에는 블록(1001-A)의 입력 신호와 동일한 신호가 인가된다. 예를 들어, 전술한 제1연산 회로(1001-A)에 인가되는 7입력 중에서 4입력 이상이 H-레벨 신호라면, 전술한 바와 같이 다음 단의 연산 회로(1001-B)의 가중 입력 단자에는 L-레벨 신호가 인가된다.
또한 이 경우에는, 다음 단의 연산 회로(1001-B)의 가중 입력 단자 이외의 입력 단자에 인가되는 7입력 신호 중에서 6입력 이상이 H-레벨 신호일 때, 11입력 다수결 연산 회로 블록은 전체적으로 과반수로 판정하여 H-레벨 신호를 출력한다. 7입력중에서 4입력 또는 5입력이 H-레벨 신호인 경우에는 11입력 다수결 연산 회로 블록은 과반수가 아닌 것으로 판정하여 L-레벨 신호를 출력한다. 반면, 제1연산 회로(1001-A)에 인가되는 7입력 중에서 3입력 이하가 H-레벨 신호인 경우에는, 가중 입력 단자에는 H-레벨 신호가 인가된다. 이 경우, 다음 단의 연산 회로(1001-B)에 인가되는 7입력 중에서 2입력 또는 3입력이 H-레벨 신호인 경우에는 4+2 또는 4+3이 6이상이므로 11입력 다수결 연산 회로 블록은 과반수로 판정하여 H-레벨 신호를 출력한다. 반면, 7입력 중에서 1입력 이하가 H-레벨 신호인 경우에는 4+0 또는 4+1이 6미만이므로 11입력 다수결 연산 회로 블록은 L-레벨 신호를 출력한다.
다음의 표 1의 S2열은 다수결 연산 회로 블록(1001-B)의 출력값을 H-레벨 신호일 경우 1로, L-레벨 신호일 경우 0으로 나타낸 것이다. 다수결 연산 회로 블록(1001-C)에서는, 다수결 연산 회로 블록(1001-A, 1001-B) 출력의 반전된 신호가 각각 4배 및 2배의 캐패시턴스 값을 갖는 2개의 가중 입력 단자에 인가되는 경우, 다음의 표1의 S1열의 결과를 얻을 수 있다. 전술한 회로 구성으로부터, 복수의 입력중에서 대응하는 상관 계수와 일치하는 입력의 수를 3 디지트의 이진수로 변환시킬 수 있고, 이 변환된 수는 출력될 수 있다.
[표 1]
제25도는 다수결 연산 회로 블록의 회로도를 도시한다. 제25도를 참조하면, 다수결 연산 회로는 리셋 스위치(1201), 캐패시터(1202), 신호 전달 스위치(1203), 센스 증폭기(1205), 센스 증폭기(1205) 내의 인버터(1206), 센스 증폭기(1205) 내의 제2인버터(1204), 전술한 인버터들을 리세팅하기 위한 제2리셋 스위치(1207), 리셋 전원(1208), 제2리셋 전원(1210), 출력 단자(1211), 및 캐패시터(1202)의 1단자에 공통적으로 접속되어 있는 기생 캐패시턴스(1209)를 포함한다.
제26(a)도 내지 제26(c)도는 제25도에 도시된 다수결 연산 회로의 타이밍을 도시하는 도면이다. 제26(a)도 내지 제26(c)도를 참조하여 제25도에 도시된 회로의 동작을 설명하고자 한다. 각 캐패시터(1202)의 1단자는 리셋 펄스 ψRES에 의하여 리세팅된다. 리셋 전압으로는 5V 시스템인 경우에는 전원 전압의 절반인 2.5V를 사용한다. 다만, 리셋 전압은 이에 한정되지 않으며 다른 전압이 사용될 수도 있다.
이 때, 리셋 스위치(1207)를 인에이블시킴으로써 센스 증폭기 내의 인버터(1206)의 입력 단자가 실질적으로 동시에 리세팅된다. 이 때의 리셋 전압은 인버터 출력이 반전되는 논리 반전 전압(logic inversion voltage) 근방의 값으로 선택된다. 리셋 펄스 ψRES가 턴 오프(turn off)되면, 캐패시터(1202)의 양단은 해당하는 리셋 전위로 유지된다. 전달 펄스 ψT에 의하여 각 신호 전달 스위치(1203)가 인에이블되면, 각 캐패시터(1202)의 1단자에 신호가 전달되어, 예를 들어 2.5V인 리셋 전위로부터 L-레벨에 대응하는 0V로 또는 H-레벨에 대응하는 5V로 전위가 변화한다. 각 캐패시터(1202)의 캐패시턴스를 C라고 하고, 기생 캐패시턴스 값을 C0라고 하자. N개의 캐패시터(1202)가 서로 병렬로 연결된 경우, 단일 입력에 대응하는 캐패시턴스 분할에 의하여, 캐패시터(1202)에 공통으로 연결되어 있는 단자의 전위는 인버터의 논리 반전 전압 근방의 전위로부터 다음의 전위로 변화한다 :
인버터(1206)의 입력 단자 전압이 논리 반전 전압으로부터 변화하면, 인버터(1206)의 출력 단자 전압도 이에 따라 반전된다. N입력 단자에 신호 입력이 가해지면, N개 캐패시턴스 분할에 의한 출력의 합이 인버터(1206)의 입력 단자에 인가된다. 따라서, N입력 중에서 H-레벨 신호의 수가 과반수이면 인버터(1206)의 입력 단자는 논리 반전 전압보다 높은 전위로 변화하고, H-레벨의 신호가 센스 증폭기의 출력 단자(1211)로부터 출력된다. 반면, L-레벨 신호가 과반수이면 L-레벨 신호가 출력된다. 전술한 구성에 의하여, 제25도에 도시된 회로는 복수의 입력 중에서 과반수에 해당하는 논리값을 출력하는 다수결 연산 회로의 기능을 갖는다.
제23도는 7입력 상관 연산 회로(correlation operating circuit)를 예시하고 있다. 그러나, 본 발명은 이 회로에 한정되지 않으며 입력의 수는 쉽게 증가시킬 수 있다. 필요하다면, 입력의 수를 감소시킬 수도 있다.
본 발명을 사용하는 다수결 연산 회로를 갖는 아날로그/디지탈 변환기를 설명하고자 한다. 제27도는 본 발명에 따른 3비트 정밀도의 아날로그/디지탈 변환기(이하, “A/D 변환기”라 함)의 회로도이다. 제27도를 참조하면, 이 변환기는 1입력연산 회로 블록(2001-A), 2입력 연산 회로 블록(2001-B), 및 3입력 연산 회로 블록(2001-C)을 포함한다. 단자(2003, 2004, 2005)에는 이전 단의 다수결 연산 회로 블록으로부터의 출력 신호가 인가된다. 노멀 입력 단자에 접속된 캐패시턴스 값을 C라고 표시할 때, 단자(2003, 2004, 2005)에 대하여는 캐패시턴스 값(2006, 2007, 2008)을 갖는 캐패시터가 접속되어 있다. 아날로그 신호 입력 단자(2009)가 블록(2001-A,2001-B,2001-C)에 접속되어 있다. 블록(2001-B,2001-C)은 세트 입력 단자(2010)를 가지고 있으며, 이 입력 단자(2010)에 대하여 캐패시턴스 값(2011, 2012)를 갖는 캐패시터가 접속되어 있다. 5V 전원을 사용하는 경우를 예시하고자 한다.
제27도를 참조하면, 연산 회로 블록(2001-A) 내의 센스 증폭기 입력은 0V로 리세팅 되어 있고, 연산 회로 블록(2001-B, 2001-C) 내의 센스 증폭기 입력은 약 2.5V로 리세팅되어 있다. 신호 입력 단자(2003, 2004, 2005) 및 세트 입력 단자(2010)는 5V로 리세팅되어 있다. 이 때, 신호 입력 단자(2009)가 0V로 된다. 그러면, 세트 입력 단자(2010)는 0V로 설정되고, 입력은 0V로부터 아날로그 신호 전압까지 변화된다. 블록(2001-A)에서, 아날로그 입력 신호가 2.5V 이상인 경우에, 연산 회로 블록(2001-A) 내의 센스 증폭기 입력 전위는 논리 반전 전압(2.5V로 가정)을 넘게 되고, 출력은 H-레벨 신호가 된다. 다음의 표 2의 S3열은 전술한 출력 결과를 나타낸다.
아날로그 입력 신호가 2.5V 이상일 때, 입력 단자(2003)가 리셋 전위인 5V로부터 0V로 변화한다. 이 때, 연산 회로 블록 내의 센스 증폭기 입력 단자의 전위 변화는 VA를 아날로그 입력 신호 전압이라고 할 때 다음과 같다.
앞의 식에서 볼 수 있는 바와 같이, 연산 회로 블록(2001-B)은 아날로그 신호 전압 VA가 3.75V 이상인 경우에 H-레벨 신호를 출력하고, VA가 2.5V 이상 3.75V 미만인 경우에는 L-레벨 신호를 출력한다. 다음의 표2의 S2열은 전술한 출력 결과를 나타낸다. 마찬가지로, 다음의 표2의 S1열은 연산 회로 블록(2001-C)의 출력 결과를 나타낸다. 제2도에 도시한 바와 같이, 전술한 구성에 의하여 아날로그 신호 전압을 3비트 디지탈 신호로 변환 출력하는 A/D 변환기를 소형 회로, 고속 연산 속도, 저소비 전력의 특성을 갖도록 실현할 수 있다.
[표 2]
본 실시예에서는, 3비트 A/D 변환기가 설명되었다. 그러나, 본 발명은 이에 한정되지 않으며 비트 수는 쉽게 증가시킬 수 있다.
본 실시예에서는, 캐패시터를 사용하는 플래시형의 A/D 변환기를 예시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 비교기가 입력 신호를 저항 어레이 및 기준 신호와 비교하고 인코더가 비교 결과를 인코딩하는 방식으로 A/D 변환을 행하는 A/D 변환기의 인코더 회로부에 응용되어 전술한 바와 동일한 효과를 얻을 수 있다.
전술한 바와 같이, 다중 입력 단자에 대한 캐패시터의 1단자가 센스 증폭기의 입력에 공통으로 연결되어 있는 회로 블록에 있어서, 다중 입력 단자에 연결된 캐패시턴스의 최소값을 C라고 표시할 때, 캐패시터의 전체 캐패시턴스는 대략적으로 C의 홀수배가 된다.
상관 관계 회로에 제어 입력 단자가 없을 때, 입력 단자에 접속되어 있는 모든 캐패시턴스는 하나의 최소 캐패시턴스 값을 갖는다. 반면, 예를 들어 제23도를 참조하여 전술한 바와 같이 상관 관계 회로에 제어 입력 단자가 있을 경우에는 제어 입력 단자에 접속되어 있는 캐패시턴스는 2C 또는 4C와 같이 C의 짝수배가 되고, 이러한 제어 입력 단자 및 홀수개의 입력 신호 단자의 전체 캐패시턴스는 대략적으로 C의 홀수배가 된다. 전술한 구성에 의하여, 원하는 기준값과 명확히 비교할 수 있으므로 연산 정밀도를 향상시킬 수 있다.
지금까지 상관 관계 회로를 예시하였다. 이진 D/A 변환기의 경우, 최하위 비트(LSB)의 신호 입력 캐패시턴스가 C라면, 다음 비트의 캐패시턴스는 2C이고, 그 다음 비트의 캐패시턴스는 4C가 되는 식으로 하여, 이와 같이 각 비트의 캐패시턴스는 바로 직전에 선행하는 비트의 캐패시턴스의 2배가 되는 것으로 가정한다. 따라서, 다중 입력 단자의 전체 캐패시턴스는 정확히 또는 대략적으로 C의 홀수배에 해당하고, 고정밀도의 D/A 변환기를 실현할 수 있다.
제27도를 참조하여 설명된 바와 같이, A/D 변환기에서 블록(2001-A)의 분할 위치는 한 곳(1C)으로 설정되어 아날로그 신호 레벨이 전체 범위의 1/2 이상인지의 여부를 명확히 구분하도록 되어있다. 반면, 블록(2001-B)에서는 분할 위치가 홀수인 3곳으로 되어 있어서, 아날로그 신호 레벨이 전체 범위의 1/4, 2/4, 3/4 (표2에서, 최상위 행으로부터 제2행 및 제3행의 “0”과 “1” 사이의 위치, 제4행 및 제5행의 “1”과 “0” 사이의 위치, 및 제6행 및 제7행의 “0”과 “1” 사이의 위치) 이상인지의 여부를 명확히 구분하도록 되어 있고, 최소 캐패시턴스 값이 C/4가 되어 전체 캐패시턴스는 최소값의 홀수배로 된다. (1+2+4=7) 마찬가지로, 블록(2001-C)에서는 캐패시턴스 값이 바로 직전에 선행하는 캐패시턴스 값의 2배가 되는 방식으로 C/8(최소값), C/4, C/2, C로 되어 있고, 전체 캐패시턴스는 최소값의 홀수배가 된다. (1+2+4+8=15)
전술한 구성에 의하여, 불필요하게 큰 캐패시턴스를 부가하지 않고도 고정밀 산술 연산을 실현할 수 있으므로, 저소비 전력 및 고속 산술 연산을 실현할 수 있다.
지금까지 상관 연산 장치 및 A/D 변환기를 예시하였으나, 본 발명은 여기에 한정되지 않는다. 예들 들어, 본 발명은 디지탈/아날로그 변환기, 가산기, 감산기 등과 같은 다양한 다른 논리 회로에 응용되어 전술한 바와 동일한 효과를 얻을 수 있다.
특히, 본 발명이 D/A 변환기에 응용되는 경우, LSB 데이타를 수신하는 입력단자의 캐패시턴스를 C라고 표시하면, 최상위 비트를 향하여 2C, 4C, 8C,‥‥과 같이 바로 직전에 선행하는 캐패시턴스 값의 2배가 되도록 캐패시턴스를 설정하기만 하면 이진 D/A 변환기를 실현할 수 있다. 이 경우, 캐패시터에 공통으로 접속된 단자의 출력은 소스 플로어 증폭기(source floor amplifier)로 수신할 수 있다.
제28도는 전술한 상관 연산 장치를 사용하는 장치의 간략 블록도이다. 이 장치는 본 발명의 기술과 종래의 회로 기술을 조합하여 모션 검출 칩(motion detection chip)을 실현한 것이다. 제28도를 참조하면, 본 장치는 각각 기준 데이타와 비교 데이타를 저장하기 위한 메모리 유닛(3001, 3002), 상관 연산 유닛(3003), 전체 칩을 제어하기 위한 제어 유닛(3004), 상관 관계 결과를 가산하기 위한 가산기(3005), 전술한 가산기(3005)로부터의 합산값의 최소값을 유지하기 위한 레지스터(3006), 비교기 및 최소값의 주소를 저장하는 장치의 기능을 갖는 유닛(3007), 출력 버퍼 및 출력 결과 저장 유닛의 기능을 갖는 유닛(3008)을 포함한다. 단자(3009)에는 기준 데이타 스트링이 인가되고, 단자(3010)에는 이 기준 데이타 스트링에 비교될 비교 데이타 스트링이 인가된다. 메모리 유닛(3001, 3002)는 SRAMs등을 포함하고, 종래의 CMOS 회로로 이루어진다. 상관 연산 유닛(3003)이 본 발명의 상관 연산 장치로 구성되어 있으므로, 유닛(3003)에 인가된 데이타는 병렬 처리될 수 있다.
따라서, 유닛(3003)은 고속 처리를 실현하는 것 이외에 보다 적은 수의 소자로 구성되어 칩 크기 및 비용을 저감할 수 있다. 상관 관계 산술 연산 결과는 가산기(3005)로 평가된 후, 현재의 상관 관계 산술 연산 이전의 최대의 상관 관계 산술 연산 결과(최소 합)를 저장하는 레지스터(3006)의 내용과 유닛(3007)에 의하여 비교된다. 현재의 산술 연산 결과가 이전의 최소값보다 작을 경우에는 현재의 값이 레지스터(3006)에 새로이 저장되고, 이전의 결과가 현재의 결과보다 작을 경우에는 이전의 결과가 유지된다. 이러한 동작에 의하여, 항상 최대의 상관 관계 산술 연산 결과가 레지스터(3006)에 저장되고, 모든 데이타 스트링에 대한 연산이 완료된 후에 최종적인 상관 관계 결과가 단자(3011)로부터 출력된다. 본 장치에 있어서 유닛(3004, 3005, 3006, 3007, 3008)은 종래의 CMOS 회로로 구성된다. 특히, 가산기(3005)가 본 발명의 회로 구성을 채택할 경우, 병렬 가산을 실현할 수 있으므로 고속 처리가 가능하다. 전술한 바와 같이, 고속 처리 및 비용 저감을 이룰 수 있을 뿐만 아니라, 산술 연산이 캐패시턴스에 기초하여 수행되므로 전류 소비를 감소시킬 수 있어 저소비 전력을 실현할 수 있다. 따라서, 본 발명은 8mm VTR 카메라와 같은 휴대용 장치에 응용하는데 적합하다.
제29도 내지 제31도를 참조하여, 전술한 상관 연산 장치 및 광학적 센서(솔리드 스테이트 이미지 픽업 소자)를 결합하여 이미지 데이타가 판독되기 전에 고속 이미지 처리가 실행되는 경우를 설명하고자 한다.
제29도는 본 발명에 따른 칩의 전체적 구성을 도시하는 블록도이고, 제30도는 본 발명에 따른 칩의 픽셀부의 구성을 도시하는 등가 회로도이며, 제31도는 본 발명에 따른 칩의 산술 연산 내용을 도시하는 도면이다.
제29도를 참조하면, 칩은 광 수신부(4001), 메모리 유닛(4003, 4005, 4007, 4009), 상관 연산 유닛(4004, 4008), 및 산술 연산 유닛(4010)을 포함한다. 제30도를 참조하면, 각 픽셀부는 광학 신호 출력 단자와 출력 버스 라인(4002, 4006)을 각각 접속시키는 캐패시터(4011, 4012), 및 바이폴라 트랜지스터로 구성된 광센서(4013)(이하, “바이폴라 트랜지스터”라 함)를 포함한다. 픽셀부는 바이폴라 트랜지스터의 베이스 영역에 연결된 캐패시터(4014), 및 스위치 트랜지스터(4015)를 또한 포함한다. 이미지 데이타 센싱 유닛(4020)에 대한 입력인 이미지 데이타는 바이폴라 트랜지스터(4013)의 베이스 영역에 의하여 광전 변환될 수 있다.
광전 변환된 광 캐리어에 대응하는 출력이 판독되어 바이폴라 트랜지스터(4013)의 에미터로 전달되며, 캐패시터(4011, 4012)를 통해 저장되어 있던 신호에 따라 출력 버스 라인의 전위를 높인다. 전술한 동작으로부터, 열 방향의 픽셀 출력의 합산 결과가 판독되어 메모리 유닛(4007)에 저장되고, 행 방향의 픽셀 출력의 합산 결과가 판독되어 메모리 유닛(4003)에 저장된다. 이 경우에, 만일 예를 들어 디코더(제29도 및 제30도에는 도시 안됨)를 사용하여 바이폴라 트랜지스터의 베이스 전위가 각 픽셀 부분의 캐패시터(4014)를 거쳐 상승되는 영역이 선택되면, 센싱 유닛(4020) 상의 임의의 영역의 X-방향 및 Y-방향의 합계가 출력될 수 있다.
예를 들면, 제31도에 도시된 바와 같이, 시각 t1에 이미지 4016이 입력되고 시각 t2에 이미지 4017이 입력되면, 이들 각 이미지들을 Y-방향으로 각각 더해서 얻어지는 출력 결과(4018, 4019)가 얻어진다. 그리고, 이들 데이타는 제29도에 도시된 메모리 유닛(4007, 4009) 내에 각각 저장된다. 제29도에서, 센싱 유닛(4020)으로부터의 광전 변환 신호는 t1라인 메모리 유닛(4003, 4007)에 입력되고, 메모리 유닛(4003, 4007)에 저장된 데이타와 t2라인 메모리 유닛(4005, 4009)에 저장된 데이타 사이에서 각각 상관 산술 연산(correlation arithmetic operations)이 수행된다.
또는, 광전 변환 신호를 센싱 유닛(4020)으로부터 t2라인 메모리 유닛(4005, 4009)으로 입력시키기 위한 스위칭 조작을 수행하기 위해 스위치 수단이 배치될 수도 있고, 이들 데이타와 함께 t1라인 메모리 유닛(4003, 4007) 내에 저장된 데이타에 상관 산술 연산을 가할 수도 있다.
제31도에 도시된 출력 결과(4018, 4019)로부터 알 수 있는 바와 같이, 이미지의 이동에 따라 2개의 이미지의 데이타가 쉬프트된다. 따라서, 상관 연산 유닛(4008)이 쉬프트 양을 계산함으로써, 2차원 평면 상의 목표물의 이동은 매우 간단한 방법으로 검출될 수 있다.
제29도에 도시된 상관 연산 유닛(4004, 4008)은 본 발명의 상관 연산 회로를 포함할 수 있다. 이들 각 유닛은 종래의 회로보다 적은 수의 소자를 가지고 있고, 특히 센서 픽셀 피치에 있을 수 있다. 이와 같이 구성함으로써 센서로부터의 아날로그 신호 출력을 기초로 한 산술 연산을 수행한다.
그러나, 본 발명의 A/D 변환기가 각 메모리 유닛과 출력 버스 라인 사이에 배열된 때에는, 디지탈 상관 산술 연산이 실현될 수 있는 것은 당연한 것이다.
본 발명의 센서는 바이폴라 트랜지스터를 포함한다. 그러나, 본 발명은 MOS 트랜지스터 또는 증폭 트랜지스터가 없는 포토 다이오드에도 적용된다. 게다가, 상기 구성은 서로 다른 시각에 데이타 스트링 사이에 상관 산술 연산을 수행한다. 또는, 인식될 복수의 패턴 데이타의 X-, Y- 투사(protection) 결과가 하나의 메모리에 저장되면, 패턴 인식도 실현될 수 있다.
상술한 바와 같이, 픽셀 입력 유닛과 본 발명의 회로가 결합되면, 다음의 효과가 기대된다.
1. 센서로부터 데이타를 직렬(serial)로 판독하기 위한 종래의 처리와는 달리, 센서로부터 데이타가 병렬로 동시에 판독되는 병렬 처리이므로, 고속 이동의 검출 및 패턴 인식 처리가 실현될 수 있다.
2. 주변 회로의 크기를 증가시키지 않고 하나의 센서 칩으로 이미지 처리를 실현할 수 있으므로, 다음과 같은 고급 기능을 갖는 제품들이 낮은 비용으로 실현될 수 있다.
(1) TV 스크린을 사용자 방향으로 돌리기 위한 제어
(2) 에어콘의 풍향을 사용자 방향으로 돌리기 위한 제어
(3) 8 mm VTR 카메라의 추적 제어(tracing control)
(4) 공장에서의 라벨 인식
(5) 자동적으로 사람을 인식할 수 있는 응접(reception) 로보트의 제조
(6) 차간 거리(inter-vehicle distance) 제어기의 제조
이상과 같이 이미지 입력 유닛과 본 발명의 회로의 조합에 관해 기술하겠다.
본 발명은 이미지 데이타 뿐 아니라, 예를 들면 오디오 데이타의 인식 처리에도 적용된다. 전술한 바와 같이, 본 발명에 의해 다음의 효과가 기대된다.
(1) 다수의 입력 신호가 캐패시터를 거쳐 하나의 플로팅 노드(floating node)에 공급되고, 이 플로팅 노드로부터의 신호 출력이 센스 증폭기에 의해 검출되므로, 비트 수의 증가시 회로 크기의 증가를 방지하여 비용을 절감할 수 있는 반도체 장치를 마련할 수 있다. 입력의 수(비트 수)가 증가할 때에도 논리 연산의 횟수가 증가하지 않으므로, 종래의 장치보다 고속으로 산술 연산을 수행할 수 있는 반도체 장치가 마련될 수 있다.
(2) SOI 기판의 특징인 단순한 구성과 소면적 격리가 실현될 수 있으므로, 높은 정밀도로 산술 연산을 수행할 수 있는 반도체 장치가 동일한 작업 기술을 사용해도 마련될 수 있다.
(3) 과다한 비용 때문에 종래에 실현할 수 없었던 다중 비트 상관 연산 장치, A/D 변환기, 및 다수결 논리 회로(majority logic circuit)가 실용적인 낮은 비용으로 마련될 수 있다.
본 발명은 상기 실시예에만 한정되지 않고, 본 발명의 범위 내에서 적절한 변경과 조합이 이루어질 수도 있다. 본 발명의 센스 증폭기로서 반도체 분야에서 통상적으로 사용되는 것이 사용될 수 있다. 예를 들면, 메모리 분야에서 사용되는 센스 증폭기가 사용될 수 있다.
게다가, 설명의 목적으로 사용되는 도면은 모형적 설명도이고, 도면이 복잡해지는 것을 피하기 위해 도면상의 몇 가지 부재(예를 들면, 평면도 상의 절연 삽입물)는 생략하였다. 또한, 몇 가지 부재의 형상(예를 들면, 전극의 형상)은 변경되어 있다. 더욱이, 평면도 내에서 도면이 복잡해지는 것을 피하기 위해, 부재의 수직 위치적 관계를 무시하고, 부재를 실선으로 도시하였다.

Claims (28)

  1. 산술 연산을 수행하기 위한 회로 구조의 반도체 장치에 있어서, 복수의 입력 단자와; 산술 연산(arithmetic operation)에 대한 가중을 행하기 위한 것으로서, 서로 대향하는 2개의 전극을 가지는 복수의 캐패시터 소자 - 이 캐패시터 소자의 전극 중 하나는 상기 입력 단자 중 하나에 전기적으로 접속됨 - 로 이루어지는 복수의 캐패시터 수단; 및 상기 캐패시터 수단의 나머지 단자들이 공통으로 전기적으로 접속되어 있는 입력부를 구비하여 상기 산술 연산의 결과를 출력하기 위한 센스 증폭기를 포함하며, 상기 각각의 캐패시터 수단은 절연면 상에 제공되는 하나의 전극과 이 전극상에 제공되는 또 다른 전극 - 이들 전극들 사이에는 절연층이 삽입됨 - 을 가지며, 상기 센스 증폭기는 절연면 상에 형성된 반도체 막을 가지는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 각각의 캐패시터 소자의 2개의 대향 전극 중 적어도 하나에 스위치 소자가 접속되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 캐패시터 수단은 동일한 구조를 갖는 복수의 캐패시터 소자를 서로 병렬 연결함으로써 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 회로 구조가 복수개 제공되고, 상기 복수의 상기 회로 구조 중 적어도 한 회로 구조의 상기 센스 증폭기로부터의 출력 또는 반전된 출력이 다른 회로 구조의 센스 증폭기에 입력되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 캐패시터 소자들 중 최저 캐패시턴스가 C로 표시되고, 상기 공통으로 접속된 캐패시터 소자의 전체 캐패시턴스 값이 상기 최저 캐패시턴스 값 C의 홀수배 또는 대략 홀수배의 값이 되는 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서, 상기 스위치 소자는 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 전계 효과 트랜지스터의 반도체 막은 인접 전계 트랜지스터의 상기 반도체 막으로부터 메사형(mesa shape)으로 절연되는 효과(isolated) 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 각각의 캐패시터 소자의 하나의 전극은 상기 절연면상에 형성된 반도체 막을 이용하여 형성되고, 상기 캐패시터 소자의 나머지 전극은 상기 전계 효과 트랜지스터의 게이트 전극과 동시에 형성된 도전층을 이용하여 형성되는 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서, 상기 전계 효과 트랜지스터는 제2도전형의 소스 및 드레인 영역에 그리고 이들 사이에 배치되며, 상기 제2도전형에 상반되는 제1도전형의 웰 영역을 가지며, 전극이 상기 웰 영역에 접속되는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 소스와 드레인 사이에 게이트 전극이 형성되어 상기 전계 효과 트랜지스터의 채널이 형성될 때, 상기 소스와 드레인 사이의 상기 웰 영역이 공핍되는 것을 특징으로 하는 반도체 장치.
  11. 제7항에 있어서, 메사 격리된 반도체 층의 에지 형상이 절연 표면에 대해 60° 이상의 각을 이루는 것을 특징으로 하는 반도체 장치.
  12. 제8항에 있어서, 상기 캐패시터 소자는 상기 절연면 상의 상기 반도체 막의 표면을 저장 상태(stored state)로 이용하는 저장 MOS 구조를 갖는 것을 특징으로 하는 반도체 장치.
  13. 제8항에 있어서, 상기 나머지 전극은 입력 단자에 접속되는 것을 특징으로 하는 반도체 장치.
  14. 제8항에 있어서, 상기 하나의 전극은 입력 단자에 접속되는 것을 특징으로 하는 반도체 장치.
  15. 제9항에 있어서, 상기 웰 층에 접속되는 제1도전형의 불순물층과, 소스 영역 또는 드레인 영역을 형성하는 제2도전형의 불순물층이 서로 인접하게 또는 대략 인접하게 형성되며, 배선층이 상기 제1 및 제2도전형의 상기 불순물층에 공통으로 접속되는 것을 특징으로 하는 반도체 장치.
  16. 제12항에 있어서, 상기 반도체 막은 적어도 1018cm-3의 n 또는 p 도전형(conductivity type)의 제어할 수 있는 불순물로 도핑되는 것을 특징으로 하는 반도체 장치.
  17. 제1항의 반도체 장치를 갖는 상관 연산 장치(correlation operating device).
  18. 제1항의 반도체 장치에 의해 아날로그 신호를 수신하고 그 아날로그 신호에 대응하는 디지탈 신호를 출력하기 위한 A/D 변환기.
  19. 제1항의 반도체 장치에 의해 디지탈 신호를 수신하고, 그 디지탈 신호에 대응하는 아날로그 신호를 출력하기 위한 D/A 변환기.
  20. 제17항 기재의 상관 연산 장치를 포함하는 신호 처리 시스템.
  21. 제20항의 신호 처리 시스템과 영상(image) 입력 장치를 결합하는 신호 처리 시스템.
  22. 제20항의 신호 처리 시스템과 저장 장치를 결합하는 신호 처리 시스템.
  23. 제18항 기재의 상관 연산 장치를 포함하는 신호 처리 시스템.
  24. 제19항 기재의 상관 연산 장치를 포함하는 신호 처리 시스템.
  25. 제6항에 있어서, 상기 반도체 막은 각각의 전계 효과 트랜지스터 마다 분리되는 방식으로 형성되는 것을 특징으로 하는 반도체 장치.
  26. 제6항에 있어서, 상기 전계 효과 트랜지스터는 소스 및 드레인 영역에 그리고 이들 사이에 배치되고, 상기 제2도전형에 상반되는 제1도전형의 웰 영역을 갖고 있는 것을 특징으로 하는 반도체 장치.
  27. 제26항에 있어서, 상기 소스 및 드레인 영역 주위에, 상기 제1도전형이면서, 상기 웰 영역의 농도보다 낮은 불순물 농도의 영역을 더 포함하는 것을 특징으로 하는 반도체 장치.
  28. 제26항에 있어서, 상기 소스 및 드레인 영역보다는 상기 반도체 막의 외측에, 제1도전형이면서 상기 웰 영역의 농도보다 낮은 불순물 농도의 영역을 더 포함하는 것을 특징으로 하는 반도체 장치.
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