KR20140008866A - 반도체 장치 - Google Patents

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Abstract

본 발명은 반도체 장치에 관한 것으로, 웨이퍼 레벨에서 TSV(Through Silicon Via) 연결 상태를 체크 할 수 있도록 하는 기술이다. 이러한 본 발명은 관통 전극의 상부에 형성된 제 1메탈, 제 1메탈의 양측에 형성되어 관통 전극과 전기적으로 접속되는 제 2메탈과 제 3메탈 및 제 1메탈의 상부에 형성되며 전기적으로 연결된 제 4메탈을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 웨이퍼 레벨에서 TSV(Through Silicon Via) 연결 상태를 체크 할 수 있도록 하는 기술이다.
최근에는 반도체 장치의 집적도를 높이기 위해 단일 패키지 내에 복수의 칩을 적층하고 패키징하여 집적도를 향상시키는 방식의 3D(3-Dimensional) 반도체 장치가 개발되었다.
3D 반도체 장치는 두 개 또는 그 이상의 칩을 수직으로 적층하여 동일한 공간에서 최대한 집적도를 발현할 수 있다.
특히, 최근에는 적층된 복수의 칩을 실리콘 비아(Via)로 관통시켜 모든 칩을 전기적으로 연결하는 TSV(Through Silicon Via) 방식이 사용되어오고 있다.
TSV를 이용하는 반도체 장치는 각각의 칩을 수직으로 관통하여 연결하므로, 와이어를 이용한 가장자리 배선을 통해 각각의 칩을 연결하는 반도체 장치보다 패키지 면적을 더욱 효율적으로 감소시킬 수 있다.
도 1은 종래의 반도체 장치를 개략적으로 설명하기 위한 단면도이다.
TSV를 이용하는 경우 동일한 구조를 갖는 복수의 칩을 적층시켜 단일 반도체 장치를 구성할 수도 있다.
하지만, 반도체 장치의 동작을 전반적으로 제어하는 하나의 마스터 칩(Master Chip)(10)과 데이터의 저장 동작을 수행하는 복수의 슬레이브 칩(Slave Chip)(20)으로 구성되는 것이 일반적이다.
여기서, 마스터 칩(10)은 칩에서 주변부(Peri)에 위치하는 로직 회로 및 패드를 모두 구비하고 있으며(또는, 메모리 코어를 더 포함할 수도 있다), 슬레이브 칩은 메모리 코어, 리페어를 위한 로직 회로 및 TSV 연결을 위한 로직 회로만을 구비하면 충분하다.
제 1회로(14)와 연결되는 마스터 칩(10)의 상부에는 제 2회로(24)와 연결되는 슬레이브 칩(20)이 형성된다.
마스터 칩(10)은 TSV1(Through Silicon Via)의 상부에 메탈(11)이 형성되고, 메탈(11)의 상부에는 메탈 콘택(12)이 형성된다.
그리고, 메탈 콘택(12)의 상부에는 제 1회로(14)와 연결되는 메탈(13)이 형성된다.
그리고, 슬레이브 칩(20)은 TSV2(Through Silicon Via)의 상부에 메탈(21)이 형성되고, 메탈(21)의 상부에는 메탈 콘택(22)이 형성된다.
또한, 메탈 콘택(22)의 상부에는 제 2회로(24)와 연결되는 메탈(23)이 형성된다.
이러한 구조를 갖는 종래의 반도체 장치는 웨이퍼에서 칩을 형성하고 다 혀이싱(Dicing) 공정을 거쳐 스택(Stacking) 공정을 수행한 후 패키지를 형성하게 된다.
이후에, 칩 간(Chip to Chip)의 TSV 연결을 검증하는 방식을 사용하게 되므로 웨이퍼 레벨에서 발생하는 TSV의 연결 불량을 스크린 할 수 없다.
도 2는 도 1의 TSV 구조에서의 문제점을 설명하기 위한 단면도이다.
멀티 칩 패키지를 위한 TSV 구조에서 TSV에 채워지는 구리(Cu) 물질이 후속하는 열 공정에 의해 팽창하게 된다.
그러면, 구리 물질의 팽창으로 인해 크랙(Crack)을 유발하여 TSV와 상부의 메탈(MT1 또는 MT2)이 연결되지 않는 불량이 발생하게 된다.
그런데, 이러한 경우 패키지 이후에만 TSV의 동작 패일 검증이 가능하게 된다. 이에 따라, 불량 자재를 패키징하는 불필요한 비용이 발생하게 된다.
즉, TSV 구조는 고속, 고용량의 디램 동작을 위해 필수적인 기술요소이다.
TSV와 같이 인라인(Inline) 공정의 큰 변화없이 큰 비용을 소모하지 않는 미드-레벨 구조(Mid-level Structure)는 적층(Stacking) 이후에 그 연결 상태(Connectivity)를 체크 할 수 있다.
따라서, 웨이퍼 공정에서부터 TSV의 연결이 불량한 경우 이를 스크린 할 수 없어 불량 칩을 패키징하는 비용을 소모하게 되는 단점이 있다.
본 발명은 웨이퍼 레벨에서 TSV(Through Silicon Via)의 연결 상태(Connectivity)를 미리 체크 할 수 있도록 하여, 불량 칩을 패키징하는 불필요한 비용 및 시간의 소모를 줄일 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 반도체 장치는, 관통 전극의 상부에 형성된 제 1메탈, 제 1메탈의 양측에 형성되어 관통 전극과 전기적으로 접속되는 제 2메탈과 제 3메탈 및 제 1메탈의 상측에 형성되며 전기적으로 연결된 제 4메탈을 포함하는 것을 특징으로 한다.
본 발명은 패키지 이후에 칩 간의 연결뿐만 아니라 웨이퍼 레벨에서 TSV(Through Silicon Via)와 칩 간의 연결 상태(Connectivity)를 스크린 할 수 있도록 하여, 불량 칩을 패키징하는 불필요한 비용 및 시간의 소모를 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래의 반도체 장치를 개략적으로 설명하기 위한 단면도.
도 2는 도 1의 TSV 구조에서의 문제점을 설명하기 위한 단면도.
도 3은 본 발명의 실시예에 따른 반도체 장치의 단면도.
도 4는 도 3의 반도체 장치에 관한 평면도.
도 5는 도 3의 반도체 장치에 관한 회로도.
도 6은 도 4의 반도체 장치에 관한 다른 실시예.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
본 발명의 실시예는 제어 동작을 수행하는 마스터 칩에 구비된 TSV(Through Silicon Via) 연결 회로를 슬레이브 칩에 구현하고 TSV와 칩 간의 메탈 배선을 변경하여 웨이퍼 레벨에서도 TSV와 칩 간의 연결을 검출할 수 있도록 한다.
본 발명의 실시예는 반도체 장치의 최하부층에 관통 전극(Through Silicon Via, TSV)(100)가 형성된다.
대용량 및 고속의 반도체 메모리 장치를 구현하기 위해 다수의 디램 칩을 스택(Stack)하여 칩 투 칩(Chip to Chip), 칩 투 서브(Chip to Sub)를 연결하는 것이 필요하다.
이를 위해, 칩에 관통 전극(100)을 전극으로 형성하여 디램 칩을 관통하게 된다.
여기서, 관통 전극(100)의 전극 재료로는 전도성이 좋고 값이 비교적 싼 구리(Cu)를 많이 사용한다.
그리고, TSV(100)의 상부에는 메탈(102)이 형성된다.
그리고, 메탈(102)의 양측에는 제 1회로 영역(105)과 연결되는 메탈(101a, 101b)이 형성된다.
여기서, 메탈(101a, 101b)은 단면도 상에서 슬릿(Slit) 형태를 가지며 TSV(100)의 상부 엣지(Edge) 영역에 형성된다.
즉, TSV(100)와 칩을 연결하는 메탈(102)은 구리(Cu)의 이동 특성에 의해 영향을 받는다.
이에, 메탈(102)의 양측에 슬릿(Slit) 형태를 갖는 메탈(101a, 101b)을 형성하게 된다.
여기서, 메탈(102)의 일 측에 형성된 메탈(101a)은 TSV(100)의 상부 좌측 외곽에서 TSV(100)와 전기적으로 접속된다.
또한, 메탈(102)의 타 측에 형성된 메탈(101b)은 TSV(100)의 상부 우측 외곽에서 TSV(100)와 전기적으로 접속된다.
그리고, 메탈(102)은 메탈(101a, 101b) 사이에 형성되며, TSV(100)의 상부에 형성되어 2개의 메탈(101a, 101b)을 분리하도록 형성된다.
양측의 메탈(101a, 101b)은 트랜지스터로 제어되는 기준 전원을 연결하고, 가운데 메탈(102 또는 104)은 TSV(100)와의 연결을 제어하는 회로부를 연결하게 된다.
여기서, 트랜지스터로 제어되는 기준 전원은 제 1회로 영역(105)을 의미할 수 있고, TSV(100)와의 연결을 제어하는 신호 검출 회로부는 제 2회로 영역(106)을 의미할 수 있다.
이에 따라, 본 발명의 실시예는 패키지 이후의 칩 간(Chip to Chip)의 연결 상태뿐만 아니라, 웨이퍼 레벨에서도 TSV(100)와 칩 간의 연결 상태를 검증할 수 있다.
그리고, 메탈(102)의 상부에는 메탈 콘택(103)이 형성된다.
또한, 메탈 콘택(103)의 상부에는 제 2회로 영역(106)과 연결되는 메탈(104)이 형성된다.
도 4는 도 3의 반도체 장치에 관한 평면도이다.
도 4를 참조하면, TSV(100)의 상부 외곽 일 측에 제 1회로 영역(105)과 연결되는 메탈(101a)이 형성된다.
그리고, TSV(100)의 상부 외곽 타 측에 제 1회로 영역(105)과 연결되는 메탈(101b)이 형성된다.
또한, TSV(100)의 상부 가운데 영역에 메탈(104)이 형성된다.
도 5는 도 3의 반도체 장치에 관한 회로도이다.
먼저, 제 1회로 영역(105)은 PMOS 트랜지스터 M1를 포함한다.
PMOS 트랜지스터 M1는 전원전압 Vext 인가단과 TSV(100) 사이에 연결되어 게이트 단자를 통해 테스트 인에이블 신호 TEST_ENB가 인가된다.
이러한 제 1회로 영역(105)은 테스트 모드시 테스트 인에이블 신호 TEST_ENB가 활성화되면 PMOS 트랜지스터 M1가 턴 온 되어 전원전압 Vext가 TSV(100)에 공급된다.
그리고, 제 2회로 영역(106)은 플립플롭 FF, 전송게이트 FG, 인버터 IV1 및 패드 PAD를 포함한다.
플립플롭 FF은 클록 CLK에 따라 입력 펄스 PULSE_IN를 플립플롭시켜 출력한다.
여기서, 플립플롭 FF은 리셋신호 RST에 따라 리셋 상태로 제어된다.
그리고, 전송게이트 PG는 플립플롭 FF 및 인버터 IV1의 출력 상태에 따라 TSV(100)를 통해 인가되는 전압을 패드 PAD로 선택적으로 출력한다.
여기서, 제 1회로 영역(105)과 제 2회로 영역(106)의 입출력 연결 단자는 메탈(101a, 101b) 및 메탈(102, 104)를 의미한다.
그리고, 제 1회로 영역(105), 제 2회로 영역(106)과 연결되는 메탈(102, 104)은 하나의 TSV(100)를 공유하게 된다.
이러한 제 2회로 영역(106)은 클록 CLK에 동기하여 입력 펄스 PULSE_IN가 입력되면 플립플롭 FF을 통해 이를 검출하여 TSV(100)의 전기적 신호를 패드 PAD 측으로 전달하게 된다.
이러한 본 발명의 실시예는 고용량 및 고속 동작의 디램을 가능케 하는 칩 간의 연결(Chip to Chip Connection)에 관련된 기술인 TSV에 응용이 가능하다.
즉, 향후 반도체 칩 간의 연결시 패키지 이전 단계에서 TSV와 칩 간의 연결을 체크 할 수 있게 된다.
한편, 도 6은 도 4의 반도체 장치에 관한 다른 실시예이다.
도 6의 실시예에서는 TSV(100)와 메탈(101a, 101b), 메탈(104a)의 연결 상태와 패턴이 변경된 일 예를 나타낸다.
도 6을 참조하면, 메탈(104a)은 평면도 상에서 사각 형태의 패턴을 가지며, 사각 형태의 패턴 내부에 라인 타입의 스페이스(104b)가 복수개 형성된 형태를 갖는다.
그리고, 회로 영역(105a, 105b)은 테스트 모드시 메탈(101a, 101b)과 메탈(104a) 간의 연결을 제어한다.
또한, 회로 영역(105c)은 테스트 모드시 메탈(101a, 101b) 간의 연결을 제어한다.
또한, 제 2회로 영역(106a)은 메탈(104a)과 연결된다. 여기서, 제 2회로 영역(106a)의 상세 회로는 도 5에 도시된 바와 같으므로 그 상세한 설명을 생략하기로 한다.
여기서, 회로 영역(105a)은 메탈(101a)과 메탈(104a) 사이에 연결되어 게이트 단자를 통해 테스트 인에이블 신호 TEST_ENB가 인가되는 NMOS 트랜지스터 M3를 포함한다.
그리고, 회로 영역(105b)은 메탈(101b)과 메탈(104a) 사이에 연결되어 게이트 단자를 통해 테스트 인에이블 신호 TEST_ENB가 인가되는 NMOS 트랜지스터 M4를 포함한다.
이에 따라, 테스트 모드시 테스트 인에이블 신호 TEST_ENB가 하이 레벨이 되면 메탈(101a)과 메탈(104a)이 전기적으로 연결되고, 메탈(101b)과 메탈(104a)이 전기적으로 연결된다.
회로 영역(105c)은 메탈(101a, 101b) 사이에 연결되어 게이트 단자를 통해 테스트 인에이블 신호 TEST_ENB가 인가되는 PMOS 트랜지스터 M2를 포함한다.
테스트 인에이블 신호 TEST_ENB가 하이 레벨이 되면 PMOS 트랜지스터 M2가 턴 오프 되어 메탈(101a, 101b)이 서로 연결되지 않는다.
반면에, 테스트 인에이블 신호 TEST_ENB가 로우 레벨이 되면 NMOS 트랜지스터 M3, M4가 턴 오프 되고, PMOS 트랜지스터 M2가 턴 온 되어 메탈(101a, 101b)이 서로 전기적으로 연결된다.

Claims (10)

  1. 관통 전극의 상부에 형성된 제 1메탈;
    상기 제 1메탈의 양측에 형성되어 상기 관통 전극과 전기적으로 접속되는 제 2메탈과 제 3메탈;
    상기 제 1메탈의 상측에 형성되며 전기적으로 연결된 제 4메탈을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서, 상기 제 2메탈과 상기 제 3메탈은 슬릿 형태를 갖는 것을 특징으로 하는 반도체 장치.
  3. 제 1항 또는 제 2항에 있어서, 상기 제 2메탈과 상기 제 3메탈은 상기 관통 전극의 상부 양측 에지 영역에 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서, 상기 제 2, 제 3메탈은 제 1회로 영역과 연결되는 것을 특징으로 하는 반도체 장치.
  5. 제 4항에 있어서, 상기 제 1회로 영역은 테스트 모드시 기준 전원을 공급하는 것을 특징으로 하는 반도체 장치.
  6. 제 4항에 있어서, 상기 제 1회로 영역은 테스트 모드시 상기 제 2메탈과 상기 제 3메탈 간의 연결을 제어하는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 4항에 있어서, 상기 제 1회로 영역은 테스트 모드시 상기 제 2메탈, 상기 제 3메탈과 상기 제 4메탈 간의 연결을 제어하는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 1항에 있어서, 상기 제 4메탈은 제 2회로 영역과 연결되는 것을 특징으로 하는 반도체 장치.
  9. 제 8항에 있어서, 상기 제 2회로 영역은 테스트 모드시 상기 관통 전극과의 연결을 제어하는 회로부를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 1항에 있어서, 상기 제 1메탈과 상기 제 4메탈을 전기적으로 연결하는 메탈 콘택을 더 포함하는 것을 특징으로 하는 반도체 장치.
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