KR20110046894A

KR20110046894A - 반도체 장치의 테스트 회로 및 방법

Info

Publication number: KR20110046894A
Application number: KR1020090103598A
Authority: KR
Inventors: 최민석; 이종천; 변상진; 구영준
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-10-29
Filing date: 2009-10-29
Publication date: 2011-05-06
Also published as: US20110102006A1; KR101094916B1; CN102053207A

Abstract

본 발명에 따른 반도체 장치의 테스트 회로는 테스트 전압 인가부 및 검출부를 포함한다. 상기 테스트 전압 인가부는 테스트 모드 신호에 응답하여 테스트 전압을 TSV의 제 1 단으로 인가한다. 상기 검출부는 상기 TSV의 제 2 단과 연결되고, 상기 제 2 단으로부터 출력된 전류를 검출한다.

TSV, 연결, 테스트

Description

반도체 장치의 테스트 회로 및 방법 {TEST CIRCUIT AND METHOD FOR SEMICONDUCTOR APPARATUS}

본 발명은 반도체 장치에 관한 것으로, 더 상세하게는, 반도체 장치의 테스트 회로 및 방법에 관한 것이다.

반도체 장치의 집적도를 높이기 위해, 단일 패키지 내에 복수개의 칩을 적층하고 패키징하여 집적도를 높이는 방식의 3D (3 Dimensional) 반도체 장치가 개발되었다. 최근에는 적층된 복수개의 칩을 실리콘 비아(Via)로 관통시켜 모든 칩을 전기적으로 연결하는 TSV (Through Silicon Via) 방식이 사용되어오고 있다.

상기 3D 반도체 장치는 복수개의 TSV를 구비하여 적층된 복수개의 칩이 다양한 신호들을 공통 입력 받을 수 있도록 한다. 예를 들어, 메모리 장치의 경우, 복수개의 적층된 칩들이 상기 TSV를 통해 어드레스 신호, 다양한 테스트를 위한 신호, 입출력 라인 및 커맨드 신호를 공통 입력 받는다.

상기 TSV에는 다양한 불량이 발생할 수 있다. 예를 들어, 상기 불량에는 TSV 내부에 전도물질이 완전히 채워지지 못해 발생하는 보이드(Void), 칩이 휘어지거나 범프(Bump) 물질이 이동하여 발생하는 범프 컨택트 페일(Bump Contact Fail) 및 TSV 자체의 균열(Crack) 등이 있을 수 있다.

앞서 살펴본 바와 같이, 상기 TSV는 복수개의 칩을 전기적으로 연결시키기 때문에, 상기 불량이 발생하여 TSV 가 중간에 끊기는(Open) 경우 TSV로서 정상적인 기능을 발휘하지 못한다. 따라서, 이 경우 불량이 발생한 TSV를 정상적인 TSV로 대체하는 리페어 과정이 필요하다.

이와 같이, 신뢰성 있는 제품 생산을 위해서 상기 TSV 연결여부가 매우 중요함에도 불구하고, TSV 연결 여부를 판단하기 위한 방법이 제안되지 않았었다.

본 발명은 상기와 같은 문제점을 해결하기 위해서 TSV의 연결 여부를 판단할 수 있는 반도체 장치의 테스트 회로 및 방법을 제공하는 데 그 목적이 있다.

본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 회로는 테스트 모드 신호에 응답하여 테스트 전압을 TSV의 제 1 단으로 인가하도록 구성된 테스트 전압 인가부; 및 상기 TSV의 제 2 단과 연결되고, 상기 제 2 단으로부터 출력된 전류를 검출하도록 구성된 검출부; 를 포함한다.

본 발명의 일 실시예에 따른 반도체 장치의 테스트 방법은 테스트 동작 중에 TSV로 소정 전류를 인가하는 단계; 및 상기 TSV를 관통하여 흐르는 전류의 양을 기준값과 비교하는 단계; 를 포함한다.

본 발명의 다른 실시예에 따른 반도체 장치의 테스트 회로는 테스트 모드 신호에 응답하여 테스트 전압을 TSV의 제 1 단으로 인가하도록 구성된 테스트 전압 인가부; 및 상기 TSV의 제 2 단과 연결되고, 상기 제 2 단으로부터 출력된 전압을 기준전압과 비교하여 검출신호를 생성하도록 구성된 검출부; 를 포함한다.

또한, 본 발명의 다른 실시예에 따른 반도체 장치의 테스트 회로는 테스트 모드 신호에 응답하여 복수개의 TSV로 테스트 전압을 인가하는 테스트 전압 인가부; 및 상기 테스트 모드 신호에 응답하여 상기 복수개의 TSV 중 하나와 순차적으로 연결되는 판정부; 를 포함한다.

또한, 본 발명의 다른 실시예에 따른 반도체 장치의 테스트 회로는 테스트 모드 신호에 응답하여 제 1 및 제 2 TSV로 테스트 전압을 인가하도록 구성된 테스트 전압 인가부; 및 테스트 모드 신호에 응답하여 상기 제 1 및 제 2 TSV와 연결되는 판정부; 를 포함한다.

본 발명에 의하면, TSV의 정상적인 연결여부를 용이하고 정확하게 판단하여 반도체 장치의 신뢰성을 향상시킬 수 있다.

또한, 본 발명에 의하면, 다수의 TSV의 정상적인 연결여부를 한번에 판단할 수 있도록 하여 테스트 시간을 감소시킬 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 장치의 테스트 회로의 구성을 개략적으로 보여주는 도면이다. 도 1에서, 상기 테스트 회로는 테스트 전압 인가부(10), TSV 및 검출부(20)를 포함한다.

상기 테스트 전압 인가부(10)는 테스트 모드 신호(TM)에 응답하여 테스트 전압(Vtest)을 상기 TSV로 인가한다. 상기 테스트 모드 신호(TM)는 반도체 장치의 테스트를 위해 입력되는 신호로서, 상기 테스트 모드 신호(TM)가 입력되면 테스트 동작이 수행된다. 따라서, 상기 테스트 모드 신호(TM)가 인에이블되어 테스트 동작이 수행되면, 상기 테스트 전압 인가부(10)는 상기 테스트 전압(Vtest)을 상기 TSV로 인가한다.

상기 테스트 전압 인가부(10)는, 예를 들어, 모스 트랜지스터로 구성될 수 있다. 도 1에서, 상기 테스트 전압 인가부(10)가 각각 피모스 트랜지스터(P1) 및 엔모스 트랜지스터(N1)로 구성되는 것을 도시하였다. 상기 피모스 트랜지스터(P1)는 게이트로 상기 테스트 모드 신호(TM)의 반전신호(TMb)를 입력 받고, 소스 단으로 상기 테스트 전압(Vtest)을 인가 받으며, 드레인 단이 상기 TSV의 제 1 단과 연결된다. 상기 엔모스 트랜지스터(N1)는 게이트로 상기 테스트 모드 신호(TM)를 입력 받고, 드레인 단으로 상기 테스트 전압(Vtest)을 인가 받으며, 소스 단이 상기 TSV의 제 1 단과 연결된다. 따라서, 상기 테스트 전압 인가부(10)는 상기 테스트 모드 신호(TM)가 하이로 인에이블되면 상기 테스트 전압(Vtest)을 상기 TSV의 제 1 단으로 인가할 수 있다.

상기 검출부(20)는 상기 TSV의 제 2 단과 연결된다. 상기 검출부(20)는 상기 TSV의 제 2 단과 연결되어, 상기 TSV를 관통하여 흐르는 전류 또는 상기 TSV의 제 2 단으로부터 출력되는 전압을 검출한다. 상기 검출부(20)는 반도체 장치에 구비된 패드를 이용할 수 있다. 또한, 상기 검출부(20)는 차동 증폭기(Differential Amplifier)로 구성될 수도 있다. 상기 검출부(20)가 패드로 구성되는 경우, 상기 패드는 상기 TSV를 관통하여 흐르는 전류를 입력 받는다. 이 때, 테스트 장비 또는 프로브 검침을 통해 상기 TSV를 관통하여 흐르는 전류의 양이 어느 정도인지를 알 수 있다. 따라서, 상기 TSV를 관통하여 흐르는 전류의 양과 기준값을 비교하여 상기 TSV의 연결여부를 확인할 수 있다.

상기 검출부(20)가 차동 증폭기로 구성되는 경우, 상기 검출부(20)는 상기 TSV의 제 2 단으로부터 출력된 전압과 기준전압을 차동 증폭하여 검출신호를 생성 할 수 있다. 테스트 모드 신호(TM)가 인에이블되면 상기 TSV의 제 1 단으로 테스트 전압(Vtest)이 인가되므로, 상기 검출부(20)는 상기 TSV의 제 2 단으로부터 출력된 전압을 기준전압과 비교하여 검출신호를 생성할 수 있다. 이 때, 상기 TSV의 제 2 단으로부터 출력된 전압의 레벨이 기준전압의 레벨보다 높은 경우, 상기 검출신호가 인에이블되므로, 상기 검출신호에 의해 상기 TSV가 정상적으로 연결되었는지 여부를 확인할 수 있다. 상기 검출신호는 TSV의 연결여부에 관한 정보를 갖고 있으므로, 반도체 장치에서 리페어를 위한 용도를 포함하여 다양한 용도로 활용될 수 있을 것이다.

상기 기준값 및 기준전압은 상기 테스트 전압(Vtest)의 레벨 및 설계자의 의도에 따라 가변될 수 있다. 상기 테스트 전압(Vtest)은, 예를 들어, 외부전압일 수 있다. 상기 테스트 전압(Vtest)이 외부전압인 경우, 상기 기준값 및 기준전압은 상기 테스트 전압 인가부(10)를 구성하는 모스 트랜지스터의 문턱 전압 및 TSV의 전도도를 고려하여 적절하게 설정될 수 있다. 예를 들어, 상기 기준값은 상기 테스트 전압(Vtest)이 인가되었을 때 흐를 수 있는 최대 전류량의 절반으로 설정될 수 있고, 상기 기준전압은 상기 테스트 전압(Vtest)의 절반으로 설정될 수 있다.

본 발명의 실시예에 따른 반도체 장치의 테스트 회로의 동작을 살펴보면 다음과 같다. 테스트 모드 신호(TM)가 인에이블되어 상기 TSV의 제 1 단으로 테스트 전압(Vtest)이 인가되면, 상기 TSV를 통해 소정의 전류가 흐르게 된다. 이 때, 검출부(20)는 상기 TSV의 제 2 단으로부터 출력된 전류 또는 전압을 인가 받는다. 상기 TSV의 제 2 단으로부터 출력된 전류량이 상기 기준값보다 크면 TSV는 정상적으 로 연결된 것으로 판단될 수 있고, 상기 전류량이 기준값보다 작으면 상기 TSV는 연결이 끊어진 것으로 판단될 수 있다. 마찬가지로, 상기 TSV의 제 2 단으로부터 출력된 전압의 레벨이 상기 기준전압의 레벨보다 높아 상기 검출신호가 인에이블되면, 상기 TSV는 정상적으로 연결된 것으로 판단될 수 있다. 반대로, 상기 TSV의 제 2 단으로부터 출력된 전압의 레벨이 상기 기준전압의 레벨보다 낮아 상기 검출신호가 디스에이블되면, 상기 TSV는 연결이 끊어진 것으로 판단될 수 있다.

따라서, 본 발명의 실시예에 따른 반도체 장치의 테스트 회로는 반도체 장치를 구성하는 TSV의 오픈/쇼트(Open/Short) 여부를 간명하게 테스트 할 수 있다. 그러나, 반도체 장치는 다수의 TSV를 포함하고 있기 때문에, 상기 TSV의 연결여부를 일일이 확인하는 것은 쉽지 않으며, 오랜 시간이 걸릴 수 밖에 없다. 따라서, 복수개의 TSV의 오픈/쇼트 여부를 한 번에 확인할 수 있는 방법이 필요하다.

도 2는 본 발명의 다른 실시예에 따른 반도체 장치의 테스트 회로의 구성을 개략적으로 보여주는 도면이다. 도 2에서, 상기 테스트 회로는 테스트 전압 인가부(100), 복수개의 TSV(TSV1, TSV2, TSV3, ...) 및 판정부(200)를 포함한다.

상기 테스트 전압 인가부(100)는 상기 테스트 모드 신호(TM)에 응답하여 테스트 전압(Vtest)을 각각 상기 복수개의 TSV(TSV1, TSV2, TSV3, ...)로 인가한다. 상기 반도체 장치의 테스트 동작을 수행하기 위해 상기 테스트 모드 신호(TM)가 인에이블되면, 상기 테스트 전압 인가부(100)는 상기 테스트 전압(Vtest)을 각각 상기 복수개의 TSV(TSV1, TSV2, TSV3, ...)로 인가한다. 도 2에서, 상기 테스트 전압 인가부(100)는 각각의 TSV(TSV1, TSV2, TSV3, ...)의 제 1 단과 연결되는 피모스 트랜지스터로 구성될 수 있다. 물론, 도 1과 마찬가지로 상기 테스트 전압 인가부(100)는 엔모스 트랜지스터로 구성될 수 있다.

이하에서는, 세 개의 TSV를 테스트 할 수 있는 구성을 설명하기로 한다. 그러나, 도 2에 도시된 바와 같이, 당업자라면 TSV의 개수가 증가하더라도 본 발명의 사상이 그대로 적용될 수 있음을 알 수 있을 것이다. 도 2에서, 상기 테스트 전압 인가부(100)는 제 1 내지 제 3 피모스 트랜지스터(P11, P12, P13)로 구성된다. 상기 제 1 피모스 트랜지스터(P11)는 게이트로 상기 테스트 모드 신호(TM)의 반전신호(TMb)를 인가 받고, 소스 단으로 상기 테스트 전압(Vtest)을 인가 받으며, 드레인 단이 제 1 TSV(TSV1)의 제 1 단과 연결된다. 상기 제 2 피모스 트랜지스터(P12)는 게이트로 상기 테스트 모드 신호(TM)의 반전신호(TMb)를 인가 받고, 소스 단으로 상기 테스트 전압(Vtest)을 인가 받으며, 드레인 단이 제 2 TSV(TSV2)의 제 1 단과 연결된다. 상기 제 3 피모스 트랜지스터(P13)는 게이트로 상기 테스트 모드 신호(TM)의 반전신호(TMb)를 인가 받고, 소스 단으로 상기 테스트 전압(Vtest)을 인가 받으며, 드레인 단이 제 3 TSV(TSV3)의 제 1 단과 연결된다.

상기 판정부(200)는 소정 구간 동안 순차적으로 상기 제 1 내지 제 3 TSV(TSV1, TSV2, TSV3)의 제 2 단과 각각 연결된다. 상기 판정부(200)는 상기 제 1 내지 제 3 TSV(TSV1, TWV2, TSV3)와 각각 연결되었을 때, 상기 제 1 내지 제 3 TSV(TSV1, TSV2, TSV3)의 제 2 단으로부터 출력된 전류(또는, 전압)를 검출한다. 상기 소정 구간은 임의대로 설정될 수 있다. 도 2에서, 상기 판정부(200)는 상기 테스트 모드 신호(TM), 클럭 신호(CLK) 및 리셋 신호(RST)를 입력 받아 상기 제 1 내지 제 3 TSV(TSV1, TSV2, TSV3)를 관통하여 출력된 전류(또는, 전압)을 검출한다. 본 발명의 실시예에서, 상기 판정부(200)는 상기 클럭 신호(CLK)를 이용하므로, 상기 소정 구간은, 예를 들어 상기 클럭 신호(CLK)의 한 주기일 수 있다.

상기 판정부(200)는 순차적으로 상기 제 1 내지 제 3 TSV(TSV1, TSV2, TSV3) 중 하나와 연결된다. 다시 말해, 상기 판정부(200)가 각각의 상기 제 1 내지 제 3 TSV(TSV1, TSV2, TSV3)와 연결되는 구간은 서로 중첩되지 않는다. 테스트 동작이 수행되기 전, 상기 리셋 신호(RST)가 인에이블되면, 상기 판정부(200)는 초기화된다. 상기 테스트 모드 신호(TM)가 인에이블되면, 상기 판정부(200)는 상기 클럭 신호(CLK)의 한 주기 동안 상기 제 1 TSV(TSV1)와 연결되고, 이 후 상기 클럭 신호(CLK)의 한 주기 동안 상기 제 2 TSV(TSV2)와 연결되며, 그 다음 상기 클럭 신호(CLK)의 한 주기 동안 상기 제 3 TSV(TSV3)와 연결된다. 따라서, 상기 판정부(200) 및 상기 제 1 내지 제 3 TSV(TSV1, TSV2, TSV3) 중 하나의 연결은 서로 중첩되지 않는다.

도 3은 상기 판정부(200)의 구성을 보여주는 도면이다. 도 4에서 상기 판정부(200)는 선택신호 생성부(210), 선택부(220) 및 검출부(230)를 포함한다. 또한, 상기 판정부(200)는 상기 테스트 모드 신호(TM)를 입력 받아 테스트 펄스(TM_pulse)를 생성하는 펄스 생성부(240)를 더 포함한다. 상기 펄스 생성부(240)는 상기 테스트 모드 신호(TM)가 인에이블되었을 때 상기 테스트 펄스(TM_pulse)를 생성하는 일반적인 펄스 발생기이다.

상기 선택신호 생성부(210)는 상기 테스트 펄스(TM_pulse), 상기 클럭 신 호(CLK) 및 상기 리셋 신호(RST)를 입력 받는다. 상기 선택신호 생성부(210)는 상기 리셋 신호(RST)에 응답하여 초기화되고, 상기 테스트 펄스(TM_pulse) 및 상기 클럭 신호(CLK)에 응답하여 제 1 내지 제 3 선택신호(S1, S2, S3)를 생성한다. 상기 선택신호 생성부(210)는 상기 테스트 펄스(TM_pulse)가 입력되었을 때, 순차적으로 인에이블되는 상기 선택신호(S1, S2, S3)를 생성한다.

상기 선택부(220)는 상기 선택신호(S1, S2, S3)에 응답하여 상기 제 1 내지 제 3 TSV(TSV1, TSV2, TSV3)와 상기 검출부(230)를 연결시킨다. 상기 선택부(220)는 순차적으로 인에이블되는 상기 선택신호(S1, S2, S3)에 응답하여 상기 제 1 내지 제 3 TSV(TSV1, TSV2, TSV3)를 상기 검출부(230)와 순차적으로 연결시킨다.

상기 검출부(230)는 상기 선택부(220)에 의해 상기 제 1 내지 제 3 TSV(TSV1, TSV2, TSV3)와 순차적으로 연결된다. 상기 검출부(230)는 상기 제 1 내지 제 3 TSV(TSV1, TSV2, TSV3)와 연결되었을 때, 상기 제 1 내지 제 3 TSV(TSV1, TSV2, TSV3)를 관통하여 출력된 전류(또는, 전압)를 검출한다.

도 3에서, 상기 선택신호 생성부(210)는 제 1 내지 제 3 플립플롭(FF1, FF2, FF3)으로 구성된다. 상기 제 1 내지 제 3 플립플롭(FF1, FF2, FF3)은 서로 직렬 연결되어 상기 선택신호(S1, S2, S3)를 생성한다. 상기 제 1 플립플롭(FF1)은 상기 테스트 펄스(TM_pulse)가 발생되었을 때, 상기 클럭 신호(CLK)에 동기하여 제 1 선택신호(S1)를 생성한다. 상기 제 2 플립플롭(FF2)은 상기 제 1 선택신호(S1)를 입력 받고, 상기 클럭 신호(CLK)에 동기하여 제 2 선택신호(S2)를 생성한다. 상기 제 3 플립플롭(FF3)은 상기 제 2 선택신호(S2)를 입력 받고, 상기 클럭 신호(CLK)에 동기하여 제 3 선택신호(S3)를 생성한다. 상기 제 2 및 제 3 플립플롭(FF2, FF3)은 각각 제 1 및 제 2 플립플롭(FF1, FF2)의 출력을 입력 받으므로, 상기 제 1 내지 제 3 선택신호(S1, S2, S3)는 서로 인에이블 구간이 중첩되지 않으며, 순차적으로 생성될 수 있다.

상기 선택부(220)는 제 1 내지 제 3 패스 게이트(PG1, PG2, PG3)로 구성된다. 상기 제 1 내지 제 3 패스 게이트(PG1, PG2, PG3)는 상기 제 1 내지 제 3 TSV(TSV1, TSV2, TSV3)의 제 2 단과 각각 연결되어 상기 제 1 내지 제 3 TSV(TSV1, TSV2, TSV3)의 제 2 단의 출력을 선택적으로 전송한다. 상기 제 1 패스 게이트(PG1)는 상기 제 1 선택신호(S1) 및 제 1 선택신호(S1)의 반전신호(제 1 인버터(IV1)에 의해 반전된)에 응답하여 상기 제 1 TSV(TSV1)의 제 2 단을 상기 검출부(230)와 연결시키고, 상기 제 2 패스 게이트(PG2)는 상기 제 2 선택신호(S2) 및 제 2 선택신호(S2)의 반전신호(제 2 인버터(IV2)에 의해 반전된)에 응답하여 상기 제 2 TSV(TSV2)의 제 2 단을 상기 검출부(230)와 연결시키며, 상기 제 3 패스 게이트(PG3)는 상기 제 3 선택신호(S3) 및 제 3 선택신호(S3)의 반전신호(제 3 인버터(IV3)에 의해 반전된)에 응답하여 상기 제 3 TSV(TSV3)의 제 2 단을 상기 검출부(230)와 연결시킨다.

상기 검출부(230)는 도 1의 검출부(20)와 마찬가지로, 패드 또는 차동 증폭기로 구성될 수 있다. 상기 검출부(230)는 도 1의 검출부(20)와 동일하게 구성될 수 있으므로, 상세한 설명은 하지 않기로 한다.

상기 판정부(200)는 위와 같은 구성을 구비하므로, 테스트 모드 신호(TM)가 인에이블되면, 순차적으로 상기 제 1 내지 제 3 TSV(TSV1, TSV2, TSV3)와 연결될 수 있고, 상기 제 1 내지 제 3 TSV(TSV1, TSV2, TSV3)를 관통하여 출력된 전류(또는, 전압)를 검출함으로써, 상기 제 1 내지 제 3 TSV의 오픈/쇼트(Open/Short) 여부를 한 번에 검출할 수 있다.

도 4는 본 발명의 따른 실시예에 따른 반도체 장치의 테스트 회로의 동작을 보여주는 타이밍 도이다. 도 4를 참조하여, 본 발명의 실시예에 따른 반도체 장치의 테스트 회로의 동작을 설명하면 다음과 같다.

먼저, 리셋 신호(RST)가 인에이블되면, 상기 판정부(200)는 초기화 된다. 이 후, 반도체 장치의 테스트 동작을 위해, 상기 테스트 모드 신호(TM)가 인에이블 된다. 상기 테스트 모드 신호(TM)가 인에이블되면 상기 테스트 전압 인가부(100)는 상기 테스트 전압(Vtest)을 제 1 내지 제 3 TSV(TSV1, TSV2, TSV3)로 인가한다.

상기 테스트 모드 신호(TM)가 인에이블되면, 상기 펄스 생성부(240)는 테스트 펄스(TM_pulse)를 생성한다. 상기 선택신호 생성부(210)의 제 1 플립플롭(FF1)은 상기 클럭 신호(CLK)의 폴링 에지에서 상기 테스트 펄스(TM_pulse)를 래치하고, 상기 클럭 신호(CLK)의 다음 폴링 에지까지 상기 래치된 신호를 출력한다. 따라서, 상기 제 1 플립플롭(FF1)은 상기 클럭 신호(CLK)의 한 주기 동안 인에이블 되는 제 1 선택신호(S1)를 생성한다. 마찬가지로, 상기 제 2 플립플롭(FF2)은 상기 제 1 선택신호(S1)를 입력 받아 상기 클럭 신호(CLK)의 한 주기 동안 인에이블되는 제 2 선택신호(S2)를 생성하고, 상기 제 3 플립플롭(FF3)은 상기 제 2 선택신호(S2)를 입력 받아 상기 클럭 신호(CLK)의 한 주기 동안 인에이블 되는 제 3 선택신호(S3) 를 생성한다.

상기 선택부(220)의 제 1 패스 게이트(PG1)는 상기 제 1 선택신호(S1)에 응답하여 제 1 TSV(TSV1)를 상기 검출부(230)와 연결시킨다. 마찬가지로, 상기 제 2 패스 게이트(PG2)는 상기 제 2 선택신호(S2)에 응답하여 상기 제 2 TSV(TSV2)를 상기 검출부(230)와 연결시키고, 상기 제 3 패스 게이트(PG3)는 상기 제 3 선택신호(S3)에 응답하여 상기 제 3 TSV(TSV3)를 상기 검출부(230)와 연결시킨다. 도 4에서, 상기 제 1 내지 제 3 패스 게이트(PG1, PG2, PG3)의 출력, 즉, 상기 제 1 내지 제 3 TSV(TSV1, TSV2, TSV3)를 관통하여 출력되는 전류가 도시되어 있다. 상기 전류의 파형에는 피크 커런트(Peak Current)가 발생한다. 전도 물질로 채워진 TSV는 상기 패스 게이트(PG1, PG2, PG3)가 턴온되기 전까지는 캐패시터처럼 동작하므로, 상기 패스 게이트(PG1, PG2, PG3)가 턴온되는 순간 피크가 발생하게 된다.

상기 검출부(230)는 상기 제 1 내지 제 3 TSV(TSV1, TSV2, TSV3)와 각각 연결되었을 때, 상기 제 1 내지 제 3 TSV(TSV1, TSV2, TSV3)를 관통하여 흐른 전류를 검출한다. 도 4에서, 검출 시간(Tmeasure)을 표시하였다. 검출 시점은 상기 제 1 선택신호(S1)가 인에이블되고, 소정 시간이 흐른 후인 것이 바람직하다. 앞서 설명한대로, 상기 제 1 내지 제 3 TSV(TSV1, TSV2, TSV3)가 상기 검출부(230)와 연결되면 피크 커런트(Peak Current)가 발생하므로, 상기 피크 커런트(Peak Current)가 소멸된 후에 TSV를 통해 흐르는 전류의 양을 검출하는 것이 TSV의 정상적인 연결 여부를 정확하게 판정할 수 있기 때문이다. 도 4에서, 상기 검출부(230)를 통해 검출된 전류의 양이 도시되어 있다. 상기 검출부(230)를 통해 제 1 내지 제 3 TSV(TSV1, TSV2, TSV3)를 관통하여 흐르는 전류가 검출되었으므로(또는 기준값 이상의 전류가 검출되었으므로), 상기 제 1 내지 제 3 TSV(TSV1, TSV2, TSV3)는 모두 정상적으로 연결된 것을 알 수 있다. 만약 상기 검출된 전류량이 기준값 이하로 떨어진다면, 기준값 이하의 전류량이 검출된 TSV는 정상적으로 연결되지 않았음을 알 수 있다. 반도체 장치에서, 정상적으로 연결되지 않은 TSV는 리페어 TSV와 교환되어 사용될 것이다.

따라서, 본 발명은 반도체 장치에 구비된 다수의 TSV의 정상적인 연결 여부를 한번에 테스트할 수 있도록 한다. 본 발명의 실시예에 따른 테스트 회로는 TSV의 연결 여부를 정확하고, 편리하게 검출할 수 있다. 또한, 테스트 시간을 단축시키며, 더 나아가, 반도체 장치의 신뢰성을 향상시킬 수 있다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 테스트 회로의 구성을 개략적으로 보여주는 도면,

도 2는 본 발명의 다른 실시예에 따른 반도체 장치의 테스트 회로의 구성을 개략적으로 보여주는 도면,

도 3은 도 2의 판정부의 구성을 보여주는 도면,

도 4는 도 2의 테스트 회로의 동작을 보여주는 타이밍도이다.

<도면의 주요부분에 대한 부호의 설명>

10/100: 테스트 전압 인가부 20/230: 검출부

200: 판정부 210: 선택신호 생성부

220: 선택부 240: 펄스 생성부

Claims

테스트 모드 신호에 응답하여 테스트 전압을 TSV의 제 1 단으로 인가하도록 구성된 테스트 전압 인가부; 및

상기 TSV의 제 2 단과 연결되고, 상기 제 2 단으로부터 출력된 전류를 검출하도록 구성된 검출부;

를 포함하는 반도체 장치의 테스트 회로.
제 1 항에 있어서,

상기 테스트 전압 인가부는, 상기 테스트 모드 신호가 인에이블 되면 상기 테스트 전압을 상기 TSV의 상기 제 1 단으로 인가하는 것을 특징으로 하는 반도체 장치의 테스트 회로.
테스트 동작 중에 TSV로 소정 전류를 인가하는 단계; 및

상기 TSV를 관통하여 흐르는 전류의 양을 기준값과 비교하는 단계;

를 포함하는 반도체 장치의 테스트 방법.
제 3 항에 있어서,

상기 기준값은, 상기 소정 전류의 양 이하인 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
테스트 모드 신호에 응답하여 테스트 전압을 TSV의 제 1 단으로 인가하도록 구성된 테스트 전압 인가부; 및

상기 TSV의 제 2 단과 연결되고, 상기 제 2 단으로부터 출력된 전압을 기준전압과 비교하여 검출신호를 생성하도록 구성된 검출부;

를 포함하는 반도체 장치의 테스트 회로.
제 5 항에 있어서,

상기 테스트 전압 인가부는, 상기 테스트 모드 신호가 인에이블되면 상기 테스트 전압을 상기 TSV로 인가하는 것을 특징으로 하는 반도체 장치의 테스트 회로.
테스트 모드 신호에 응답하여 복수개의 TSV로 테스트 전압을 인가하는 테스트 전압 인가부; 및

상기 테스트 모드 신호에 응답하여 상기 복수개의 TSV 중 하나와 순차적으로 연결되는 판정부;

를 포함하는 반도체 장치의 테스트 회로.
제 7 항에 있어서,

상기 테스트 전압 인가부는, 상기 테스트 모드 신호가 인에이블되면 상기 복수개의 TSV로 상기 테스트 전압을 인가하는 것을 특징으로 하는 반도체 장치의 테 스트 회로.
제 7 항에 있어서,

상기 판정부는, 상기 테스트 모드 신호가 인에이블 되면 클럭 신호에 동기되어 복수개의 선택신호를 생성하도록 구성된 선택신호 생성부; 및

상기 복수개의 선택신호를 입력 받는 선택부; 및

검출부;

를 포함하고, 상기 선택부는 상기 복수개의 선택신호에 응답하여 상기 복수개의 TSV와 상기 검출부를 연결하는 것을 특징으로 하는 반도체 장치의 테스트 회로.
제 9 항에 있어서,

상기 선택신호 생성부는, 상기 복수개의 선택신호의 인에이블 구간이 서로 중첩되지 않도록 상기 복수개의 선택신호를 순차적으로 생성하는 것을 특징으로 하는 반도체 장치의 테스트 회로.
제 10 항에 있어서,

상기 선택신호 생성부는, 직렬 연결된 복수개의 플립플롭을 포함하고,

첫 번째 플립플롭은 상기 테스트 모드 신호 및 상기 클럭 신호를 입력 받고, 두 번째 이후의 플립플롭은 상기 클럭 신호 및 이전 플립플롭의 출력을 입력 받는 것을 특징으로 하는 반도체 장치의 테스트 회로.
제 9 항에 있어서,

상기 선택부는, 상기 복수개의 선택신호에 응답하여 상기 복수개의 TSV를 각각 상기 검출부와 연결시키는 복수개의 패스 게이트로 구성되는 것을 특징으로 하는 반도체 장치의 테스트 회로.
제 9 항에 있어서,

상기 검출부는, 상기 선택신호가 인에이블된 후 소정 시간이 지난 후에 상시 TSV로부터 출력된 전류를 검출하는 것을 특징으로 하는 반도체 장치의 테스트 회로.
테스트 모드 신호에 응답하여 제 1 및 제 2 TSV로 테스트 전압을 인가하도록 구성된 테스트 전압 인가부; 및

테스트 모드 신호에 응답하여 상기 제 1 및 제 2 TSV와 연결되는 판정부;

를 포함하는 반도체 장치의 테스트 회로.
제 14 항에 있어서,

상기 테스트 전압 인가부는, 상기 테스트 모드 신호가 인에이블되면 상기 테스트 전압을 상기 제 1 및 제 2 TSV로 인가하는 것을 특징으로 하는 반도체 장치의 테스트 회로.
제 14항에 있어서,

상기 판정부가 상기 제 1 및 제 2 TSV와 각각 연결되는 구간은 서로 중첩되지 않는 것을 특징으로 하는 반도체 장치의 테스트 회로.
제 14 항에 있어서,

상기 판정부는, 상기 테스트 모드 신호가 인에이블 되면 클럭 신호에 동기되어 제 1 및 제 2 선택신호를 생성하도록 구성된 선택신호 생성부;

제 1 선택부;

제 2 선택부; 및

검출부;

를 포함하고, 상기 제 1 선택신호가 인에이블되면 상기 제 1 선택부는 상기 제 1 TSV와 상기 검출부를 연결시키고, 상기 제 2 선택신호가 인에이블되면 상기 제 2 선택부는 상기 제 2 TSV와 상기 검출부를 연결시키는 것을 특징으로 하는 반도체 장치의 테스트 회로.
제 17 항에 있어서,

상기 제 1 및 제 2 선택신호는, 서로 인에이블 구간이 중첩되지 않는 것을 특징으로 하는 반도체 장치의 테스트 회로.
제 17 항에 있어서,

상기 선택신호 생성부는, 상기 테스트 모드 신호 및 상기 클럭 신호를 입력 받아 상기 제 1 선택신호를 생성하도록 구성된 제 1 플립플롭; 및

상기 클럭 신호 및 상기 제 1 선택신호를 입력 받아 상기 제 2 선택신호를 생성하도록 구성된 제 2 플립플롭;

을 포함하는 것을 특징으로 하는 반도체 장치의 테스트 회로.
제 17 항에 있어서,

상기 검출부는, 상기 제 1 선택신호가 인에이블되고 소정 시간이 지난 후에 상기 제 1 TSV로부터 출력된 전류를 검출하고, 상기 제 2 선택신호가 인에이블되고 상기 소정 시간이 지난 후에 상기 제 2 TSV로부터 출력된 전류를 검출하는 것을 특징으로 하는 반도체 장치의 테스트 회로.