KR20080046919A - Ｏｄｔ회로의 테스트 장치 - Google Patents

Ｏｄｔ회로의 테스트 장치 Download PDF

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KR20080046919A
KR20080046919A KR1020060116587A KR20060116587A KR20080046919A KR 20080046919 A KR20080046919 A KR 20080046919A KR 1020060116587 A KR1020060116587 A KR 1020060116587A KR 20060116587 A KR20060116587 A KR 20060116587A KR 20080046919 A KR20080046919 A KR 20080046919A
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삼성전자주식회사
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Abstract

ODT회로의 테스트 장치가 개시된다. 본 발명의 일 실시예에 따른 ODT 회로의 테스트 장치는 제1 MRS 신호 및 제2 MRS 신호를 입력받아, 이에 응답하여 제1 및 제2 제어신호를 출력하는 제어신호 생성부, 제2 제어신호에 응답하여 동작하는 ODT부, 제1 제어신호 및 데이터 신호에 응답하여 동작하는 OCD부, 및 ODT부의 출력단 신호를 입력받고, 출력단 신호의 값에 따라 OCD부 및 ODT부의 정상 여부를 판단하는 에이트부를 구비한다. 본 발명에 따른 ODT 회로의 테스트 장치는 테스트 핀 간의 스큐 발생 없이 빠르고 정확하게 ODT 회로를 테스트 할 수 있다.

Description

ＯＤＴ회로의 테스트 장치{Test device of On Die Termination circuit}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 ODT 회로를 테스트하는 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 ODT 회로의 테스트 장치를 나타내는 도면이다.
도 3은 도 2의 ODT 회로의 변형 실시예를 나타내기 위한 도면이다.
**도면의 주요부분에 대한 부호의 설명**
100: Pseudo-open drain 구조의 ODT 회로
210: 제어신호 생성부
240: OCD 부(Off Chip Driver)
270: ODT 부(On Die Termination)
293: 터미네이션 저항(termination resistance)
본 발명은 ODT 회로의 테스트 장치에 관한 것으로서, 특히 OCD 회로와 ODT 회로가 결합된 회로를 이용하여, ODT 회로를 테스트하기 위한 장치에 관한 것이다.
최근 메모리 칩에서는 고집적화 및 데이터 처리 속도의 고속화가 요구된다. 이러한 고속의 데이터 처리가 가능하도록 하기 위해서, 오프 칩 드라이버(OCD- Off Chip Driver) 회로와 온 다이 터미네이션(ODT- On Die Termination) 회로가 채택되어 사용되고 있다. 오프 칩 드라이버 회로와 온 다이 터미네이션 회로는 메모리의 저항값을 조절하여 보다 자유롭게 저항을 매칭(Impedance Matching) 시킬 수 있고, 반사파(Reflection Wave)의 양도 감소시킨다.
여기서, 메모리 장치 내부에 상술한 오프 칩 드라이버 회로(OCD) 및 온 다이 터미네이션 회로(ODT)를 구비되기 때문에, 오프 칩 드라이버 회로와 온 다이 터미네이션 회로가 정상적으로 동작하는지 여부의 검사도 반드시 필요하게 된다.
도 1은 종래의 ODT 회로를 테스트하는 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 수도 오픈 드레인(Pseudo open drain) 구조의 ODT 회로가 도시되어 있다. 수도 오픈 드레인 구조의 ODT 회로는 하나의 풀 업 트랜지스터(101)와 저항(103)이 직렬 연결되어 있다. 여기서, 저항(103)은 접지 전압과 되어 있게 된다.
하나의 풀 업 트랜지스터와 저항이 직렬 연결되어 있는 ODT 회로가 정상 동작하는지 여부를 테스트하기 위하여, 종래의 방법 또는 장치는 일정 노드(N1)에 강제로 전원(V_TH)을 인가시켰다. 즉, 접지 전압과 연결되어 있던 저항(103)의 일단을 오픈시키고, 오픈된 지점(N1)에 일정 값을 갖는 전압(V_TH)를 인가시키는 것이다. 인가시킨 전압 V_TH가 1.3V 이고, 높은 전원 전압(V_DD)가 1.7V라고 한다. 설 명의 편의상 저항 R은 1옴 값을 갖는다고 한다. 그리고, 제어신호(CON)를 논리 하이로 인가하여, 풀 업 트랜지스터를 구동시킨다.
ODT회로가 정상 동작한다면, 제어신호(CON)가 논리 하이로 인가되어 테스트가 시작되면, 저항 R에 흐르는 전류 I는 0.4A가 될 것이다. 그리고, ODT 회로가 정상 동작하지 않는다면, 전류 I 값은 0.4A가 아닌 다른 값이 될 것이다.
종래의 ODT 회로 테스트 방법은 외부에 일정 전압(V_TH)을 인가하고, 저항(103) 양단 또는 다른 지점에 테스트 핀들을 접속시키고, 전류를 측정함으로써 이뤄졌다. 이러한 검사를 함에 있어서, 하나의 메모리 장치에 있어서 수십개의 테스트 핀을 이용하여 OCD 회로 및 ODT 회로를 검사하여야 한다. 또한, 수십개 또는 수백개의 메모리 장치를 동시에 검사하여야 한다. 따라서, 실제 동시에 ODT 회로를 검사(test)하기 위하여 필요한 핀의 개수는 수천개에 달하게 된다.
또한, ODT 회로에 일일이 강제 전압(V_TH)을 연결시켜줘야 한다. 따라서, 양산 검사 시 많은 시간이 소요된다. 그리고, 양산 환경을 고려할 때, 테스트 핀(pin)간의 차이로 인하여, 정확한 검사가 어려워지는 상황이 발생되었다. 즉, 테스트 핀(pin)간의 차이로 인하여, 스큐(skew)가 발생하여, 정확한 검사가 어려워졌던 것이다.
본 발명이 이루고자하는 기술적 과제는 핀 간의 스큐 발생을 줄여서, 정확하고 빠르게 온 다이 터미네이션 회로를 테스트 할 수 있는 테스트 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 온 다이 터미네이션(ODT) 회로의 테스트 장치는 제어신호 생성부, ODT부, OCD부, 및 에이트부를 구비한다.
제어신호 생성부는 제1 MRS 신호 및 제2 MRS 신호를 입력받아, 이에 응답하여 제1 및 제2 제어신호를 출력한다.
ODT부는 제2 제어신호에 응답하여 동작한다.
OCD부는 제1 제어신호 및 데이터 신호에 응답하여 동작한다.
에이트부는 ODT부의 출력단 신호를 입력받고, 출력단 신호의 값에 따라 OCD부 및 ODT부의 정상 여부를 판단한다.
바람직하게, OCD부는 일단이 높은 전원 전압에 연결되고, 제1 제어신호에 응답하여 동작하는 풀 업 트랜지스터, 및 일단이 상기 풀 업 트랜지스터의 다른 일단과 연결되고 다른 일단이 낮은 전원전압에 연결되며, 데이터 신호에 응답하여 동작하는 풀 다운 트랜지스터를 구비한다.
그리고, ODT부는 일단이 높은 전원 전압과 연결되고, 제2 제어신호에 응답하여 동작하는 풀 업 트랜지스터를 구비한다.
바람직하게, ODT회로의 테스트 장치는 OCD부의 풀 업 트랜지스터의 출력단은 ODT부의 풀 업 트랜지스터의 출력단과 연결되어 있는 것을 특징으로 한다.
바람직하게, 제어신호 생성부는 제1 MRS 신호 및 데이터 신호를 입력받고, 입력 신호들에 따라 논리 레벨이 결정되는 제1 제어신호를 출력하는 제1 제어신호 생성부, 및 제1 MRS 신호에 응답하여, 제2 MRS 신호와 데이터 신호들 중 택일하여 제2 제어신호로 출력하는 제2 제어신호 생성부를 구비한다.
그리고, 제1 제어신호 생성부는 데이터 신호를 반전시켜 출력하는 인버터, 및 제1 MRS 신호 및 인버터 출력 신호를 입력받고 이를 반전 논리 합하여 출력하는 노아 게이트를 구비한다.
제2 제어 신호 생성부는 0입력단 및 1입력단으로 각각 데이터 신호 및 제2 MRS 신호를 입력받고, 제1 MRS 신호에 응답해 입력신호들 중 택일하여 제2 제어신호로 출력하는 먹스를 구비한다.
여기서, ODT회로의 테스트 장치는 제1 MRS 신호가 논리 0으로 인가되면, OCD부의 풀 업 트랜지스터가 턴 오프되고, ODT부의 풀 업 트랜지스터 및 OCD부의 풀 다운 트랜지스터가 직렬 연결되어 턴 온 된다. 그리고, 에이트부는 제1 MRS 신호가 논리 0으로 인가되어 ODT부의 테스트를 시작하며, ODT부의 출력단 신호가 데이터 신호의 반전신호이면, ODT회로를 정상으로 판단한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 ODT 회로의 테스트 장치를 나타내는 도 면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 ODT 회로의 테스트 장치는 제1 제어신호 생성부(230), 제2 제어신호 생성부(210), OCD(Off Chip Driver) 부(240), ODT(On Die Termination) 부(270), 및 에이트부(290)를 구비한다.
제1 제어신호 생성부(230)는 하나의 낸드 게이트(NAND gate)(231)와 하나의 인버터(233)를 구비한다. 인버터(233)는 데이터 신호(DQ)를 입력받아 반전시킨다. 낸드 게이트(231)는 인버터 출력 신호(반전된 데이터 신호)와 제1 MRS 신호(CODT)를 입력받고, 이를 반전 논리 합하여 제1 제어신호(CON1)로써 출력한다.
제2 제어신호 생성부(220)는 먹스(MUX)(221)를 구비한다. 먹스(221)은 0 입력단으로 데이터 신호(DQ)를 입력받고, 1 입력단으로 제2 MRS 신호(SODT)를 입력받는다. 그리고, 제1 MRS 신호(CODT)에 응답하여 제0 입력단 신호 또는 제1 입력단 신호를 택일하여 제2 제어신호(CON2)로써 출력한다.
여기서, 데이터 신호(DQ)는 OCD부 및 ODT부가 정상 동작하는지 여부를 테스트하기 위하여 입력하는 신호이다. 데이터 신호(DQ)가 0101로 변화하여 입력됨에 따라서, ODT부에서 출력되는 신호가 0101 또는 1010으로 대응적으로 변화하여 출력되면, ODT부가 정상 동작하는 것으로 판단할 수 있다. 즉, 데이터 신호(DQ)는 ODT부가 정상 동작하여 입력한 신호가 제대로 전송되는지 여부를 확인하기 위하여 인가되는 입력 신호이다.
그리고, 제1 MRS 신호(CODT) 및 제2 MRS 신호(SODT)는 사용자가 ODT 회로(270)를 테스트하기 위하여 입력하는 테스트 모드 레지스터 셋(Test Mode Resister Set)신호이다. 따라서, 제1 MRS 신호(CODT) 및 제2 MRS 신호(SODT)는 사용자가 테스트하고자 하는지 여부에 따라서 다르게 설정 입력된다.
OCD 부(240)는 일반적으로 널리 이용되는 오프 칩 드라이버(Off Chip Driver)회로이다. 여기서, OCD 부(240)는 풀 업 트랜지스터(241), 풀 다운 트랜지스터(243), 제1 저항(R1), 및 제2 저항(R2)을 구비한다. 제1 저항(R1) 및 제2 저항(R2)값은 사용자의 의도에 따라서 조절 될 수 있다. 사용자가 R1과 R2의 비를 1: 1로 하여, 제4 노드(N4)에 0.5V_DD값이 출력되도록 조절할 수도 있고, 다른 비로 설정할 수도 있는 것이다. OCD 부(240)의 구성 및 구제척인 동작은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자(당업자)에게 있어서 자명한 것이므로, 생략하도록 한다.
ODT 부(270)는 수도 오픈 드레인(Pseudo open drain) 구조의 ODT 회로를 이용한다. ODT 부(270)는 하나의 모스 트랜지스터(271)와 하나의 저항(R3)(273)을 구비한다. 저항 R3(273)값은 사용자의 의도에 따라서 정해질 수 있다. 저항 R2(247)과 동일한 값을 갖도록 매칭(matchin)시킬 수도 있으며, 저항 R1, R2와 서로 다른 비를 갖도록 할 수 도 있다. 여기서, 모스 트랜지스터(271)는 P형 또는 N형 모스 트랜지스터가 이용될 수 있다. ODT 부의 구체적 동작은 당업자에게 자명하므로, 생략하도록 한다.
에이트부(290)는 ODT 부(270)에서 출력된 신호를 이용하여, ODT부의 정상 동작 여부를 확인한다. 먼저, TDQ 출력단(291)에서 ODT부(270)에서 출력된 데이터를 전송받는다. 그리고, 일정 터미네이션 저항(termination resistance)(293)을 거쳐 에이트(ATE)로 전송된다. 에이트는 ODT부에서 출력된 신호와 입력되었던 데이터 신호(DQ)를 비교하여 ODT부의 정상 동작 여부를 테스트한다. 에이트(ATE)에 의하여, 상술한 ODT 부의 정상 동작여부가 테스트 되는 것은 자명하다 할 것이다.
본 발명의 일 실시예에 따른 ODT 테스트 장치(200)의 동작을 보면, ODT 부를 테스트 하기 위하여는, 테스트 모드 레지스터 신호(TMRS)들 중 하나로 제1 MRS 신호(CODT)를 논리 로우(0)로 인가한다. 그리고, 데이터 신호(DQ)는 논리 하이와 논리 로우 레벨을 반복하여, 101010 으로 입력한다.
제1 MRS 신호(CODT)가 논리 로우(0)로 인가되면, ODT 회로(270)의 테스트가 시작된다. ODT 부 테스트 모드에서는 제2 MRS 신호(SODT)의 논리 레벨은 논리 로우 또는 논리 하이로 인가될 수 있으며, 이 때의 제2 MRS 신호의 입력은 ODT 회로의 테스트와 무관하다.
제1 MRS 신호(CODT)가 0 으로 입력되면, 낸드 게이트(231)의 출력은 데이터 신호(DQ)의 값과 상관없이 1 값으로 출력된다. 제1 제어신호(CON1)가 1이므로, OCD 부(240)의 풀 업 트랜지스터(241)는 턴 오프된다. 상기 풀 업 트랜지스터(241)가 턴 오프 되므로, ODT부(270)의 풀 업 트랜지스터(271)와 OCD부(240)의 풀 다운 트랜지스터(243)는 서로 직렬 연결된 형태로 테스트되게 된다.
그리고, 먹스(221)는 0 입력단의 값을 선택한다. 데이터 신호(DQ)가 1로 입력되면, 제2 제어 신호(CON2)는 1로 출력되고, 따라서, ODT 부(270)의 풀 업 트랜지스터(271)는 턴 오프 된다. 그리고, DQ 는 1이므로, OCD 부(240)의 풀 다운 트랜지스터(243)는 턴 온 되므로, ODT 부(270)의 출력단인 제5 노드(N5)에는 0 값이 출 력된다.
제1 MRS 신호(CODT)가 0으로 입력되고, 데이터 신호(DQ)가 0으로 입력되면, 제2 제어 신호(CON2)는 0으로 출력되고, 따라서, ODT 부(270)의 풀 업 트랜지스터(271)는 턴 온 된다. 그리고, DQ는 0이므로, OCD 부(240)의 풀 다운 트랜지스터(243)는 턴 오프되므로, 제5 노드(N5)에는 1 값이 출력된다.
상술한 바와 같이 제1 MRS 신호(CODT)가 0 으로 입력되면, ODT 부(270)의 정상 여부가 테스트되기 시작한다. ODT 부(270)가 정상이라면, 데이터 신호(DQ)가 1, 0(1 입력후 0으로 논리 레벨이 변경)으로 입력하면 ODT 부의 출력단(N5)에서는 0, 1 값이 출력되는 것이다.
그리고, TDQ 출력단(291)은 ODT 부(270)의 출력단(N5)의 신호를 에이트(295)로 전송한다. 그러면, 에이트(295)는 원래의 데이터 신호(DQ)와 TDQ 출력단(291)에서 감지된 신호를 비교하여, ODT 부(270)의 정상동작 여부를 판단하는 것이다. 본 발명에 따르면, 입력된 데이터 신호(DQ)의 반전된 신호가 TDQ 출력단(291)에 감지되면, ODT 부(270)가 정상 동작하는 것으로 판단하게 된다.
여기서, ODT부(270)의 풀 업 트랜지스터(271)가 고장 난 경우, 제2 제어 신호(CON2)가 논리 로우로 인가되어도, 트랜지스터가 턴 온 되지 못하며 제5 노드(N5)는 높은 전원 전압(V_DD)과 연결될 수 없다. 따라서, ODT 부(270)의 출력단은 입력된 데이터 신호(DQ)의 반전 신호가 출력되지 못하고, 0000..으로 출력되게 된다.
그리고, OCD 부(240)의 풀 다운 트랜지스터(243)가 고장 난 경우, 데이터 신 호(DQ)가 논리 하이로 인가되어도, 풀 다운 트랜지스터(243)는 턴 온 되지 못한다. 따라서, 제5 노드(N5)는 접지 전압(GND)과 연결되지 못하고, 111...으로 출력되게 된다.
따라서, 1010의 데이터 신호(DQ)가 입력되었을 때, ODT 부(270)와 OCD부(240)의 풀 다운 트랜지스터가 모두 정상 동작할 경우, TDQ 출력단(291)은 0101의 신호를 감지한다. ODT 부(270)가 고장 난 경우, 제5 노드(N5)는 높은 전원 전압과 연결되지 못하여 0000...으로 출력된다. OCD 부(240)의 풀 다운 트랜지스터(243)가 고장난 경우, 제5 노드(N5)는 낮은 전원 전압(GND)와 연결되지 못하여 1111... 으로 출력된다. 에이트(295)는 이와 같이, TDQ(291)에서 감지한 신호를 읽어 고장 여부를 판단한다.
그리고, ODT 부(270)의 테스트를 수행하지 않을 때는 제1 MRS 신호(CODT)는 논리 하이 1로 인가된다. ODT 회로는 데이터의 독출(read)시에만 꺼지며, CPU(중앙 처리 장치)가 DRAM 메모리에 기입(write)할 때 켜져서 동작하게 된다. 즉, 데이터의 독출(read) 동작이 수행되여 ODT부가 이용되지 않을 때는 제1 MRS 신호(CODT)가 논리 하이 1로 인가되는 것이다. 또한, 제2 MRS 신호(SODT)는 논리 하이 1로 인가되어, ODT 부(270)의 풀 업 트랜지스터(271)를 턴 오프 시킨다. ODT 회로의 테스트가 수행되지 않으므로, ODT 회로가 턴 오프 되도록 하는 것이다.
도 3은 도 2의 ODT 회로의 변형 실시예를 나타내기 위한 도면이다.
도 3을 참조하면, 본 발명의 변형 실시예에 따른 ODT부(270)는 다수개(n 개)의 병렬 연결된 트랜지스터들(371) 및 제1 전송 제어부(380)를 구비한다. 그리고, OCD부(240)는 다수개(n 개)의 병렬 연결된 풀 업 트랜지스터들(341), 다수개(n 개)의 병렬 연결된 풀 다운 트랜지스터들(343), 및 제2 전송 제어부(360)를 구비한다. ODT 부(270) 및 OCD 부(240)를 제외한 나머지 구성요소 및 동작은 도 2와 동일하므로, 나머지 구성요소에 대한 설명은 생략하도록 한다.
제1 전송 제어부(380)는 제1 제어신호(CON1)가 ODT 부의 병렬 연결된 다수개의 풀 업 트랜지스터들(371)에 순차적으로 한 번씩 인가되도록 한다. 먼저, 첫 번째 구비된 풀 업 트랜지스터(373 저항에 직렬 연결됨)(371)에 제1 제어신호(CON1)를 인가하고, 나머지 풀 업 트랜지스터들은 턴 오프 시킨다. 그리고, 두 번째 구비된 풀 업 트랜지스터(374 저항에 직렬 연결됨)에 제1 제어신호(CON1)를 인가하고, 나머지 풀 업 트랜지스터들은 턴 오프한다. 그리고, n 번째로는, n 번째 구비된 풀 업 트랜지스터(376 저항에 직렬 연결됨)에 제1 제어신호(CON1)를 인가하고, 나머지 풀 업 트랜지스터들은 턴 오프 시킨다. 이렇게, 순차적으로 한 개의 트랜지스터만 턴 온 시킴으로써, 구비된 모든 트랜지스터의 정상 여부를 테스트 할 수 있다.
제2 전송 제어부(360)는 데이터 신호(DQ)가 OCD 부(240)의 병렬 연결된 다수개의 풀 다운 트랜지스터들(343)에 순차적으로 한 번씩 인가되도록 한다. 위의 ODT 부에서와 동일하게, 순차적으로 하나의 풀 다운 트랜지스터(343)의 게이트에만 데이터 신호(DQ)가 인가되도록 하고, 나머지 트랜지스터들은 턴 오프 시키는 것이다.
그리고, 제2 제어신호(CON2)가 인가된 ODT부의 해당 풀 업 트랜지스터(371) 및 데이터 신호(DQ)가 인가된 해당 OCD부의 해당 풀 다운 트랜지스터(343)가 모두 정상으로 판단되면, 바로 다음에 연결된 각각의 트랜지스터들에 제2 제어신호(CON2)와 데이터 신호(DQ)가 인가되도록 하여 테스트를 진행한다. 만약, 테스트 결과 해당 ODT부의 트랜지스터가 불량으로 판단되면 테스트를 중지하게 된다.
ODT회로의 테스트 장치 동작을 보면, 도 2에서와 동일하게, 제1 MRS 신호(CODT)가 0으로 입력되면, 테스트가 시작된다. 그러면, 제1 제어신호(CON1)가 1로 출력되어 OCD 부(240)의 풀 업 트랜지스터들이 모두 턴 오프 된다. 상술한 바와 같이, 제1 전송 제어부(380)와 제2 전송 제어부(360)는 각각 하나의 트랜지스터들의 게이트에 순차적으로 입력받은 신호(CON2, DQ)를 인가한다. 먼저, 각각 첫 번째 구비된 트랜지스터들이 턴 온되면, ODT 부의 풀 업 트랜지스터(373 저항에 직렬 연결된)와 OCD 부의 풀 다운 트랜지스터(351 저항에 직렬 연결된)가 연결되어 동작한다. 데이터 신호(DQ)가 1로 입력되고, ODT부(270)와 OCD부(240)가 모두 정상동작한다면, ODT부(270)의 출력단인 제5 노드(N5)에는 0 값이 출력된다.
상술한 바와 같이, 순차적으로 제5 노드(N5)로 출력되는 신호를 감지하여, 에이트 부(290)에서 원래의 데이터 신호(DQ)와 비교 판단함으로써, ODT부의 정상 동작 여부를 테스트 할 수 있게 된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 ODT 회로의 테스트 장치는 테스트 핀 간의 스큐 발생 없이 빠르고 정확하게 ODT 회로를 테스트 할 수 있는 장점이 있다.

Claims (10)

  1. 제1 MRS 신호 및 제2 MRS 신호를 입력받아, 이에 응답하여 제1 및 제2 제어신호를 출력하는 제어신호 생성부;
    상기 제2 제어신호에 응답하여 동작하는 ODT부;
    상기 제1 제어신호 및 데이터 신호에 응답하여 동작하는 OCD부; 및
    상기 ODT부의 출력단 신호를 입력받고, 상기 출력단 신호의 값에 따라 상기 OCD부 및 상기 ODT부의 정상 여부를 판단하는 에이트부를 구비하는 ODT회로의 테스트 장치.
  2. 제1항에 있어서,
    상기 OCD부는
    상기 제1 제어신호에 응답하여 동작하는 풀 업 트랜지스터; 및
    상기 데이터 신호에 응답하여 동작하는 풀 다운 트랜지스터를 구비하며, 상기 풀 업 트랜지스터와 상기 풀 다운 트랜지스터는 직렬 연결되며,
    상기 ODT부는
    상기 제2 제어신호에 응답하여 동작하는 풀 업 트랜지스터를 구비하는 것을 특징으로 하는 ODT회로의 테스트 장치.
  3. 제2항에 있어서, 상기 ODT회로의 테스트 장치는
    상기 OCD부의 상기 풀 업 트랜지스터의 출력단은 상기 ODT부의 풀 업 트랜지스터의 출력단과 연결되어 있는 것을 특징으로 하는 ODT회로의 테스트 장치.
  4. 제3항에 있어서,
    상기 OCD부는
    일단 높은 전원 전압에 연결되고, 게이트로 상기 제1 제어신호가 인가되는 풀 업 트랜지스터;
    일단이 상기 풀 업 트랜지스터의 다른 일단에 직렬 연결되는 제1 저항;
    일단이 상기 제1 저항의 다른 일단에 직렬 연결되는 제2 저항; 및
    일단 및 다른 일단이 각각 상기 제2 저항의 다른 일단 및 상기 전원 전압에 연결되고, 게이트로 상기 데이터 신호를 인가받는 풀 다운 트랜지스터를 구비하며,
    상기 ODT부는
    일단이 상기 높은 전원전압에 연결되고, 게이트로 상기 제2 제어신호를 인가받는 풀 업 트랜지스터; 및
    일단이 상기 ODT부 출력단에 직렬 연결되는 제3저항을 더 구비하며,
    상기 제1 저항의 다른 일단과 제3 저항의 다른 일단이 연결되어 있는 것을 특징으로 하는 ODT회로의 테스트 장치.
  5. 제3항에 있어서, 상기 제어신호 생성부는
    상기 제1 MRS 신호 및 상기 데이터 신호를 입력받고, 상기 입력 신호들에 따 라 논리 레벨이 결정되는 제1 제어신호를 출력하는 제1 제어신호 생성부; 및
    상기 제1 MRS 신호에 응답하여, 상기 제2 MRS 신호와 상기 데이터 신호들 중 택일하여 상기 제2 제어신호로 출력하는 제2 제어신호 생성부를 구비하는 것을 특징으로 하는 ODT회로의 테스트 장치.
  6. 제5항에 있어서,
    상기 제1 제어 신호 생성부는
    상기 데이터 신호를 반전시켜 출력하는 인버터; 및
    상기 제1 MRS 신호 및 상기 인버터 출력 신호를 입력받고 이를 반전 논리 합하여 출력하는 노아 게이트를 구비하며,
    상기 제2 제어 신호 생성부는
    0입력단 및 1입력단으로 각각 상기 데이터 신호 및 상기 제2 MRS 신호를 입력받고, 상기 제1 MRS 신호에 응답해 상기 입력신호들 중 택일하여 상기 제2 제어신호로 출력하는 먹스를 구비하는 것을 특징으로 하는 ODT회로의 테스트 장치.
  7. 제6항에 있어서, 상기 ODT회로의 테스트 장치는
    상기 제1 MRS 신호가 논리 0으로 인가되면, 상기 OCD부의 풀 업 트랜지스터가 턴 오프되고, 상기 ODT부의 풀 업 트랜지스터 및 상기 OCD부의 풀 다운 트랜지스터가 직렬 연결되며,
    상기 에이트부는
    상기 제1 MRS 신호가 논리 0으로 인가되어 ODT부의 테스트를 시작하고, 상기 ODT부의 출력단 신호가 상기 데이터 신호의 반전 신호이면 상기 ODT회로를 정상으로 판단하는 것을 특징으로 하는 ODT회로의 테스트 장치.
  8. 제1항에 있어서,
    상기 ODT부는
    병렬 연결된 다수개의 풀 업 트랜지스터들;
    상기 풀 업 트랜지스터들 각각에 직렬 연결되는 제1 저항들; 및
    상기 다수개의 풀 업 트랜지스터들 중 하나의 트랜지스터가 상기 제2 제어신호에 응답하여 동작하도록 하는 제1 전송 제어부를 구비하며,
    상기 OCD부는
    상기 제1 제어신호에 응답하여 동작하며, 병렬 연결된 다수개의 풀 업 트랜지스터들;
    상기 풀 업 트랜지스터들 각각에 직렬 연결되는 제2 저항들;
    상기 제2 저항과 풀 다운 트랜지스터 사이에 연결되는 다수개의 제3저항들;
    상기 제2 저항과 직렬 연결되는 다수개의 풀 다운 트랜지스터들; 및
    상기 OCD 회로의 풀 다운 트랜지스터들 중 하나의 트랜지스터가 상기 데이터 신호에 응답하여 동작하도록 하는 제2 전송 제어부를 구비하며,
    상기 제1 저항과 상기 제2 저항의 사이 노드는 상기 제3 저항의 출력단과 연결되어 있는 것을 특징으로 하는 ODT회로의 테스트 장치.
  9. 제8항에 있어서,
    상기 제어신호 생성부는 제1 및 제2 제어신호 생성부를 구비하며,
    상기 제1 제어신호 생성부는
    상기 데이터 신호를 반전시켜 출력하는 인버터; 및
    상기 제1 MRS 신호 및 상기 인버터 출력 신호를 입력받고 이를 반전 논리 합하여 출력하는 노아 게이트를 구비하며,
    상기 제2 제어 신호 생성부는
    0입력단 및 1입력단으로 각각 상기 데이터 신호 및 상기 제2 MRS 신호를 입력받고, 상기 제1 MRS 신호에 응답해 상기 입력신호들 중 택일하여 상기 제2 제어신호로 출력하는 먹스를 구비하는 것을 특징으로 하는 ODT회로의 테스트 장치.
  10. 제9항에 있어서,
    상기 제1 전송 제어부는
    상기 풀 업 트랜지스터들 각각에 순차적으로 상기 제2 제어신호를 인가시키고, 상기 제2 제어신호가 인가되지 않은 나머지 풀 업 트랜지스터들은 턴 오프 되도록 제어하며,
    상기 제2 전송 제어부는
    상기 풀 다운 트랜지스터들 각각에 순차적으로 상기 데이터 신호가 인가시키고, 상기 데이터 신호가 인가되지 않은 나머지 풀 업 트랜지스터들은 턴 오프 되도 록 제어하는 것을 특징으로 하는 ODT회로의 테스트 장치.
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