CN113702811A - 芯片、其检测方法以及芯片系统 - Google Patents

Abstract

本申请提供了一种芯片、其检测方法以及芯片系统。该芯片包括：第一半导体结构；第二半导体结构；多个第一导电连接部，多个第一导电连接部通过第一半导体结构以及第二半导体结构串联，形成待检测电路；使能单元，与待检测电路连接，接收待检测电路输出的输出信号，并基于输出信号产生待检测信号，待检测信号表征待检测电路是否合格。该芯片中，利用多个第一导电连接部形成待检测电路，并且将待检测电路的输出信号传输至使能单元，使能单元基于该输出信号产生对应的待检测信号，该待检测信号可以表征所述待检测电路是否合格，即可以表征第一导电连接部是否合格，从而实现对第一导电连接部的连通性的测试。

Description

芯片、其检测方法以及芯片系统

技术领域

本申请涉及芯片领域，具体而言，涉及一种芯片、其检测方法以及芯片系统。

背景技术

随着人工智能技术的发展，系统对带宽和功耗的要求越来越高，而采用混合键合(Hybrid Bonding，简称HB)&硅穿孔(Through Si Via，简称TSV)技术的三维芯片叠封技术在系统带宽，集成度和功耗上有着绝对的优势。但HB&TSV工艺流程复杂，很难保证所有的HB&TSV都是完美的，且叠封后的HB&TSV连通状态直接影响着芯片叠封的成败。对叠封后HB&TSV连通状态的检测可以快速筛选出残缺颗粒，节约测试和调试上的人力和时间成本，所以对叠封后HB&TSV连通状态的检测是很有必要的。

现有技术难以对上述HB&TSV连通状态进行检测。

在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。

发明内容

本申请的主要目的在于提供一种芯片、其检测方法以及芯片系统，以解决现有技术中难以对的导电连接部的连通性进行测试的问题。

根据本发明实施例的一个方面，提供了一种芯片，包括：第一半导体结构；第二半导体结构；多个第一导电连接部，多个所述第一导电连接部通过所述第一半导体结构以及所述第二半导体结构串联，形成待检测电路；使能单元，与所述待检测电路连接，接收所述待检测电路输出的输出信号，并基于所述输出信号产生待检测信号，所述待检测信号表征所述待检测电路是否合格。

可选地，所述第一半导体结构包括第一器件部，所述第二半导体结构包括第二器件部，所述芯片还包括：至少一个第二导电连接部，所述第二导电连接部用于连接所述第一器件部的导电层和所述第二器件部的导电层。

可选地，所述第二导电连接部有多个，所述第一导电连接部位于预定区域的外侧，所述预定区域包括至少部分所述第二导电连接部。

可选地，多个所述第一导电连接部沿所述预定区域的周向均匀分布。

可选地，所述使能单元包括：反相器单元，包括N个串联的反相器，所述待检测电路和所述反相器单元串联，N为大于1的奇数。

可选地，所述使能单元还包括与电路，所述与电路的第一输入端为使能端，所述与电路的第二输入端与所述反相器单元的输出端电连接，所述与电路的输出端与所述待检测电路电连接，所述待检测电路的输出端与所述反相器单元的输入端电连接。

可选地，所述芯片还包括分频单元，所述分频单元与所述使能单元的输出端电连接，且用于降低所述使能单元输出的信号的频率。

可选地，所述导电连接部包括连接的第一子导电连接部和第二子导电连接部，所述第一导电连接部位于所述第一半导体结构和第二半导体结构之间，所述第二导电连接部位于所述第一半导体结构中。

可选地，所述第一子导电连接部为混合键合部，所述第二子导电连接部为硅穿孔部。

可选地，所述芯片还包括重布层，所述第一导电连接部和所述第二导电连接部还包括位于所述重布层中的第三子导电连接部，所述第三子导电连接部用于连接第一子导电连接部和第二子导电连接部。

可选地，所述芯片为三维芯片，所述第一半导体结构为第一层芯片，所述第二半导体结构第二层芯片。

根据本发明实施例的另一方面，还提供了一种任一种所述的芯片的检测方法，包括：待检测电路接收第一输出信号，所述待检测电路为多个第一导电连接部通过第一半导体结构以及第二半导体结构串联形成的，所述第一输出信号依次在所述待检测电路中的多个串联的第一导电连接部中传输，并输出第二输出信号；使能单元基于所述第二输出信号产生待检测信号，所述待检测信号表征所述待检测电路是否合格。

可选地，使能单元基于所述输出信号产生待检测信号，包括：使能单元基于所述第二输出信号产生震荡信号，所述震荡信号满足预设条件时，所述待检测电路合格。

可选地，使能单元基于所述输出信号产生震荡信号，所述震荡信号满足预设条件时，第二导电连接部合格；所述第二导电连接部连接第一半导体结构的第一器件部的导电层和第二半导体结构的第二器件部的导电层。

可选地，所述方法还包括：对所述震荡信号进行分频，以降低所述震荡信号的频率。

根据本发明实施例的另一方面，还提供了一种芯片系统，包括：任意一种所述的芯片。

在本发明实施例中，上述芯片中，利用多个第一导电连接部形成待检测电路，并且将待检测电路的输出信号传输至使能单元，使能单元基于该输出信号产生对应的待检测信号，该待检测信号可以表征所述待检测电路是否合格，即可以表征第一导电连接部是否合格，从而实现对第一导电连接部的连通性的测试。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了根据本申请的芯片的一种实施例的俯视图结构示意图；

图2示出了根据本申请的芯片的实施例的局部结构剖面示意图；

图3示出了根据本申请的芯片的另一种实施例的俯视图结构示意图；

图4示出了根据本申请的芯片的实施例中的局部结构等效电路图；

图5示出了根据本申请的芯片的实施例中的使能单元的振荡波形和分频单元处理后的分频信号的波形；

图6示出了根据本申请的芯片的检测方法的一种实施例的流程示意图；

图7示出了根据本申请的芯片的检测方法的另一种实施例的流程示意图。

其中，上述附图包括以下附图标记：

10、第一半导体结构；11、第一硅层；12、第一金属层；20、第二半导体结构；21、第二硅层；22、第二金属层；30、导电连接部；31、第一导电连接部；32、第二导电连接部；301、第一子导电连接部；302、第二子导电连接部；303、第三子导电连接部；40、反相器单元；50、与电路；51、使能端；60、分频单元；61、分频模块；62、跟随器；01、预定区域。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。

正如背景技术中所说的，现有技术中对芯片中难以对的导电连接部的连通性进行测试。为了解决上述问题，本申请的一种典型的实施方式中，提供了一种芯片、其检测方法以及芯片系统。

根据本申请的实施例，提供了一种芯片，如图1和图2所示，该芯片包括第一半导体结构10、第二半导体结构20、多个第一导电连接部31和使能单元，多个上述第一导电连接部31通过上述第一半导体结构10以及上述第二半导体结构20串联，形成待检测电路；使能单元与上述待检测电路连接，接收上述待检测电路输出的输出信号，并基于上述输出信号产生待检测信号，上述待检测信号表征上述待检测电路是否合格。

上述的芯片中，多个第一导电连接部形成待检测电路，并且将待检测电路的输出信号传输至使能单元，使能单元基于该输出信号产生对应的待检测信号，该待检测信号可以表征上述待检测电路是否合格，即可以表征第一导电连接部是否合格，从而实现对第一导电连接部的连通性的测试。

需要说明的是，本申请的上述第一半导体结构10可以为一个完整的半导体器件的结构，比如，该第一半导体结构10为一个完整的芯片层，也可以为仅包括部分的半导体器件的结构，比如，仅包括器件中的介电层以及导电层等的结构。同样地，第二半导体结构20也可以为一个完整的半导体器件的结构，比如，该第二半导体结构20为一个完整的芯片层，也可以为仅包括部分的半导体器件的结构，比如，仅包括器件中的介电层以及导电层等的结构。当第一结构和第二结构均为仅包括部分的半导体器件的结构时，第一结构和第二结构可能形成一个完整的芯片，也可能是形成部分的芯片。

本申请的一种实施例中，上述第一半导体结构包括第一器件部，上述第二半导体结构包括第二器件部，上述芯片还包括至少一个第一导电连接部31，如图1和2所示，上述第一导电连接部31用于连接上述第一器件部的导电层和上述第二器件部的导电层。

需要说明的是，在实际的应用过程中，上述第一导电连接部31和第二导电连接部32一般为同步形成的。当然，也可以通过非同步的方式形成，本领域技术人员可以通过合适的制程形成本申请的第一导电连接部31和第二导电连接部32。

本申请的另一种具体的实施例中，如图3所示，上述第二导电连接部32有多个，上述第一导电连接部31位于预定区域01的外侧，上述预定区域01包括至少部分上述第二导电连接部32。该芯片中，第一导电连接部31为第一半导体结构和第二半导体结构的连接部，通过待检测电路的检测结果反映第二导电连接部的连通性，这样该方法中，无需增加直接测试实际的用于连接两个半导体结构的每个第二导电连接部的连通性的测试电路，仅通过待检测电路的检测结果就可以确定第二导电连接部的连通性，测试结构占用芯片的面积较小，并且该芯片中的待检测电路和使能单元不会对第二导电连接部的时序逻辑产生负面影响，另外，该芯片中的测试结构成本较低，测试效率较高。

本身的再一种具体的实施例中，上述芯片的中心位于上述预定区域01中，且上述预定区域01的边界上的任意一点与上述芯片的中心之间的距离大于预定距离，上述预定距离大于0。预定区域01的边界上的任意一点与上述芯片的中心之间的距离大于预定距离，使得该预定区域01的边界距离芯片的中心相对较远，这样设置在预定区域01外的第一导电连接部31距离芯片的中心就更远，与芯片中心距离较远的区域的导电连接部30更容易发生异常，即更容易出现不连通的情况，故障概率更高，这样，通过高风险区域的第二导电连接部32的连通情况，可以更为准确地确定第一导电连接部31的连通性的合格情况，使得测试结果更为准确，降低误检的概率。

需要说明的是，本申请的预定区域的形状并不限于图1和图3所示的矩形，还可以为任何其他的形状，比如圆形、三角形或者其他不规则的形状。

为了进一步提高检测的准确性，且同时简化工艺，本申请的一种实施例中，如图1所示，上述预定区域01为所有的上述第一导电连接部31围成的区域。这样，第一导电连接部31与芯片的中心距离相对最远，第二导电连接部32的故障概率更高，进而可以使得测试结果更为准确，误检的概率更小。

本申请的第一导电连接部31可以有多个，也可以有一个。本领域技术人员可以根据实际情况选择设置合适数量的第一导电连接部31。本申请的再一种实施例中，如图2和图4所示，上述第一导电连接部31有多个且依次串联，这样多个第一导电连接部31一旦有一个的连通性异常，则使能单元就不发生振荡，从而就可以判定连接部连通异常，相对只有一个第一导电连接部31的方案，该方案可以进一步提升检测的准确性。如图2所示，多个第一导电连接部31通过第一金属层12和第二金属层22串联。图2中，第一半导体结构10中还包括了第一硅层11，第二半导体结构20中还包括了第二硅层21。

在第一导电连接部31有多个的情况下，多个第一导电连接部31可以均匀分布，也可以非均匀分布，比如，图1中的第一导电连接部31就是非均匀分布，当然，还可以为其他的非均匀分布的情况，比如，将图1中的预定区域01的多边(最多三边)的外侧的第一导电连接部31去除。

本申请的另一种可选的实施例中，多个上述第一导电连接部31沿上述预定区域01的周向均匀分布。

本申请的又一种具体的实施例中，上述使能单元包括反相器单元40，反相器单元40包括N个串联的反相器，上述待检测电路和上述反相器单元40串联，N为大于1的奇数，如图2所示，所有的上述第二导电连接部32形成待检测电路，上述使能单元还包括与电路50，上述与电路50的第一输入端为使能端51，上述与电路50的第二输入端与上述反相器单元40的输出端电连接，上述与电路50的输出端与上述待检测电路电连接，上述待检测电路的输出端与上述反相器单元40的输入端电连接。通过设置与电路50可以更为方便地向使能单元施加待测试信号。

由于使能单元的振荡频率一般较高，振荡波形如图4所示，对检测设备的要求较高，为了降低对检测设备的要求，如图4所示，本申请的一种具体的实施例中，上述芯片还包括分频单元60，上述分频单元60与上述使能单元的输出端电连接，且用于降低上述使能单元输出的信号的频率，降低频率后的分频信号的波形如图5所示。

本申请的分频单元60可以采用现有技术中的任何可以降低振荡频率的结构，本领域技术人员可以根据实际情况选择合适的结构形成对应的分频单元60。

本申请的一种具体的实施例中，如图4所示，上述分频单元60由多个分频模块61和跟随器62形成，各分频模块61由反相器单元40和触发器构成，使能单元的输出端与第一个分频模块61的时钟输入端电连接，每个分频模块61中，反相器单元40与触发器的具体连接关系以及相邻的两个分频模块61之间的连接关系参见图4，此处不再赘述。最后一个分频模块61的输出端与跟随器的输入端连接，跟随器的输出端为测试端。

一种具体的实施例中，如图2的结构中，上述的芯片为三维芯片，第一半导体结构10和第二半导体结构20均为一个芯片层，第一半导体结构10为第一层芯片，第二半导体结构20为第二层芯片。图2中示出了芯片的包括第一导电连接部31等的局部结构。

还需要说明的是，本申请中的第一导电连接部和第二导电连接部可以为现有技术中的任何可以用于电性连接导电层的连接部，例如，可以TSV，也可以为HB，当然，还可以为其他的连接部，比如TSV&HB，即TSV和HB连接形成的导电连接部。

本申请的一种具体的实施例中，如图2所示，上述导电连接部30包括连接的第一子导电连接部301和第二子导电连接部302，上述第一导电连接部31位于上述第一半导体结构10和第二半导体结构20之间，上述第二导电连接部32位于上述第一半导体结构10中。更为具体的一种实施例中，上述第一子导电连接部301为混合键合部(HB)，上述第二子导电连接部302为硅穿孔部(TSV)。

由于TSV和HB的尺寸差异较大，如果直接将二者连接，工艺难度较大，为了降低工艺的难度，本申请的另一种具体的实施例中，如图2所示，上述芯片还包括重布层，上述第一导电连接部31和上述第二导电连接部32还包括位于上述重布层中的第三子导电连接部303，上述第三子导电连接部303用于连接上述第一子导电连接部301和上述第二子导电连接部302。

本申请中的第二导电连接部的具体位置并不限于图1中所示，其还可以在相邻的第一导电连接部之间。

图4示出了图2对应的芯片的测试结构的等效电路图，TSV和HB均可等效为一个RC结构。

根据本申请的实施例，提供了一种芯片的检测方法。

图6是根据本申请实施例的芯片的检测方法的流程图。如图6所示，该方法包括以下步骤：

步骤S101，待检测电路接收第一输出信号，上述待检测电路为多个第一导电连接部通过第一半导体结构以及第二半导体结构串联形成的，上述第一输出信号依次在上述待检测电路中的多个串联的第一导电连接部中传输，并输出第二输出信号；

步骤S102，使能单元基于上述第二输出信号产生待检测信号，上述待检测信号表征上述待检测电路是否合格。

上述的检测方法中，首先待检测电路接收第一输出信号，并输出第二输出信号；之后，使能单元基于第二输出信号产生待检测信号，待检测信号表征待检测电路是否合格，根据待检测信号可以确定芯片的第一导电连接部的连通性是否合格。该方法中，使能单元基于第二输出信号产生对应的待检测信号，该待检测信号可以表征上述待检测电路是否合格，即可以表征待检测电路是否合格，从而实现对待检测电路的连通性的测试。

需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

本申请的一种实施例中，使能单元基于上述输出信号产生待检测信号，包括：使能单元基于上述第二输出信号产生震荡信号，上述震荡信号满足预设条件时，上述待检测电路合格。这样可以根据震荡信号是否满足预设条件来更准确地确定待检测电路是否合格。

具体地，在震荡信号满足预设条件时，确定待检测电路合格，在震荡信号不满足预设条件时，确定待检测电路不合格，这样就可以将待检测电路的连通性可能不合格的芯片都筛选出来，避免不合格的芯片流向应用市场。

为了进一步提升检测的准确性，本申请的一种实施例中，使能单元基于上述输出信号产生震荡信号，上述震荡信号满足预设条件时，第二导电连接部合格；上述第二导电连接部连接第一半导体结构的第一器件部的导电层和第二半导体结构的第二器件部的导电层。该实施例中，在使能单元发生振荡的情况下，可以产生震荡信号，在震荡信号满足预设条件时，可以进一步准确地确定第二导电连接部的连通性是否合格。

本申请的另一种实施例中，上述方法还包括：对上述震荡信号进行分频，以降低上述震荡信号的频率。这样可以进一步保证震荡信号的频率较为准确，从而可以进一步保证震荡信号的准确，进一步保证了检测的准确性较好。

更为具体的一种实施例中，在使能单元产生震荡信号时，使能单元是发生了振荡的，可以统计震荡信号的频率，统计历史振荡频率得到正态分布数学期望，即震荡频率的期望值，之后，确定震荡频率小于震荡频率的期望值的10％的芯片为异常芯片，并将异常芯片剔除，在未发生振荡的情况下，直接剔除对应的芯片，具体的，需要说明的是，本申请的震荡频率的期望值为多次历史测试的震荡频率的期望值或设计仿真值。

需要说明的是，本申请的第一导电连接部的连通性是指在芯片上电后，第一导电连接部是否可以使得第一器件部的导电层和第二器件部的导电层电性连接。

为了使得本领域技术人员更加清楚地了解本申请的上述防范，以下结合具体的实施例来说明。

实施例

该芯片的具体检测过程如图7所示，先施加测试电压，即施加测试电压；然后，初始化输入与电路的第一输入端的使能信号为0，之后，向上述第一输入端输入有效的使能信号，再之后，检测测试引脚的频率，并根据这个测试引脚的频率确定振荡环是否发生了振荡，在发生振荡的情况下，统计历史振荡频率得到正态分布数学期望，即振荡频率的期望值，之后，确定振荡频率，剔除振荡频率小于振荡频率的期望值的10％的芯片为异常芯片，并将异常芯片剔除，在未发生振荡的情况下，直接剔除对应的芯片。

本申请的再一种典型的实施方式中，提供了一种芯片系统，该芯片系统包括上述任一种的芯片。

该芯片系统中，由于包括了上述任一种的芯片中，多个第一导电连接部形成待检测电路，并且将待检测电路的输出信号传输至使能单元，使能单元基于该输出信号产生对应的待检测信号，该待检测信号可以表征上述待检测电路是否合格，即可以表征第一导电连接部是否合格，从而实现对第一导电连接部的连通性的测试。

从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：

1)、本申请的芯片中，多个第一导电连接部形成待检测电路，并且将待检测电路的输出信号传输至使能单元，使能单元基于该输出信号产生对应的待检测信号，该待检测信号可以表征上述待检测电路是否合格，即可以表征第一导电连接部是否合格，从而实现对第一导电连接部的连通性的测试。

2)、本申请的检测方法中，首先待检测电路接收第一输出信号，并输出第二输出信号；之后，使能单元基于第二输出信号产生待检测信号，待检测信号表征待检测电路是否合格，根据待检测信号可以确定芯片的第一导电连接部的连通性是否合格。该方法中，使能单元基于第二输出信号产生对应的待检测信号，该待检测信号可以表征上述待检测电路是否合格，即可以表征待检测电路是否合格，从而实现对待检测电路的连通性的测试。

3)、本申请的芯片系统中，由于包括了上述任一种的芯片中，多个第一导电连接部形成待检测电路，并且将待检测电路的输出信号传输至使能单元，使能单元基于该输出信号产生对应的待检测信号，该待检测信号可以表征上述待检测电路是否合格，即可以表征第一导电连接部是否合格，从而实现对第一导电连接部的连通性的测试。

以上上述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (14)

1.一种芯片，其特征在于，包括：

第一半导体结构；

第二半导体结构；

多个第一导电连接部，多个所述第一导电连接部通过所述第一半导体结构以及所述第二半导体结构串联，形成待检测电路；

使能单元，与所述待检测电路连接，接收所述待检测电路输出的输出信号，并基于所述输出信号产生待检测信号，所述待检测信号表征所述待检测电路是否合格。

2.根据权利要求1所述的芯片，其特征在于，所述第一半导体结构包括第一器件部，所述第二半导体结构包括第二器件部，所述芯片还包括：

至少一个第二导电连接部，所述第二导电连接部用于连接所述第一器件部的导电层和所述第二器件部的导电层。

3.根据权利要求2所述的芯片，其特征在于，所述第二导电连接部有多个，所述第一导电连接部位于预定区域的外侧，所述预定区域包括至少部分所述第二导电连接部。

4.根据权利要求3所述的芯片，其特征在于，多个所述第一导电连接部沿所述预定区域的周向均匀分布。

5.根据权利要求3所述的芯片，其特征在于，所述使能单元包括：

反相器单元，包括N个串联的反相器，所述待检测电路和所述反相器单元串联，N为大于1的奇数。

6.根据权利要求5所述的芯片，其特征在于，所述使能单元还包括与电路，所述与电路的第一输入端为使能端，所述与电路的第二输入端与所述反相器单元的输出端电连接，所述与电路的输出端与所述待检测电路电连接，所述待检测电路的输出端与所述反相器单元的输入端电连接。

7.根据权利要求1所述的芯片，其特征在于，所述芯片还包括分频单元，所述分频单元与所述使能单元的输出端电连接，且用于降低所述使能单元输出的信号的频率。

8.根据权利要求2所述的芯片，其特征在于，所述芯片还包括重布层，所述第一导电连接部和所述第二导电连接部还包括位于所述重布层中的第三子导电连接部，所述第三子导电连接部用于连接第一子导电连接部和第二子导电连接部。

9.根据权利要求1至8中任一项所述的芯片，其特征在于，所述芯片为三维芯片，所述第一半导体结构为第一层芯片，所述第二半导体结构第二层芯片。

10.一种芯片的检测方法，其特征在于，所述检测方法包括：

待检测电路接收第一输出信号，所述待检测电路为多个第一导电连接部通过第一半导体结构以及第二半导体结构串联形成的，所述第一输出信号依次在所述待检测电路中的多个串联的第一导电连接部中传输，并输出第二输出信号；

使能单元基于所述第二输出信号产生待检测信号，所述待检测信号表征所述待检测电路是否合格。

11.根据权利要求10所述的方法，其特征在于，使能单元基于所述输出信号产生待检测信号，包括：

使能单元基于所述第二输出信号产生震荡信号，所述震荡信号满足预设条件时，所述待检测电路合格。

12.根据权利要求11所述的方法，其特征在于，

使能单元基于所述输出信号产生震荡信号，所述震荡信号满足预设条件时，第二导电连接部合格；所述第二导电连接部连接第一半导体结构的第一器件部的导电层和第二半导体结构的第二器件部的导电层。

13.根据权利要求11所述的方法，其特征在于，所述方法还包括：

对所述震荡信号进行分频，以降低所述震荡信号的频率。

14.一种芯片系统，其特征在于，包括：

权利要求1至9中任一项所述的芯片。

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