CN112071767A - 一种半导体器件及其检测方法 - Google Patents
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- 238000001514 detection method Methods 0.000 title claims abstract description 126
- 239000004065 semiconductor Substances 0.000 title claims abstract description 116
- 239000010409 thin film Substances 0.000 claims description 87
- 238000000034 method Methods 0.000 claims description 13
- 238000012360 testing method Methods 0.000 claims description 3
- 238000007689 inspection Methods 0.000 claims 2
- 230000002093 peripheral effect Effects 0.000 description 10
- 239000000758 substrate Substances 0.000 description 10
- 239000000463 material Substances 0.000 description 8
- 238000004458 analytical method Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005336 cracking Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- -1 but not limited to Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004020 luminiscence type Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/185—Joining of semiconductor bodies for junction formation
- H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本申请公开了一种半导体器件及其检测方法，半导体器件包括第一半导体结构、与第一半导体结构键合连接的第二半导体结构、以及键合检测结构；其中，键合检测结构包括段片式导电结构以及信息产生装置，段片式导电结构包括分布于第一半导体结构中的第一段片和分布于第二半导体结构中的第二段片，第一段片和第二段片通过键合连接的第一导电触点和第二导电触点串联形成检测线，检测线的两端用于接入预设检测电压；信息产生装置包括与不同位置的第一段片和/或第二段片对应连接的多个信息产生单元，各信息产生单元用以在接收到预设检测电压时发出受检测信息。本申请可以快速定位段片式导电结构的断路位置，从而快速定位半导体器件的键合失效位置。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体器件及其检测方法。
背景技术
3D NAND存储器是一种存储单元三维堆叠的闪存器件，相比平面型NAND存储器在单位面积上用于更高的存储密度，现有的3D NAND存储单元架构通常为垂直沟道、水平控制栅层设计，在单位面积的芯片上可以成倍地提高集成度，并且可以降低成本。在新型的3DNAND存储器中，先分别形成具有CMOS电路的CMOS晶圆和具有存储单元阵列的Array晶圆，然后采用键合工艺将CMOS晶圆和Array晶圆对应堆叠电连接，即X-tacking技术。
随着半导体制造工艺的特征尺寸越来越小以及存储密度越来越高，CMOS晶圆和Array晶圆的键合精度和键合良率要求越来越高，为避免键合位置错位、剥离或裂纹导致半导体器件无法正常使用，需要对键合后的半导体器件进行检测，然而，目前的检测方法无法快速的定位键合失效位置，不利于提高检测效率且不利于及时做失效分析。
发明内容
本申请提供一种半导体器件及其检测方法，通过在半导体器件的第一半导体结构和第二半导体结构中设置段片式导电结构，并在段片式导电结构的不同位置接入多个信息产生单元，可以在段片式导电结构的两端接入预设检测电压时，根据信息产生单元是否发出受检测信息快速定位段片式导电结构的断路位置，从而快速定位第一半导体结构和第二半导体结构键合失效的位置。
本申请提供一种半导体器件，包括：
第一半导体结构，具有第一键合面；
第二半导体结构，具有第二键合面；其中，所述第二键合面与所述第一键合面键合连接；以及
键合检测结构，包括段片式导电结构以及与所述段片式导电结构电连接的信息产生装置，所述段片式导电结构包括分布于所述第一半导体结构中的第一段片和分布于所述第二半导体结构中的第二段片，所述第一段片具有暴露于所述第一键合面上的第一导电触点，所述第二段片具有暴露于所述第二键合面上的第二导电触点，所述第一导电触点和所述第二导电触点键合，所述第一段片和所述第二段片通过所述第一导电触点和所述第二导电触点串联形成检测线，所述检测线的两端用于接入预设检测电压，所述信息产生装置包括与不同位置的所述第一段片和/或所述第二段片对应连接的多个信息产生单元，各所述信息产生单元用以在接收到所述预设检测电压时发出受检测信息。
可选的，所述段片式导电结构包括分布于所述第一半导体结构中不同位置的多个所述第一段片和分布于所述第二半导体结构中不同位置的的多个所述第二段片，各所述第一段片的两端分别具有所述第一导电触点，各所述第二段片的两端分别具有所述第二导电触点，各所述第一段片和各所述第二段片通过所述第一导电触点和所述第二导电触点依次交替串联形成所述检测线。
可选的，各所述信息产生单元与所述第一段片对应连接。
可选的，所述检测线的两端分别从位于所述检测线两端的所述第二段片引出，所述信息产生单元的数量和所述第一段片的数量相同。
可选的，所述信息产生单元包括薄膜晶体管，所述薄膜晶体管的栅极与所述段片式导电结构连接。
可选的，所述薄膜晶体管的源极用于接入第一预设电压，且所述薄膜晶体管的漏极用于接入第二预设电压，所述预设检测电压为使所述薄膜晶体管达到饱和状态的电压值。
可选的，任意一个所述第一段片与相邻设置的所述第二段片在垂直于所述第一键合面的方向交错设置，各所述第一段片和各所述第二段片通过所述第一导电触点和所述第二导电触点依次交替串联连接。
可选的，所述第一半导体结构包括第一互连层和第一键合层；所述第二半导体结构包括第二互连层和第二键合层；所述第一键合面位于所述第一键合层远离所述第一互连层的一侧，所述第二键合面位于所述第二键合层远离所述第二互连层的一侧；
各所述第一段片包括位于第一互连层中的第一导电线段和与所述第一导电线段两端接触并位于所述第一键合层的两个所述第一导电触点；各所述第二段片包括位于所述第二互连层中的第二导电线段和与所述第二导电线段两端接触并位于所述第二键合层的两个所述第二导电触点。
可选的，所述第一半导体结构包括驱动器件，所述第二半导体结构包括存储单元层。
可选的，所述半导体器件包括三维存储器。
本申请还提供一种应用于上述半导体器件的检测方法，包括以下步骤：
在所述检测线的两端施加所述预设检测电压，并检测所述多个信息产生单元是否发出所述受检测信息；
根据所述多个信息产生单元是否发出所述受检测信息，判断所述段片式导电结构是否断路；
当检测到所述段片式导电结构断路，则根据未发出所述受检测信息的所述信息产生单元的位置，判断所述段片式导电结构的断路位置。
可选的，所述信息产生单元包括薄膜晶体管；所述薄膜晶体管的栅极与所述段片式导电结构连接；
所述在所述检测线的两端施加所述预设检测电压，并检测所述多个信息产生单元是否发出所述受检测信息，包括以下步骤:
将每个所述薄膜晶体管的源极接入第一预设电压，且将每个所述薄膜晶体管的漏极接入第二预设电压；
在所述检测线的两端接入所述预设检测电压；其中，所述预设检测电压为使所述薄膜晶体管达到饱和状态的电压值；
检测每个所述薄膜晶体管是否发射光子。
可选的，所述根据未发出所述受检测信息的所述信息产生单元的位置，判断所述段片式导电结构的断路位置，包括以下步骤：
在不发射光子的所述薄膜晶体管中，标定与发射光子的所述薄膜晶体管相邻设置的所述薄膜晶体管为第一目标薄膜晶体管；
标定与所述第一目标薄膜晶体管相邻且发射光子的所述薄膜晶体管为第二目标薄膜晶体管；
对位于所述第一目标薄膜晶体管和所述第二目标薄膜晶体管之间的所述段片式导电结构进行检测，以判断所述段片式导电结构的断路位置。
本申请提供的半导体器件及其检测方法，在半导体器件中设有键合检测结构，用于检测第一键合面与所述第二键合面的键合状态，键合检测结构中的段片式导电结构包括分布于第一半导体结构中的第一段片和分布于第二半导体结构中的第二段片，第一段片具有暴露于第一键合面上的第一导电触点，第二段片具有暴露于第二键合面上的第二导电触点，第一段片和第二段片通过第一导电触点和第二导电触点键合而串联形成检测线，且键合检测结构还包括与段片式导电结构的不同位置的第一段片和/或第二段片对应连接的多个信息产生单元(例如薄膜晶体管)，当向检测线(段片式导电结构)的两端施加预设检测电压后，可以通过多个信息产生单元是否发出受检测信号来判断段片式导电结构是否断路，当检测到段片式导电结构断路时，可以进一步根据未发出受检测信号的信息产生单元的位置和发出受检测信号的信息产生单元的位置快速定位段片式导电结构的断路位置，从而可以快速定位半导体器件的第一键合面与第二键合面的键合失效位置，有利于提高检测效率且可以及时做失效分析。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请实施例一提供的一种半导体器件的外围区的部分截面结构示意图。
图2为本申请实施例一提供的一种半导体器件的俯视示意图。
图3为本申请实施例一提供的一种键合检测结构的等效电路图。
图4为本申请实施例二提供的一种半导体器件的检测方法的流程示意图。
图5为本申请实施例二提供的一种半导体器件的外围区的部分截面结构示意图。
图6为本申请实施例二提供的一种键合检测结构的等效电路图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
在示例性的X-tacking架构的半导体器件中，可以在半导体器件的外围设置一圈检测线，用于检测键合工艺是否存在问题。当检测到检测线断路时，需要确定断路位置并做进一步键合失效分析。但是，由于检测线的长度较长，难以快速的找到断路位置，从而无法快速的定位键合失效位置，不利于提高检测效率且不利于及时做失效分析。
为此，本申请实施例提出了一种半导体器件及其检测方法，可以快速的找到断路位置，从而快速的定位键合失效位置，有利于提高检测效率且及时做失效分析。具体参考实施例一和实施例二。
实施例一
如图1和图2所示，本申请实施例提供了一种半导体器件1，半导体器件1包括第一半导体结构2、第二半导体结构3和键合检测结构4。其中，第一半导体结构2具有第一键合面5，第二半导体结构3具有第二键合面6，第二键合面6与第一键合面5键合连接，可以理解的，第一键合面5与第二键合面6键合后，第一键合面5和第二键合面6位于同一个键合面上。键合检测结构4包括段片式导电结构7以及与段片式导电结构7电连接的信息产生装置8。段片式导电结构7包括分布于第一半导体结构2中的第一段片9和分布于第二半导体结构3中的第二段片10，第一段片9具有暴露于第一键合面5上的第一导电触点26，第二段片10具有暴露于第二键合面6上的第二导电触点27，第一导电触点26和第二导电触点27键合，第一段片9和第二段片10通过第一导电触点26和第二导电触点27串联形成检测线，且检测线的两端用于接入预设检测电压。信息产生装置8包括与段片式导电结构7的不同位置对应连接的多个信息产生单元11，各信息产生单元11用以在接收到预设检测电压时发出受检测信息。
具体的，信息产生单元11可以与第一段片9对应连接，也可以与第二段片10对应连接，本申请实施例中以信息产生单元11与第一段片9连接为例进行说明。
具体的，第一段片9的数量为多个，且第二段片10的数量为多个，可以理解的，段片式导电结构7包括分布于第一半导体结构2中多个不同位置的多个第一段片9和分布于第二半导体结构3中多个不同位置的多个第二段片10，每个第一段片9的两端具有暴露于第一键合面5上的第一导电触点26，每个第二段片10的两端具有暴露于第二键合面6上的第二导电触点27，各第一段片9和各第二段片10通过第一导电触点26和第二导电触点27依次交替串联形成检测线。
半导体器件1包括3D存储器件，例如X-tacking架构的3D-NAND存储器件。注意，3D存储器件可以是非单片3D存储器件的一部分，其中包括CMOS芯片和阵列芯片，二者以面对面的方式相键合。具体的，第一半导体结构2为CMOS芯片，第二半导体结构3为阵列芯片。
第一半导体结构2包括第一功能器件层12、以及依次位于第一功能器件层12上的第一互连层13和第一键合层14；第一功能器件层12包括第一衬底15以及位于第一衬底15靠近第一互连层13一侧的驱动器件。第二半导体结构3包括第二功能器件层17、以及依次位于第二功能器件层17上的第二互连层18和第二键合层19；第二功能器件层17包括第二衬底20以及位于第二衬底20和第二互连层18之间且与驱动器件电连接的存储单元层21。第一键合面5位于第一键合层14远离第一互连层13的一侧，第二键合面6位于第二键合层19远离第二互连层18的一侧。第一半导体结构2和第二半导体结构3通过第一键合面5和第二键合面6在多个键合位置键合电连接，以实现第一功能器件层12中的驱动器件与第二功能器件层17中的存储单元层21电连接。
第一衬底15和第二衬底20的材料包括半导体材料，该半导体材料可以包括硅(例如单晶硅、多晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或其任何合适的组合。
驱动器件包括用于驱动存储单元层21正常工作的多个MOS管，每个MOS管包括PMOS管或NMOS管。存储单元层21包括位于第二衬底20和第二互连层18之间的堆叠层，以及在垂直于第二衬底20的方向上贯穿堆叠层设置的多个存储单元串；多个MOS管与多个存储单元串对应电连接，以驱动多个存储单元串正常工作。需要说明的是，由于图1为半导体器件1的外围区的部分截面结构示意图，而驱动器件和存储单元串位于半导体器件1的有效功能区，故图1未示出驱动器件和存储单元串。
键合检测结构4设置在第一半导体结构2和第二半导体结构3中，用于检测第一半导体结构2和第二半导体结构3的键合状态，具体用于检测第一键合面5和第二键合面6之间的键合状态，例如检测是否出现因剥离或裂纹等异常情况导致的键合失效，以便于及时做失效分析。
键合检测结构4包括位于第一半导体结构2和第二半导体结构3中的段片式导电结构7，具体的，段片式导电结构7为一条连续的检测线，且段片式导电结构7包括分别位于检测线两端的第一信号端(P)和第二信号端(Q)，用于在检测时接入预设检测电压。在检测时，第一信号端(P)可以接入VSS电压(例如0V)，第二信号端(Q)可以接入预设大小的检测电压VT，预设检测电压为检测电压VT与VSS电压之间的差值。需要说明的是，本申请实施例中，检测线的两端分别从位于检测线两端的第二段片10引出，可以理解的，第一信号端(P)和第二信号端(Q)分别从位于检测线两端的第二段片10引出；当然，在其他实施例中，检测线的两端还可以分别从位于检测线两端的第一段片9引出，此时，第一信号端(P)和第二信号端(Q)分别从位于检测线两端的第一段片9引出。
如图2所示，半导体器件1具有有效功能区22和围绕有效功能区22设置的外围区23，段片式导电结构7位于外围区23且围绕有效功能区22设置；由于通过键合技术堆叠形成的半导体器件1的剥离和裂纹最先发生在器件的外围区23，故在外围区23设置段片式导电结构7可以有效的检测因剥离或裂纹导致的键合失效。当然，在另一实施例中，段片式导电结构7的位置不限于有效功能区和外围区，段片式导电结构7可以设置在有效功能区22内且靠近键合触点的位置设置，根据段片式导电结构7是否断路以及断路的位置可以有效的找出键合失效的位置。
键合检测结构4中的段片式导电结构7包括分布于第一半导体结构2中多个不同位置的多个第一段片9，和分布于第二半导体结构3中多个不同位置的多个第二段片10。多个第一段片9和多个第二段片10串联成一条围绕有效功能区22设置且具有第一信号端(P)和第二信号端(Q)的检测线，即段片式导电结构7。第一段片9和第二段片10的材料为导电材料，导电材料包括但不限于钨、钴、铜、铝或其任意组合。
每个第一段片9包括位于第一互连层13中的第一导电线段36和与第一导电线段36两端接触并位于第一键合层14的两个第一导电触点26，第一互连层13还包括第一绝缘层24、位于第一绝缘层24中的多个第一互连接触和多个第一互连导线，第一导电线段36可以与第一互连层13中的第一互连导线同层设置且靠近第一键合层14设置。第一绝缘层24的材料可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。需要说明的是，由于图1为半导体器件1的外围区的部分截面结构示意图，而第一互连接触和第一互连导线位于半导体器件1的有效功能区，故图1中并未示出第一互连接触和第一互连导线。
每个第二段片10包括位于第二互连层18中的第二导电线段37和与第二导电线段37两端接触并位于第二键合层19的两个第二导电触点27，第二互连层18还包括第二绝缘层25、位于第二绝缘层25中的多个第二互连接触和多个第二互连导线，第二导电线段37可以与第二互连层18中的第二互连导线同层设置且靠近第二键合层19设置。第二绝缘层25的材料可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。需要说明的是，由于图1为半导体器件1的外围区的部分截面结构示意图，而第二互连接触和第二互连导线位于半导体器件1的有效功能区，故图1中并未示出第二互连接触和第二互连导线。
多个第一导电触点26与多个第二导电触点27相对设置并键合连接，多个第一导电线段36和多个第二导电线段37通过多个第一导电触点26和多个第二导电触点27依次交替串联连接，具体的，多个第一导电线段36、多个第二导电线段37、多个第一导电触点26以及多个第二导电触点27串联成一条检测线。第一键合层14还包括位于多个第一导电触点26之间的第三绝缘层28，第二键合层19还包括位于多个第二导电触点27之间的第四绝缘层29，第三绝缘层28和第四绝缘层29的材料可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。
具体的，多个第一导电触点26与多个第二导电触点27在第一键合面5和第二键合面6键合后一一对应电连接；如图1所示，任意一个第一段片9与相邻设置的第二段片10在垂直于第一键合面的方向交错设置，且通过对应的第一导电触点26和第二导电触点27串联连接，以使得多个第一段片9和多个第二段片10依次交替且串联设置；可以理解的，任意一个第一导电线段36与相邻设置的第二导电线段37在垂直于第一键合面的方向交错设置，且通过对应的第一导电触点26和第二导电触点27串联连接，以使得多个第一导电线段36和多个第二导电线段37依次交替且串联设置。
键合检测结构4中的信息产生装置8用于在检测时根据接收到的预设检测电压发出受检测信息，其中，预设检测电压为施加在第一信号端(P)和第二信号端(Q)之间的电压值。在本实施例中，信息产生装置8中的多个信息产生单元11位于第一半导体结构2且与多个第一段片9对应电连接，具体的，多个信息产生单元11与多个第一导电线段36对应电连接。当然，在另一实施例中，信息产生装置8中的多个信息产生单元11还可以位于第二半导体结构3且与多个第二段片10对应电连接，具体的，多个信息产生单元11与多个第二导电线段37对应电连接。
位于第一半导体结构2且与第一导电线段36电连接的信息产生单元11具体位于第一功能器件层12，进一步位于第一衬底15靠近第一互连层13的一侧，可以与驱动器件同层设置；需要说明的是，根据信息产生单元11的具体结构以及制作工艺的需求，信息产生单元11还可以部分位于第一衬底15中。类似的，位于第二半导体结构3且与第二导电线段37电连接的信息产生单元11具体位于第二功能器件层17。
以信息产生单元11位于第一半导体结构2中为例说明，每个信息产生单元11通过设置在第一互连层13的第一绝缘层24中的接触30与对应的第一段片9的第一导电线段36电连接。每个信息产生单元11可以在接收到预设检测电压时发出受检测信息。可以理解的，当信息产生单元11没有接收到预设检测电压时，不会发出受检测信息。由于多个第一段片9和多个第二段片10依次交替且串联设置，且多个第一段片9分布在第一半导体结构2中的多个不同位置，可以根据未发出受检测信息的信息产生单元11的位置快速定位段片式导电结构7断路的位置。
具体的，多个信息产生单元11的数量小于或等于多个第一段片9的数量。当多个信息产生单元11的数量等于多个第一段片9的数量时，多个信息产生单元11与多个第一段片9的第一导电线段36一一对应电连接，当检测到段片式导电结构7断路时，可以更加快速的定位断路位置。当多个信息产生单元11的数量小于多个第一段片9的数量时，至少有两个相邻的信息产生单元11之间设有至少一个第一段片9，此时，若断路发生在位于上述两个相邻的信息产生单元11之间的段片式导电结构7上时，断路的具体位置判断速度会比在每个第一段片9上接入信息产生单元11时的判断速度较慢一点。
信息产生单元11包括薄膜晶体管，可以理解的，本申请实施例中的薄膜晶体管的数量为多个；每个薄膜晶体管包括栅极31、源极32和漏极33，其中，源极32和漏极33可以相互替换。多个薄膜晶体管的栅极31与多个第一段片9对应电连接，具体的，多个薄膜晶体管的栅极31与多个第一导电线段36对应电连接。薄膜晶体管的栅极31可以获取预设检测电压，根据预设检测电压改变薄膜晶体管的状态，比如开关状态，从而发出受检测信息。在本实施例中，每个薄膜晶体管的源极32在键合检测结构4检测时接入第一预设电压(例如VSS电压)，且每个薄膜晶体管的漏极33在键合检测结构4检测时接入第二预设电压(例如VDD电压)。可以理解的，多个薄膜晶体管的源极32可以与同一条VSS信号线电连接，且多个薄膜晶体管的漏极33可以与同一条VDD信号线电连接，键合检测结构4的等效电路图如图3所示。当然，VSS信号线和VDD信号线的信号接收端均可以设置开关，以控制VSS电压和VDD电压的输入。此时，预设检测电压为使薄膜晶体管达到饱和状态的电压值，当薄膜晶体管达到饱和状态时可以向外发射光子，可以理解的，本实施例中的受检测信息为光子。
假设第一信号端(P)为低电位端，第二信号端(Q)为高电位端，当段片式导电结构7出现断路时，自断路位置至第一信号端(P)的检测线上连接的薄膜晶体管不会接收到预设检测电压，从而不会达到饱和状态，也不会向外发出光子；而自第二信号端(Q)至断路位置的检测线上连接的薄膜晶体管会接收到第二信号短(Q)的电压，达到饱和状态并向外发出光子。因此，本申请实施例在段片式导电结构7的第一信号端(P)和第二信号端(Q)接入预设检测电压后，可以对每个薄膜晶体管进行光子检测，根据相邻的发射光子的晶体管和没有发射光子的薄膜晶体管的位置判断段片式导电结构7的断路位置。具体的，可以通过发光显微镜实现对每个薄膜晶体管进行光子检测。
本实施例中，薄膜晶体管和第一段片9的数量相同，且多个薄膜晶体管与多个第一段片9的第一导电线段36一一对应电连接，可以更快速的定位发生断路的第一段片9的位置，从而定位段片式导电结构7的断路位置。
由于段片式导电结构7的第一信号端(P)接入VSS电压，第二信号端(Q)接入检测电压VT，通常VSS电压设为0V，故第一信号端(P)为低电位端，第二信号端(Q)为高电位端，当段片式导电结构7中的一个第一段片9或第二段片10发生断路时，位于断路位置与第一信号端(P)之间的所有薄膜晶体管均不会接收到预设检测电压，因此，位于断路位置与第一信号端(P)之间的所有薄膜晶体管均不会发出光子，而位于断路位置与第二信号端(Q)之间的所有薄膜晶体管会发出光子，可以理解的，段片式导电结构7的断路位置位于相邻的不发出光子的薄膜晶体管的位置和发出光子的薄膜晶体管的位置之间。因此，可以根据不发出光子的薄膜晶体管的位置和发出光子的薄膜晶体管的位置来快速判断断路的位置。
本实施例中，在半导体器件1中设有键合检测结构4，用于检测第一键合面5与所述第二键合面6的键合状态，键合检测结构4中的段片式导电结构7包括分布于第一半导体结构2中的多个不同位置的多个第一段片9和分布于第二半导体结构3中的多个不同位置的多个第二段片10，每个第一段片9的两端具有暴露于第一键合面5上的第一导电触点26，每个第二段片10的两端具有暴露于第二键合面6上的第二导电触点27，各第一段片9和各第二段片10通过键合设置的第一导电触点26和第二导电触点27依次交替串联形成检测线，且键合检测结构4还包括与段片式导电结构7的多个第一段片9对应电连接的多个信息产生单元11(例如薄膜晶体管)，当向段片式导电结构7的两端施加预设检测电压后，可以通过多个信息产生单元11是否发出受检测信号(例如光子)来判断段片式导电结构7是否断路，当检测到段片式导电结构7断路时，可以进一步根据未发出受检测信号的信息产生单元11的位置和发出受检测信号的信息产生单元11的位置快速定位段片式导电结构7的断路位置，从而快速定位半导体器件1的第一键合面5与第二键合面6键合失效位置，有利于提高检测效率且可以及时做失效分析。
实施例二
如图4所示，本申请实施例提供过了一种应用于实施例一中的半导体器件1的检测方法，具体包括步骤S401至步骤S403。
步骤S401：在检测线的两端施加预设检测电压，并检测多个信息产生单元是否发出受检测信息。
需要说明的是，检测线与段片式导电结构7实质上为同一结构，因此，在检测线的两端施加预设检测电压，即在段片式导电结构7的两端施加预设检测电压。
具体的，如图1所示，当信息产生单元11包括薄膜晶体管时，薄膜晶体管的栅极31与段片式导电结构7电连接。在本实施例中，薄膜晶体管位于第一半导体结构2中，薄膜晶体管的栅极31与第一段片9的第一导电线段36对应电连接，且段片式导电结构7包括分别位于检测线两端的第一信号端(P)和第二信号端(Q)；步骤S401具体包括以下步骤：
将每个薄膜晶体管的源极32接入第一预设电压，且将每个薄膜晶体管的漏极33接入第二预设电压；
在检测线的两端接入预设检测电压；其中，预设检测电压为使薄膜晶体管达到饱和状态时的电压值；
检测每个薄膜晶体管是否发射光子。
具体的，第一预设电压为VSS电压，第二预设电压为VDD电压，第一信号端(P)接入VSS电压，第二信号端(Q)接入检测电压VT，预设检测电压为检测电压VT与VSS电压之间的差值。本实施例中的受检测信息为光子。
步骤S402：根据多个信息产生单元是否发出受检测信息，判断段片式导电结构是否断路。
具体的，步骤S402包括以下步骤：
根据每个薄膜晶体管是否发射光子，判断段片式导电结构是否断路；
若每个薄膜晶体管均发射光子，则判断段片式导电结构未断路；
若至少一个薄膜晶体管不发射光子，则判断段片式导电结构断路。
具体的，如图5和图6所示，由于段片式导电结构的第一信号端(P)接入VSS电压，第二信号端(Q)接入检测电压VT，通常VSS电压设为0V，故第一信号端(P)为低电位端，第二信号端(Q)为高电位端，当段片式导电结构发生断路时，位于断路位置与第一信号端(P)之间的所有薄膜晶体管均不会接收到预设检测电压，因此，位于断路位置与第一信号端(P)之间的所有薄膜晶体管均不会发出光子，而位于断路位置与第二信号端(Q)之间的所有薄膜晶体管会发出光子。
步骤S403：当检测到段片式导电结构断路，则根据未发出受检测信息的信息产生单元的位置，判断段片式导电结构的断路位置。
具体的，如图5和图6所示，步骤S403包括以下步骤：
在不发射光子的薄膜晶体管中，标定与发射光子的薄膜晶体管相邻设置的薄膜晶体管为第一目标薄膜晶体管34；
标定与第一目标薄膜晶体管34相邻且发射光子的薄膜晶体管为第二目标薄膜晶体管35；
对位于第一目标薄膜晶体管34和第二目标薄膜晶体管35之间的段片式导电结构进行检测，以判断段片式导电结构的断路位置。
具体的，第二目标薄膜晶体管35位于第一目标薄膜晶体管34靠近第二信号端(Q)的一侧，段片式导电结构的断路位置位于第一目标薄膜晶体管34和第二目标薄膜晶体管35之间，而对位于第一目标薄膜晶体管34和第二目标薄膜晶体管35之间的第一导电线段、第二导电线段、第一导电触点、第二导电触点或其他结构进行进一步检测可以更精确的判断段片式导电结构断路位置。
本实施例中，当向段片式导电结构的两端施加预设检测电压后，可以通过多个薄膜晶体管是否发出光子来判断段片式导电结构是否断路；当检测到段片式导电结构断路时，可以进一步根据未发出光子的薄膜晶体管的位置和发出光子的薄膜晶体管的位置快速定位段片式导电结构的断路位置，从而可以快速且精确的定位半导体器件1的第一键合面与第二键合面的键合失效位置，有利于提高检测效率且可以及时做失效分析。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的一种半导体器件及其检测方法进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。
Claims (13)
1.一种半导体器件，其特征在于，包括：
第一半导体结构，具有第一键合面；
第二半导体结构，具有第二键合面；其中，所述第二键合面与所述第一键合面键合连接；以及
键合检测结构，包括段片式导电结构以及与所述段片式导电结构电连接的信息产生装置，所述段片式导电结构包括分布于所述第一半导体结构中的第一段片和分布于所述第二半导体结构中的第二段片，所述第一段片具有暴露于所述第一键合面上的第一导电触点，所述第二段片具有暴露于所述第二键合面上的第二导电触点，所述第一导电触点和所述第二导电触点键合，所述第一段片和所述第二段片通过所述第一导电触点和所述第二导电触点串联形成检测线，所述检测线的两端用于接入预设检测电压，所述信息产生装置包括与不同位置的所述第一段片和/或所述第二段片对应连接的多个信息产生单元，各所述信息产生单元用以在接收到所述预设检测电压时发出受检测信息。
2.如权利要求1所述的半导体器件，其特征在于，所述段片式导电结构包括分布于所述第一半导体结构中不同位置的多个所述第一段片和分布于所述第二半导体结构中不同位置的的多个所述第二段片，各所述第一段片的两端分别具有所述第一导电触点，各所述第二段片的两端分别具有所述第二导电触点，各所述第一段片和各所述第二段片通过所述第一导电触点和所述第二导电触点依次交替串联形成所述检测线。
3.如权利要求2所述的半导体器件，其特征在于，各所述信息产生单元与所述第一段片对应连接。
4.如权利要求3所述的半导体器件，其特征在于，所述检测线的两端分别从位于所述检测线两端的所述第二段片引出，所述信息产生单元的数量和所述第一段片的数量相同。
5.如权利要求1所述的半导体器件，其特征在于，所述信息产生单元包括薄膜晶体管，所述薄膜晶体管的栅极与所述段片式导电结构连接。
6.如权利要求5所述的半导体器件，其特征在于，所述薄膜晶体管的源极用于接入第一预设电压，且所述薄膜晶体管的漏极用于接入第二预设电压，所述预设检测电压为使所述薄膜晶体管达到饱和状态的电压值。
7.如权利要求2所述的半导体器件，其特征在于，任意一个所述第一段片与相邻设置的所述第二段片在垂直于所述第一键合面的方向交错设置，各所述第一段片和各所述第二段片通过所述第一导电触点和所述第二导电触点依次交替串联连接。
8.如权利要求7所述的半导体器件，其特征在于，所述第一半导体结构包括第一互连层和第一键合层；所述第二半导体结构包括第二互连层和第二键合层；所述第一键合面位于所述第一键合层远离所述第一互连层的一侧，所述第二键合面位于所述第二键合层远离所述第二互连层的一侧；
各所述第一段片包括位于第一互连层中的第一导电线段和与所述第一导电线段两端接触并位于所述第一键合层的两个所述第一导电触点；各所述第二段片包括位于所述第二互连层中的第二导电线段和与所述第二导电线段两端接触并位于所述第二键合层的两个所述第二导电触点。
9.如权利要求1所述的半导体器件，其特征在于，所述第一半导体结构包括驱动器件，所述第二半导体结构包括存储单元层。
10.如权利要求1至9任意一项所述的半导体器件，其特征在于，所述半导体器件包括三维存储器。
11.一种应用于如权利要求1至10任意一项所述的半导体器件的检测方法，其特征在于，包括以下步骤：
在所述检测线的两端施加所述预设检测电压，并检测所述多个信息产生单元是否发出所述受检测信息；
根据所述多个信息产生单元是否发出所述受检测信息，判断所述段片式导电结构是否断路；
当检测到所述段片式导电结构断路，则根据未发出所述受检测信息的所述信息产生单元的位置，判断所述段片式导电结构的断路位置。
12.如权利要求11所述的检测方法，其特征在于，所述信息产生单元包括薄膜晶体管；所述薄膜晶体管的栅极与所述段片式导电结构连接；
所述在所述检测线的两端施加所述预设检测电压，并检测所述多个信息产生单元是否发出所述受检测信息，包括以下步骤:
将每个所述薄膜晶体管的源极接入第一预设电压，且将每个所述薄膜晶体管的漏极接入第二预设电压；
在所述检测线的两端接入所述预设检测电压；其中，所述预设检测电压为使所述薄膜晶体管达到饱和状态的电压值；
检测每个所述薄膜晶体管是否发射光子。
13.如权利要求12所述的检测方法，其特征在于，所述根据未发出所述受检测信息的所述信息产生单元的位置，判断所述段片式导电结构的断路位置，包括以下步骤：
在不发射光子的所述薄膜晶体管中，标定与发射光子的所述薄膜晶体管相邻设置的所述薄膜晶体管为第一目标薄膜晶体管；
标定与所述第一目标薄膜晶体管相邻且发射光子的所述薄膜晶体管为第二目标薄膜晶体管；
对位于所述第一目标薄膜晶体管和所述第二目标薄膜晶体管之间的所述段片式导电结构进行检测，以判断所述段片式导电结构的断路位置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010916663.3A CN112071767B (zh) | 2020-09-03 | 2020-09-03 | 一种半导体器件及其检测方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112071767A true CN112071767A (zh) | 2020-12-11 |
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Family
ID=73666351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010916663.3A Active CN112071767B (zh) | 2020-09-03 | 2020-09-03 | 一种半导体器件及其检测方法 |
Country Status (1)
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| Publication number | Publication date |
|---|---|
| CN112071767B (zh) | 2024-05-07 |
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