JPWO2008035532A1 - スイッチ装置および試験装置 - Google Patents

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Abstract

第１端子と第２端子との間を電気的に接続または切断するスイッチ装置であって、半導体層と、半導体層に形成され、第１端子に接続されたドレイン電極と、半導体層に形成され、第２端子に接続されたソース電極と、ドレイン電極とソース電極との間における半導体層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、内部に電荷を保持するフローティングゲートと、フローティングゲート上に形成され、印加された駆動電圧に応じてトンネル電流を流してフローティングゲートを充電または放電するトンネルゲートとを備えるスイッチ装置を提供する。

Description

本発明は、スイッチ装置および試験装置に関する。特に本発明は、半導体層上のドレイン電極およびソース電極間を接続または切断するスイッチ装置およびこれを用いた試験装置に関する。本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１． 特願２００６−２５３８４６ 出願日 ２００６年９月２０日
特許文献１には、金属製のガードパイプにより囲まれたリードスイッチを用いた機械式リレーが記載されている。この機械式リレーは、ガードパイプおよびリードスイッチが同軸構造となるように配置されているので、高周波特性が良い。特許文献２には、光ＭＯＳＦＥＴリレーが記載されている。光ＭＯＳＦＥＴリレーは、半導体リレーであるので、機械式リレーに比べて寿命が長い。特許文献３には、コントロールゲートに高電圧を印加してフローティングゲートに電子を注入し、ゲート部に紫外線を照射して電子を放出することにより、オン／オフを制御する半導体リレーが記載されている。
また、被試験デバイス（ＤＵＴ）を論理試験する試験装置は、ＤＵＴに対して試験信号を出力するピンドライバと、ＤＵＴから出力された出力信号を検出するピンコンパレータとを備える。論理試験に加えて直流試験ができる試験装置は、さらに、直流電圧を出力する直流試験ユニットと、ピンドライバおよびピンコンパレータとＤＵＴとを接続および切断するリレー（Ｉ／Ｏリレー）と、直流試験ユニットとＤＵＴとを接続および切断するリレー（ＤＣリレー）とを備える。Ｉ／ＯリレーおよびＤＣリレーは、一例として、機械式リレーまたは光ＭＯＳＦＥＴリレーである。
特開２００４−１８５８９６号公報 特開平１０−２９４４８８号公報 特開平３−２０８４０９号公報
ところで、機械式リレーは、金属接点の開閉により電気的な接続および切断をするので、金属接点が摩擦等により劣化する。従って、機械式リレーは、寿命が短かった。さらに、機械式リレーは、半導体集積回路に集積することができないので、構成が大きく、装置の高密度化を阻害していた。
光ＭＯＳＦＥＴリレーは、フォトセル、発光ダイオード、ＭＯＳＦＥＴ等の部品をリードフレーム上に搭載してボンディングワイヤにより接続した構造であるので、構造が複雑で大きく、高価であった。さらに、光ＭＯＳＦＥＴリレーは、リードフレームおよびボンディングワイヤ等の寄生インダクタンス、および、ＭＯＳＦＥＴのオン抵抗とゲート容量とによるＲＣ積の影響により、高周波特性が悪かった。また、フォトセルおよび発光ダイオードがＧａＡｓ半導体等により構成されるので、光ＭＯＳＦＥＴリレーは、シリコン系半導体により構成される他の回路とともに集積することができなかった。従って、光ＭＯＳＦＥＴリレーは、当該リレーを備える機器の小型化、高密度化および低コスト化を阻害していた。
また、特許文献３に記載された半導体リレーは、ゲート部に紫外線を照射して電子を放出しなければならない。従って、この半導体リレーは、オン／オフの制御を簡単にはできなかった。
ここで、試験装置は、数ＧＨｚといった高周波の試験信号を出力する。従って、Ｉ／Ｏリレーは、高周波の試験信号を低歪で伝送できることが望ましく、さらに、直流から数１０ＧＨｚ程度までの広い帯域の試験信号を低損失で伝送できることが望ましい。また、試験装置は、ピンドライバとＤＵＴとの間の伝送路のインピーダンスが、正確に所定のインピーダンス（例えば５０Ω）に一致していることが望ましい。従って、Ｉ／Ｏリレーは、インピーダンス不整合点が少ないことが望ましい。さらにまた、Ｉ／Ｏリレーは、損失、波形歪の原因とならないように、直流オン抵抗が小さいことが望ましい。
また、ＤＣリレーは、一端がＩ／ＯリレーのＤＵＴ側の端子に接続されるので、論理試験時において、ピンドライバとＤＵＴとの間の伝送路のインピーダンスに、ＤＣリレーのオフ時の静電容量が追加される。従って、ＤＣリレーは、論理試験時における伝送路のインピーダンスに与える影響が少なくなるように、オフ時の静電容量が小さいことが望ましい。さらに、ＤＣリレーは、直流試験ユニットの出力端とＤＵＴの入力端とのＤＣレベルに誤差が生じないように、直流オン抵抗が小さいことが望ましい。
さらに、試験装置は、試験を繰り返すことから、Ｉ／ＯリレーおよびＤＣリレーをオン／オフする回数が非常に多い。従って、Ｉ／ＯリレーおよびＤＣリレーは、寿命が長いことが望ましい。
すなわち、試験装置のＩ／Ｏリレーとして用いられるスイッチは、高周波通過特性が良く、広い帯域および低損失であり、インピーダンス不整合点が少なく、直流オン抵抗が小さいことが望ましい。また、試験装置のＤＣリレーとして用いられるスイッチは、オフ時の静電容量が小さく、直流オン抵抗が小さいことが望ましい。さらに、試験装置のＩ／ＯリレーおよびＤＣリレーとして用いられるスイッチは、寿命が長いことが望ましい。しかしながら、上述した機械式リレーおよび光ＭＯＳＦＥＴリレーは、試験装置のＩ／ＯリレーおよびＤＣリレーとして用いるには、それぞれ一長一短があった。
そこで本発明は、上記の課題を解決することのできるスイッチ装置および試験装置を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
上記課題を解決するために、本発明の第１形態においては、第１端子と第２端子との間を電気的に接続または切断するスイッチ装置であって、半導体層と、半導体層に形成され、第１端子に接続されたドレイン電極と、半導体層に形成され、第２端子に接続されたソース電極と、ドレイン電極とソース電極との間における半導体層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、内部に電荷を保持するフローティングゲートと、フローティングゲート上に形成され、印加された駆動電圧に応じてトンネル電流を流してフローティングゲートを充電または放電するトンネルゲートとを備えるスイッチ装置を提供する。
本発明の第２形態においては、被試験デバイスを試験する試験装置であって、試験信号を生成する試験信号生成部と、試験信号を被試験デバイスに供給するドライバと、被試験デバイスから出力された出力信号を検出するコンパレータと、コンパレータにより検出された出力信号を判定する判定部と、ドライバの出力端またはコンパレータの入力端の少なくとも一方および被試験デバイスの入出力端を第１端子および第２端子とした場合における、第１端子と第２端子との間を電気的に接続または切断するスイッチ装置を備え、スイッチ装置は、半導体層と、半導体層に形成され、第１端子に接続されたドレイン電極と、半導体層に形成され、第２端子に接続されたソース電極と、ドレイン電極とソース電極との間における半導体層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、内部に電荷を保持するフローティングゲートと、フローティングゲート上に形成され、印加された駆動電圧に応じてトンネル電流を流してフローティングゲートを充電または放電するトンネルゲートとを備える試験装置を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の実施形態に係るスイッチ装置１０の構成を示す。 本発明の実施形態に係る半導体スイッチ２０を上面から見た構造の一例を示す。 本発明の実施形態に係る半導体スイッチ２０を、図２中のＡ−Ａ´線で断面した場合の断面図を示す。 本実施形態の第１変形例に係る半導体スイッチ２０の断面図を示す。 本実施形態の第２変形例に係る半導体スイッチ２０の断面図を示す。 本実施形態の第３変形例に係る第１の半導体スイッチ２０−１および第２の半導体スイッチ２０−２の断面図を示す。 本実施形態の第４変形例に係るスイッチ装置１０の構成を示す。 本実施形態の第５変形例に係るスイッチ装置１０の構成を示す。 本実施形態の第６変形例に係るマイクロストリップライン基板７０の構成を示す。 本発明の実施形態に係る試験装置１００の構成を示す。
符号の説明
１０・・・スイッチ装置、１２・・・第１端子、１４・・・第２端子、２０・・・半導体スイッチ、２２・・・駆動部、３０・・・半導体基板、３２・・・絶縁層、３４・・・半導体層、３６・・・ドレイン電極、３８・・・ソース電極、４０・・・基板コンタクト電極、４２・・・チャネル間絶縁部、４８・・・ゲート絶縁膜、５０・・・フローティングゲート、５２・・・トンネルゲート、５６・・・チャネル、５８・・・フローティングゲート絶縁部、６４・・・選択部、６６・・・供給部、６８・・・診断部、７０・・・マイクロストリップライン基板、７２・・・第１半導体層、７４・・・第１絶縁層、７６・・・第２半導体層、７８・・・グランド層、８０・・・層間絶縁膜、８１・・・配線層、８２・・・第１伝送線路、８４・・・第２伝送線路、８６・・・ビア、１００・・・試験装置、１１０・・・試験信号生成部、１２０・・・ドライバ、１３０・・・コンパレータ、１４０・・・判定部、１５０・・・直流試験ユニット、１６０・・・入出力端子、２００・・・被試験デバイス
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本実施形態に係るスイッチ装置１０の構成を示す。スイッチ装置１０は、半導体スイッチ２０と、駆動部２２とを備え、第１端子１２と第２端子１４との間を電気的に接続または切断する。半導体スイッチ２０は、半導体上に形成され、ゲートに与えられた駆動電圧に応じてドレイン−ソース間を電気的に接続（オン）または切断（オフ）する。半導体スイッチ２０は、ドレイン−ソース間に流れる電流を担うキャリアが電子であるｎチャネル型であっても、キャリアが正孔であるｐチャネル型であってもよい。駆動部２２は、半導体スイッチ２０のゲートに対して駆動電圧を印加して、ドレイン−ソース間をオンまたはオフする。
図２は、本実施形態に係る半導体スイッチ２０を上面から見た構造の一例を示す。図３は、本実施形態に係る半導体スイッチ２０を、図２中のＡ−Ａ´線で断面した場合の断面図を示す。半導体スイッチ２０は、半導体基板３０と、絶縁層３２と、半導体層３４と、ドレイン電極３６と、ソース電極３８と、基板コンタクト電極４０と、チャネル間絶縁部４２と、ゲート絶縁膜４８と、フローティングゲート５０と、トンネルゲート５２とを有する。
半導体基板３０は、一例として、シリコン単結晶により形成された基板であってよい。絶縁層３２は、半導体基板３０上に形成され、上層の半導体層３４と下層の半導体基板３０との間を絶縁する。絶縁層３２は、一例として、二酸化シリコン膜であってよい。
半導体層３４は、絶縁層３２上に形成される。半導体層３４は、シリコン等の半導体にｎ型またはｐ型の不純物が注入された層であってよい。半導体層３４は、一例として、ｎチャネル型の場合には、ｐ型半導体領域であってよく、ｐチャネル型の場合には、ｎ型半導体領域であってよい。
ドレイン電極３６は、半導体層３４内における一部の領域に形成される。ドレイン電極３６は、一例として、ｎチャネル型である場合にはｎ型半導体領域であってよく、ｐチャネル型である場合にはｐ型半導体領域であってよい。ドレイン電極３６は、配線を介して第１端子１２に接続される。
ソース電極３８は、半導体層３４内における一部の領域であって、上面から見たときにドレイン電極３６と所定距離離れた位置に形成される。ソース電極３８は、一例として、ｎチャネル型である場合にはｎ型半導体領域であってよく、ｐチャネル型である場合にはｐ型半導体領域であってよい。ソース電極３８は、配線を介して第２端子１４に接続される。ここで、半導体層３４におけるドレイン電極３６とソース電極３８とに挟まれた領域は、ドレイン−ソース間に流れるキャリアを伝達するチャネル５６を形成する。
基板コンタクト電極４０は、半導体層３４内における一部の領域であって、上面から見たときにドレイン電極３６およびソース電極３８以外の領域に形成される。基板コンタクト電極４０は、一例として、ｎチャネル型である場合にはｐ型半導体領域であってよく、ｐチャネル型である場合にはｎ型半導体領域であってよい。ソース電極３８は、一例として、配線を介して、例えば第２端子１４に接続されてよい。
チャネル間絶縁部４２は、半導体層３４内に形成され、ドレイン電極３６、ソース電極３８、基板コンタクト電極４０およびドレイン電極３６とソース電極３８との間のチャネル５６を少なくとも含む領域を、他の領域から絶縁する。チャネル間絶縁部４２は、一例として、上面から見たときにドレイン電極３６、ソース電極３８、基板コンタクト電極４０およびチャネル５６を囲むように形成されてよい。さらに、チャネル間絶縁部４２は、一例として、断面から見たときに、半導体層３４の上面から絶縁層３２に達するまで貫通して形成されてよい。
このような半導体スイッチ２０は、絶縁層３２によりＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）を形成している。また、半導体スイッチ２０は、絶縁層３２上に形成されたチャネル間絶縁部４２によって、ドレイン電極３６、ソース電極３８、基板コンタクト電極４０およびドレイン電極３６とソース電極３８との間のチャネル５６を少なくとも含む領域とその他の部分とを電気的に絶縁してもよい。
これにより、半導体スイッチ２０によれば、上記絶縁構造により外部との電気的結合が絶縁層３２、チャネル間絶縁部４２を介した極めて小さい静電容量結合になるので、ドレイン領域、ソース領域と基板間の静電容量結合、チャネルと基板間の静電容量結合を、極めて小さくすることができる。結果として、半導体スイッチ２０によれば、スイッチとして用いた場合に、信号経路とそれ以外の部分との間の静電容量結合を極めて小さくすることができるので、高周波通過特性およびオフ時の静電容量をともに改善することができる。なお、半導体スイッチ２０は、ＳＯＩを形成していなくてもよい。また、半導体スイッチ２０は、絶縁層３２上にチャネル間絶縁部４２を形成しなくてもよい。
ゲート絶縁膜４８は、少なくともドレイン電極３６とソース電極３８との間における半導体層３４上に形成される。すなわち、ゲート絶縁膜４８は、チャネル５６上に形成される。ゲート絶縁膜４８は、一例として、二酸化シリコンにより形成された薄膜であってよい。フローティングゲート５０は、ゲート絶縁膜４８上に形成され、電荷が注入された場合に内部に電荷を保持する。フローティングゲート５０は、一例として、周囲がシリコン酸化膜等のフローティングゲート絶縁部５８により囲まれた多結晶シリコンであってよい。これにより、フローティングゲート５０は、内部の電子を外部に放出することなく保持することができる。
トンネルゲート５２は、フローティングゲート５０上に形成され、駆動部２２から出力された駆動電圧が印加される。トンネルゲート５２は、印加された駆動電圧に応じてトンネル電流を流してフローティングゲート５０を充電または放電する。トンネルゲート５２は、一例として、フローティングゲート５０の上面における絶縁膜がトンネル電流を流せる程度に薄くされた部分に形成されてよい。
トンネルゲート５２は、一例として、フローティングゲート５０上における面積が、フローティングゲート５０のチャネル５６上における面積よりも小さくてよい。また、トンネルゲート５２は、一例として、フローティングゲート５０上における面積が、フローティングゲート５０のチャネル５６上における面積と略同一であってもよい。さらに、また、トンネルゲート５２は、当該トンネルゲート５２が複数のフローティングゲート５０上に共通に形成されて共通の駆動電圧を印加する場合には、フローティングゲート５０上における面積が、フローティングゲート５０のチャネル５６上における面積よりも大きくてよい。
以上のようなスイッチ装置１０は、半導体スイッチ２０がｎチャネル型である場合、次のように動作する。まず、フローティングゲート５０が充電されていない状態において、駆動部２２は、所定の極性の駆動電圧をトンネルゲート５２に印加することにより、フローティングゲート５０に対して電荷を注入する方向のトンネル電流を流して、フローティングゲート５０を充電する。駆動部２２は、一例として、ソース電極３８の電位に対して例えば１０〜２０ボルト程度の電圧をトンネルゲート５２に印加して、フローティングゲート５０に対して電荷を注入する方向のトンネル電流を流してよい。そして、駆動部２２は、充電が完了した後（すなわち、所定量の電荷がフローティングゲート５０内に注入された後）、駆動電圧の印加を停止してよい。以後、フローティングゲート５０は、駆動電圧が印加されていなくても、内部に注入された電荷量を保持することができる。
フローティングゲート５０が充電されている場合、チャネル５６とゲート絶縁膜４８との界面において反転層が形成される。従って、フローティングゲート５０が充電されている場合、半導体スイッチ２０は、ドレイン−ソース間に電流を流すことができる。つまり、フローティングゲート５０が充電されている場合、半導体スイッチ２０は、ドレイン電極３６とソース電極３８との間を電気的に接続（オン）する。
次に、フローティングゲート５０が充電されている状態において、駆動部２２は、所定の極性の駆動電圧をトンネルゲート５２に印加して、フローティングゲート５０から電荷を放出する方向のトンネル電流を流して、フローティングゲート５０を放電する。駆動部２２は、一例として、充電時と逆極性の電圧をトンネルゲート５２に印加することによって、フローティングゲート５０内から電荷を放出する方向のトンネル電流を流してよい。駆動部２２は、更に一例として、ソース電極３８に対して、ソース電極３８の電位に対して例えば−１０〜−２０ボルト程度の電圧をトンネルゲート５２に印加して、フローティングゲート５０から電荷を放出する方向のトンネル電流を流してよい。そして、駆動部２２は、放電が完了した後（すなわち、フローティングゲート５０内の電荷が０または非常に少なくなった後）、駆動電圧の印加を停止してよい。以後、フローティングゲート５０は、駆動電圧が印加されていなくても、内部の電荷が０または非常に少ない状態を保持することができる。
フローティングゲート５０が充電されていない場合、チャネル５６とゲート絶縁膜４８との界面において反転層が形成されない。従って、フローティングゲート５０が充電されていない場合、半導体スイッチ２０は、ドレイン−ソース間に電流を流すことができない。つまり、フローティングゲート５０が充電されていない場合、半導体スイッチ２０は、ドレイン電極３６とソース電極３８との間を電気的に切断（オフ）する。
一方、スイッチ装置１０は、半導体スイッチ２０がｐチャネル型である場合、次のように動作する。まず、フローティングゲート５０への電荷の充電およびフローティングゲート５０からの電荷の放出は、ｎチャネル型である場合と逆極性となる。
フローティングゲート５０がソース電位に対して負電位に充電されている場合、チャネル５６とゲート絶縁膜４８との界面において反転層が形成される。従って、フローティングゲート５０が負電位に充電されている場合、半導体スイッチ２０は、ドレイン−ソース間に電流を流すことができる。つまり、フローティングゲート５０が充電されている場合、半導体スイッチ２０は、ドレイン電極３６とソース電極３８との間を電気的に接続（オン）する。
フローティングゲート５０が負電位に充電されていない場合、チャネル５６とゲート絶縁膜４８との界面において反転層が形成されない。従って、フローティングゲート５０が負電位に充電されていない場合、半導体スイッチ２０は、ドレイン−ソース間に電流を流すことができない。つまり、フローティングゲート５０が充電されていない場合、半導体スイッチ２０は、ドレイン電極３６とソース電極３８との間を電気的に切断（オフ）する。
以上のように駆動部２２は、トンネルゲート５２に印加する駆動電圧を制御することにより当該トンネルゲート５２にフローティングゲート５０を充電または放電させて、ドレイン電極３６とソース電極３８との間をオンまたはオフする。これにより、半導体スイッチ２０によれば、第１端子１２と第２端子１４との間を電気的に接続または切断することができる。
以上のようなスイッチ装置１０は、フローティングゲート５０の容量成分とトンネルゲート５２の容量成分とが直列に接続されるので、ドレイン電極３６、チャネル５６およびソース電極３８と駆動部２２との間のゲート結合容量（Ｃ）が非常に小さい。従って、スイッチ装置１０によれば、ドレイン電極３６とソース電極３８との間のオン抵抗（Ｒ）とゲート結合容量（Ｃ）との積（ＲＣ積）を小さくすることができ、高周波信号の通過特性を良くすることができる。さらに、スイッチ装置１０によれば、トンネルゲート５２の大きさを少なくともトンネル電流を流せる程度とすればよいので、ゲート結合容量（Ｃ）を小さくして、高周波信号の通過特性をさらに良くすることができる。
また、スイッチ装置１０によれば、半導体により構成されたスイッチであるので、機械式リレーと比べて長寿命で信頼性が高い。さらに、スイッチ装置１０によれば、電圧によりオンおよびオフの切り替えができるので、制御が簡単となる。また、スイッチ装置１０によれば、光ＭＯＳＦＥＴリレーに比べて構成部材が少なく、さらにシリコン系半導体集積回路内に集積することができるので、構成が簡易となり、当該スイッチ装置１０を適用する装置を小型化でき、製造コストを低くすることができる。
図４は、本実施形態の第１変形例に係る半導体スイッチ２０の断面図を示す。本変形例に係るスイッチ装置１０は、図１〜３に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。
本変形例に係る半導体スイッチ２０は、ドレイン電極３６およびソース電極３８を形成する領域が半導体層３４の表面から半導体層３４と絶縁層３２の境界まで達している。さらに、本変形例に係る半導体スイッチ２０は、基板コンタクト電極４０を有さない。すなわち、半導体スイッチ２０は、完全空乏型のＳＯＩを形成している。このような半導体スイッチ２０によれば、ドレイン電極３６、チャネル５６およびソース電極３８と、半導体基板３０との間の静電容量をより小さくすることができる。
図５は、本実施形態の第２変形例に係る半導体スイッチ２０の断面図を示す。本変形例に係るスイッチ装置１０は、図４に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。
本変形例に係る半導体スイッチ２０は、第１のフローティングゲート５０−１と、第２のフローティングゲート５０−２と、第１のトンネルゲート５２−１と、第２のトンネルゲート５２−２とを有する。第１のフローティングゲート５０−１は、ゲート絶縁膜４８上におけるドレイン電極３６側の領域上に形成される。第２のフローティングゲート５０−２は、ゲート絶縁膜４８上における第１のフローティングゲート５０−１が設けられていない領域上であって、第１のフローティングゲート５０−１が設けられている領域から所定のギャップを挟んで形成される。すなわち、第２のフローティングゲート５０−２は、ゲート絶縁膜４８上におけるソース電極３８側の領域上に、第１のフローティングゲート５０−１から所定の距離離れた位置に形成される。
第１のトンネルゲート５２−１は、第１のフローティングゲート５０−１上に形成される。第２のトンネルゲート５２−２は、第２のフローティングゲート５０−２上に形成される。このように半導体スイッチ２０は、ドレイン−ソース方向に２つに分離されたフローティングゲート５０およびトンネルゲート５２を有する。このようなスイッチ装置１０によれば、オフ時における、ドレイン電極３６とソース電極３８との間の静電容量をより小さくすることができる。
図６は、本実施形態の第３変形例に係る第１の半導体スイッチ２０−１および第２の半導体スイッチ２０−２の断面図を示す。本変形例に係るスイッチ装置１０は、図４に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。
本変形例に係るスイッチ装置１０は、第１の半導体スイッチ２０−１と、第２の半導体スイッチ２０−２とを備える。第１の半導体スイッチ２０−１のドレイン電極３６は、配線を介して第１端子１２に接続される。第２の半導体スイッチ２０−２のソース電極３８は、配線を介して第２端子１４に接続される。第１の半導体スイッチ２０−１のソース電極３８は、配線を介して、第２の半導体スイッチ２０−２のドレイン電極３６に接続される。このようなスイッチ装置１０によれば、２つの半導体スイッチ２０がカスケードに接続されているので、オフ時における第１端子１２と第２端子１４との間の静電容量をより小さくすることができる。
図７は、本実施形態の第４変形例に係るスイッチ装置１０の構成を示す。本変形例に係るスイッチ装置１０は、図１に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。
本変形例に係るスイッチ装置１０は、ｎチャネル型の第３の半導体スイッチ２０−３と、ｐチャネル型の第４の半導体スイッチ２０−４とを備える。図７に示す第３の半導体スイッチ２０−３および第４の半導体スイッチ２０−４は、図１〜図３に示した半導体スイッチ２０と同一の構成および機能を有するので、以下相違点を除き説明を省略する。ｎチャネル型の第３の半導体スイッチ２０−３およびｐチャネル型の第４の半導体スイッチ２０−４のそれぞれは、ドレイン電極３６が第１端子１２に接続され、ソース電極３８が第２端子１４に接続される。
駆動部２２は、第３の半導体スイッチ２０−３および第４の半導体スイッチ２０−４のうち一方を充電する場合には他方を放電するように、第３の半導体スイッチ２０−３および第４の半導体スイッチ２０−４のそれぞれのトンネルゲート５２に対して極性の異なる駆動電圧を印加する。これにより、第３の半導体スイッチ２０−３および第４の半導体スイッチ２０−４は、一方がオンすれば他方もオンし、一方がオフすれば他方もオフする。すなわち、第３の半導体スイッチ２０−３および第４の半導体スイッチ２０−４は、ともにオンし、ともにオフすることができる。このようなスイッチ装置１０によれば、オン時の直流伝達特性を良くし、オン時の伝送歪を小さくすることができる。
図８は、本実施形態の第５変形例に係るスイッチ装置１０の構成を示す。本変形例に係るスイッチ装置１０は、図１〜３に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。
本変形例に係る半導体スイッチ２０は、フローティングゲート５０上における互いに異なる領域に形成された複数のトンネルゲート５２を有する。さらに、本変形例に係るスイッチ装置１０は、選択部６４と、供給部６６とを更に備える。選択部６４は、複数のトンネルゲート５２のうち少なくとも一つのトンネルゲート５２を選択する。選択部６４は、一例として、一つのトンネルゲート５２を選択してもよいし、これに代えて、トンネルゲート５２の組み合わせを選択してもよい。
供給部６６は、選択部６４により選択されたトンネルゲート５２に駆動部２２から出力された駆動電圧を供給する。供給部６６は、一例として、選択したトンネルゲート５２へ駆動電圧を供給する接続経路をオンとし、それ以外のトンネルゲート５２へ駆動電圧を供給する接続経路をオフとするスイッチにより、駆動電圧の供給先となるトンネルゲート５２を切り替えてよい。
このスイッチは、複数のパストランジスタによって、駆動部２２と複数のトンネルゲート５２との間の接続経路をオン／オフしてよい。このパストランジスタは、半導体スイッチ２０と比べて小さくてよく、例えば半導体スイッチ２０と比べて１／１００程度の大きさであってよい。この場合、選択されたトンネルゲート５２に駆動電圧を供給するパストランジスタ以外のパストランジスタはオフであるので、半導体スイッチ２０は、パストランジスタを設けたことによりゲート結合容量（Ｃ）に新たに追加される容量は小さい。このようなスイッチ装置１０によれば、トンネルゲート５２が劣化して十分なトンネル電流が得られなくなった場合であっても、劣化してない他のトンネルゲート５２に切り替えることができるので、より長寿命で、信頼性をより高くすることができる。
また、本変形例に係るスイッチ装置１０は、診断部６８を更に備えてよい。診断部６８は、それぞれのトンネルゲート５２を選択した場合における第１端子１２と第２端子１４との間の接続および切断特性を診断する。診断部６８は、一例として、第１端子１２と第２端子１４との間の接続および切断特性を検出し、検出結果に基づきトンネルゲート５２を使用できるか否かを診断してよい。診断部６８は、一例として、それぞれのトンネルゲート５２を選択した場合における第１端子１２と第２端子１４との間のオン抵抗およびオフ抵抗を検出し、オン抵抗が所定の第１閾値以下且つオフ抵抗が所定の第２閾値以上の場合に使用できるとして診断してよい。診断部６８は、一例として、第１端子１２と第２端子１４との間を直接検出してオン抵抗およびオフ抵抗を測定してよいし、これに代えて、ドライバ回路或いは直流試験ユニットによりスイッチ装置１０に信号を供給して、出力信号の特性を計測してもよい。
スイッチ装置１０が診断部６８を備える場合、選択部６４は、診断部６８による診断結果に応じてトンネルゲート５２を選択してよい。選択部６４は、一例として、複数のトンネルゲート５２のうち使用可能と診断されたトンネルゲート５２を選択してよい。これにより、スイッチ装置１０によれば、不良であるトンネルゲート５２を除き、使用可能なトンネルゲート５２を選択することができる。
また、診断部６８は、以上の診断処理に代えて、第１のトンネルゲート５２を選択した場合における第１端子１２と第２端子１４との間の接続および切断特性を診断してもよい。診断部６８は、一例として、直前の試験時に用いられた第１のトンネルゲート５２を選択した場合における、第１端子１２と第２端子１４との間の特性を診断してよい。そして、選択部６４は、第１のトンネルゲート５２を選択した場合におけるトンネルゲート５２による診断結果が不良の場合、第２のトンネルゲート５２を選択してよい。選択部６４は、一例として、過去の試験において用いられてない第２のトンネルゲート５２を選択してよい。これにより、スイッチ装置１０によれば、経時変化によりトンネルゲート５２の特性が劣化した場合、次の新たなトンネルゲート５２に順次に切り替えていくことができる。
図９は、本実施形態の第６変形例に係る半導体スイッチ２０の構成を示す。本変形例に係るスイッチ装置１０は、図１〜３に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。
本変形例に係るスイッチ装置１０は、マイクロストリップライン基板７０を更に備えてよい。マイクロストリップライン基板７０は、第１半導体層７２と、第１絶縁層７４と、第２半導体層７６と、グランド層７８と、層間絶縁膜８０と、第１伝送線路８２及び第２伝送線路８４が形成された配線層８１と、ビア８６とを備える。
第１半導体層７２は、一例として、シリコン基板であってよい。第１絶縁層７４は、第１半導体層７２上に形成され、上層の第２半導体層７６と下層の第１半導体層７２との間を絶縁する。第２半導体層７６は、第１絶縁層７４上に形成される。第２半導体層７６は、一例として、シリコン膜であってよい。
グランド層７８は、第２半導体層７６上に形成される。グランド層７８は、導電性を有する材料により形成され、グランドに接続される。層間絶縁膜８０は、グランド層７８上に形成され、上層の配線層８１と、下層のグランド層７８との間を絶縁する。配線層８１は、配線が形成される。配線層８１は、複数の層により形成されていてよい。配線層８１が複数の層により形成されている場合、マイクロストリップライン基板７０は、各配線層８１の間に層間絶縁膜８０を備え、配線層８１の間を絶縁してよい。少なくとも１つの配線層８１は、第１伝送線路８２および第２伝送線路８４を含む。
第１伝送線路８２および第２伝送線路８４は、層間絶縁膜８０上に形成された、信号を伝送する金属等の配線である。第１伝送線路８２および第２伝送線路８４は、グランド層７８との間でマイクロストリップラインを形成する。従って、第１伝送線路８２および第２伝送線路８４は、高周波信号を伝送することができる。また、グランド層７８は、配線層８１に形成されてもよい。また、第１半導体層７６は、配線が形成されてもよい。
さらに、第１伝送線路８２は、一端が第１端子１２と接続され、他端が当該マイクロストリップライン基板７０上に形成された半導体スイッチ２０のドレイン電極３６またはソース電極３８に接続される。第２伝送線路８４は、一端が第２端子１４と接続され、他端が当該マイクロストリップライン基板７０上に形成された半導体スイッチ２０の第２伝送線路８４が接続された電極に対し他方のソース電極３８またはドレイン電極３６に接続される。なお、第１伝送線路８２および第２伝送線路８４は、当該マイクロストリップライン基板７０における表面に形成されたパットを介して他の基板に設けられた第１端子１２および第２端子１４に接続されてもよいし、当該マイクロストリップライン基板７０内における他の集積回路に設けられた第１端子１２および第２端子１４に接続されてもよい。
ビア８６は、層間絶縁膜８０および配線層８１を貫くように形成され、グランド層７８から、当該マイクロストリップライン基板７０における表面に形成されたグランドパットとの間を電気的に接続する。このグランドパットは、一例として、例えばフリップチップボンディングにより他の基板に当該マイクロストリップライン基板７０を実装するためのパットであってよい。
このような本変形例に係るスイッチ装置１０によれば、リードフレームおよびボンディングワイヤ等の配線を少なくすることができるので、浮遊インダクタンスおよびキャパシタンスを小さくし、さらに、インピーダンス不整合点を少なくできる。なお、第１伝送線路８２および第２伝送線路８４は、マイクロストリップラインに代えて、コプレナー線路、半導体基板に形成されたその他の伝送構造の線路であってもよい。
図１０は、本実施形態に係る試験装置１００の構成を示す。試験装置１００は、被試験デバイス２００を試験する。試験装置１００は、一例として、被試験デバイス２００に対して、論理試験および直流試験をする。試験装置１００は、試験信号生成部１１０と、ドライバ１２０と、コンパレータ１３０と、判定部１４０と、直流試験ユニット１５０と、第５の半導体スイッチ２０−５と、第６の半導体スイッチ２０−６とを備える。なお、図１０に示す第５の半導体スイッチ２０−５および第６の半導体スイッチ２０−６は、図１〜図３に示した半導体スイッチ２０と同一の構成および機能を有するので、以下相違点を除き説明を省略する。
試験信号生成部１１０は、被試験デバイス２００に入力すべき試験信号を生成する。試験信号生成部１１０は、一例として、パターン発生器と、波形成形器とを有してよい。パターン発生器は、試験信号の波形を指定する試験パターンを発生する。波形成形器は、パターン発生器から出力された試験パターンに応じた試験信号を生成する。
ドライバ１２０は、試験信号生成部１１０により生成された試験信号を、入出力端子１６０を介して被試験デバイス２００に供給する。コンパレータ１３０は、入力端がドライバ１２０の出力端に接続され、被試験デバイス２００から出力された出力信号を入出力端子１６０を介して入力し、入力した出力信号の論理を検出する。判定部１４０は、コンパレータ１３０により検出された出力信号を判定する。判定部１４０は、一例として、コンパレータ１３０により検出された出力信号の論理に基づいて被試験デバイス２００の良否を判定する。直流試験ユニット１５０は、入出力端子１６０を介して被試験デバイス２００に対して所定の直流電圧を供給する。試験装置１００は、直流試験ユニット１５０を用いて、一例として、電流印加電圧試験をしてもよいし、電圧印加電流試験をしてもよい。
第５の半導体スイッチ２０−５は、ドライバ１２０の出力端またはコンパレータ１３０の入力端の少なくも一方および被試験デバイス２００の入出力端を第１端子１２および第２端子１４とした場合における、第１端子１２および第２端子１４の間に配置される。そして、第５の半導体スイッチ２０−５は、第１端子１２と第２端子１４との間を電気的に接続または切断する。本実施形態においては、第５の半導体スイッチ２０−５は、ドライバ１２０の出力端およびコンパレータ１３０の入力端の接続点と、入出力端子１６０との間に配置される。本実施形態において、第５の半導体スイッチ２０−５は、論理試験をする場合にはオンとされ、論理試験をしない場合にはオフとされる。すなわち、第５の半導体スイッチ２０−５は、試験信号および出力信号の伝送をオン／オフするＩ／Ｏリレーとして機能する。
第６の半導体スイッチ２０−６は、直流試験ユニット１５０の出力端および被試験デバイス２００の入出力端を第１端子１２および第２端子１４とした場合における、第１端子１２および第２端子１４の間に配置される。そして、第６の半導体スイッチ２０−６は、第１端子１２と第２端子１４との間を電気的に接続または切断する。本実施形態においては、第６の半導体スイッチ２０−６は、直流試験ユニット１５０の出力端と入出力端子１６０との間に配置される。本実施形態において、第６の半導体スイッチ２０−６は、直流試験をする場合にはオンとされ、直流試験をしない場合にはオフとされる。すなわち、第６の半導体スイッチ２０−６は、直流電圧の伝送をオン／オフするＤＣリレーとして機能する。
このような試験装置１００によれば、ＲＣ積の小さい第５の半導体スイッチ２０−５をＩ／Ｏリレーとして用いるので、高周波の試験信号および出力信号を低歪で伝送でき、さらに、直流から数１０ＧＨｚ程度までの広い帯域の試験信号および出力信号を低損失で伝送できる。また、試験装置１００によれば、第５の半導体スイッチ２０−５のインピーダンス不整合点が少ないので、ドライバ１２０およびコンパレータ１３０と被試験デバイス２００との間の伝送路のインピーダンスを、正確に所定のインピーダンス（例えば５０Ω）に一致させることができる。さらにまた、試験装置１００によれば、第５の半導体スイッチ２０−５の直流オン抵抗が小さいので、試験信号および出力信号の損失、波形歪を小さくすることができる。
また、このような試験装置１００によれば、オフ時の静電容量が小さい第６の半導体スイッチ２０−６をＤＣリレーとして用いるので、論理試験時において、ドライバ１２０およびコンパレータ１３０と被試験デバイス２００との間の伝送路のインピーダンスに第６の半導体スイッチ２０−６が与える影響を、少なくすることができる。また、試験装置１００によれば、第６の半導体スイッチ２０−６の直流オン抵抗が小さいので、直流試験ユニット１５０の出力端と被試験デバイス２００の入出力端とのＤＣレベルの誤差を小さくすることができる。
さらに、試験装置１００によれば、第５の半導体スイッチ２０−５および第６の半導体スイッチ２０−６の寿命が長いので、平均故障期間を長くすることができる。試験装置１００によれば、第５の半導体スイッチ２０−５および第６の半導体スイッチ２０−６が小型であり構成が簡易であるので、装置を小型とし、製造コストを低くすることができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (11)

  1. 第１端子と第２端子との間を電気的に接続または切断するスイッチ装置であって、
    半導体層と、
    前記半導体層に形成され、前記第１端子に接続されたドレイン電極と、
    前記半導体層に形成され、前記第２端子に接続されたソース電極と、
    前記ドレイン電極と前記ソース電極との間における前記半導体層上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され、内部に電荷を保持するフローティングゲートと、
    前記フローティングゲート上に形成され、印加された駆動電圧に応じてトンネル電流を流して前記フローティングゲートを充電または放電するトンネルゲートと
    を備えるスイッチ装置。
  2. 前記駆動電圧を制御することにより前記トンネルゲートに前記フローティングゲートを充電または放電させて、前記ドレイン電極と前記ソース電極との間をオンまたはオフする駆動部を更に備える請求項１に記載のスイッチ装置。
  3. 前記トンネルゲートは、前記フローティングゲート上における面積が、前記フローティングゲートの前記半導体層上における面積よりも小さい
    請求項２に記載のスイッチ装置。
  4. 前記フローティングゲート上における互いに異なる領域に形成された複数の前記トンネルゲートを備え、
    複数の前記トンネルゲートのうち少なくとも一つの前記トンネルゲートを選択する選択部と、
    選択された前記トンネルゲートに前記駆動部から出力された前記駆動電圧を供給する供給部とを更に備える
    請求項３に記載のスイッチ装置。
  5. それぞれの前記トンネルゲートを選択した場合における前記第１端子と前記第２端子との間の接続および切断特性を診断する診断部を更に備え、
    前記選択部は、前記診断部による診断結果に応じて前記トンネルゲートを選択する請求項４に記載のスイッチ装置。
  6. 第１の前記トンネルゲートを選択した場合における前記第１端子と前記第２端子との間の接続および切断特性を診断する診断部を更に備え、
    前記選択部は、前記第１のトンネルゲートを選択した場合における前記診断部による診断結果が不良の場合、第２の前記トンネルゲートを選択する請求項４に記載のスイッチ装置。
  7. 前記半導体層内に形成され、前記ドレイン電極、前記ソース電極および前記ドレイン電極と前記ソース電極との間のチャネルを少なくとも含む領域を、他の領域から絶縁するチャネル間絶縁部を更に備える
    請求項１に記載のスイッチ装置。
  8. 前記チャネル間絶縁部は、半導体基板上に形成された絶縁層上に形成された請求項７に記載のスイッチ装置。
  9. 前記半導体層上に形成された少なくとも１つの配線層に形成され、信号を伝送する第１伝送線路および第２伝送線路と、
    前記配線層の間および前記配線層と前記半導体層との間を絶縁する層間絶縁膜と
    を更に備え、
    前記第１端子は、前記第１伝送線路の一端と接続し、
    前記第２端子は、前記第２伝送線路の一端と接続する
    請求項１に記載のスイッチ装置。
  10. 前記第１伝送線路および前記第２伝送線路は、マイクロストリップラインである
    請求項９に記載のスイッチ装置。
  11. 被試験デバイスを試験する試験装置であって、
    試験信号を生成する試験信号生成部と、
    前記試験信号を前記被試験デバイスに供給するドライバと、
    前記被試験デバイスから出力された出力信号を検出するコンパレータと、
    前記コンパレータにより検出された出力信号を判定する判定部と、
    前記ドライバの出力端または前記コンパレータの入力端の少なくとも一方および前記被試験デバイスの入出力端を第１端子および第２端子とした場合における、前記第１端子と前記第２端子との間を電気的に接続または切断するスイッチ装置を備え、
    前記スイッチ装置は、
    半導体層と、
    前記半導体層に形成され、前記第１端子に接続されたドレイン電極と、
    前記半導体層に形成され、前記第２端子に接続されたソース電極と、
    前記ドレイン電極と前記ソース電極との間における前記半導体層上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され、内部に電荷を保持するフローティングゲートと、
    前記フローティングゲート上に形成され、印加された駆動電圧に応じてトンネル電流を流して前記フローティングゲートを充電または放電するトンネルゲートと
    を備える試験装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2010046997A1 (ja) * 2008-10-24 2012-03-15 株式会社アドバンテスト 電子デバイスおよび製造方法
JP2012013446A (ja) * 2010-06-29 2012-01-19 Advantest Corp ピンエレクトロニクス回路およびそれを用いた試験装置
CN103064773A (zh) 2011-10-24 2013-04-24 鸿富锦精密工业（深圳）有限公司 测试负载卡
US9912448B2 (en) * 2012-02-13 2018-03-06 Sentinel Connector Systems, Inc. Testing apparatus for a high speed communications jack and methods of operating the same
US9466731B2 (en) * 2014-08-12 2016-10-11 Empire Technology Development Llc Dual channel memory
EP3200033B1 (de) * 2016-01-29 2019-07-10 Siemens Aktiengesellschaft Anordnung mit zumindest zwei peripherie-einheiten und mit einem sensor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63184367A (ja) * 1987-01-26 1988-07-29 Nec Corp Ｍｏｓ型不揮発性半導体記憶装置
JPH03208409A (ja) * 1990-01-10 1991-09-11 Sharp Corp 自己保持型半導体装置及び自己保持型半導体リレー装置
JPH09237307A (ja) * 1996-11-18 1997-09-09 Sunao Shibata 半導体装置
JP2004094922A (ja) * 2002-07-08 2004-03-25 Toshiba Corp 有効期限付き機能利用装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10294488A (ja) 1997-04-21 1998-11-04 Nec Corp 半導体装置
US20020113268A1 (en) * 2000-02-01 2002-08-22 Jun Koyama Nonvolatile memory, semiconductor device and method of manufacturing the same
JP2004185896A (ja) 2002-12-02 2004-07-02 Hitachi Ltd 高周波対応リードリレー
JP4489366B2 (ja) * 2003-03-17 2010-06-23 株式会社日立製作所 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63184367A (ja) * 1987-01-26 1988-07-29 Nec Corp Ｍｏｓ型不揮発性半導体記憶装置
JPH03208409A (ja) * 1990-01-10 1991-09-11 Sharp Corp 自己保持型半導体装置及び自己保持型半導体リレー装置
JPH09237307A (ja) * 1996-11-18 1997-09-09 Sunao Shibata 半導体装置
JP2004094922A (ja) * 2002-07-08 2004-03-25 Toshiba Corp 有効期限付き機能利用装置

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