JP4245053B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、高電圧用ＩＣに適用することができる半導体装置およびその製造方法に関する。

従来より、例えば三相モータを駆動するパワーデバイスでは、主電源が例えば１００Ｖ〜４００Ｖと高電圧である。このため、パワーデバイスを駆動する駆動回路には、フォトカプラやＬＤＭＯＳトランジスタを備えた高電圧ＩＣ（ＨＶＩＣ）が用いられている。

上記高電圧ＩＣとして例えば６００Ｖ以上の高電圧を扱うものでは、６００Ｖ以上の耐圧が必要となるが、単体のＬＤＭＯＳトランジスタで６００Ｖ以上の耐圧を確保することは困難であるため、耐圧６００Ｖ以下のＬＤＭＯＳトランジスタを連結して耐圧を確保するタンデム構造が知られている。

しかし、このタンデム構造では、ＬＤＭＯＳトランジスタを分圧する分圧抵抗値は数ＭΩと高い。このため、高電圧ＩＣにおいてサージ突入時に基板側の寄生容量に電流が流れ込んでしまい、１つのＬＤＭＯＳトランジスタにかかる電圧が大きくなって結果的に耐量が小さくなってしまうという問題があった。

そこで、分圧抵抗と並列に平滑コンデンサを配置してサージ電流を流すことにより、タンデム構造の各段の電圧を分散してサージ破壊を防止する構造が、例えば特許文献１で提案されている。
特開２００６−１４８０５８号公報

上記構造を有する高電圧ＩＣにおいて、タンデム構造における各段の平滑コンデンサのリークや分圧抵抗の抵抗値を検査する場合、これら平滑コンデンサおよび分圧抵抗の両端に検査用のパッドを設け、各パッドに電流を流すことにより平滑コンデンサのリークを検査することが考えられる。

しかし、平滑コンデンサは分圧抵抗に並列接続されているため、各検査用のパッドに流した電流が分圧抵抗に流れてしまう。このため、平滑コンデンサに微弱なリークが生じていたとしても、当該異常を検出することができなかった。

本発明は、上記点に鑑み、平滑コンデンサのリークおよび分圧抵抗の抵抗値を正しく検査することができる半導体装置およびその製造方法を提供することを目的とする。

上記目的を達成するため、本発明の第１の特徴では、複数のトランジスタ（１０、９０）の各ゲートに検査パッド（２０）がそれぞれ接続され、各ゲート間にコンデンサ（７０、７１）が接続されており、複数のトランジスタ（１０、９０）がオンになった場合に分圧抵抗（５０）に電流が流れるように分圧抵抗（５０）にダイオード（６０）が直列接続され、当該分圧抵抗（５０）とダイオード（６０）との直列接続がコンデンサ（７０、７１）に並列接続されており、ダイオード（６０）に順方向バイアスを与えるように検査パッド（２０）間に電圧が印加されると、検査パッド（２０）間に分圧抵抗（５０）およびダイオード（６０）を経由する経路が形成され、ダイオード（６０）に逆方向バイアスを与えるように検査パッド（２０）間に電圧が印加されると、検査パッド（２０）間にコンデンサ（７０、７１）を経由する経路が形成されるようになっていることを特徴とする。

これにより、分圧抵抗（５０）の抵抗値を検査する際、コンデンサ（７０、７１）に電流が流れないようにすることができ、分圧抵抗（５０）の抵抗値を検査することができる。また、コンデンサ（７０、７１）のリークを検査する際、分圧抵抗（５０）に電流が流れないようにすることができ、コンデンサ（７０、７１）にリーク電流が流れるか否かを検査することができる。

上記構成を有する半導体装置において、本発明の第２の特徴では、ダイオード（６０）に順方向バイアスを与えるように検査パッド（２０）間に電圧を印加し、検査パッド（２０）間に分圧抵抗（５０）およびダイオード（６０）を経由する経路が形成することで、分圧抵抗（５０）の抵抗値を検査する分圧抵抗検査工程と、ダイオード（６０）に逆方向バイアスを与えるように検査パッド（２０）間に電圧を印加し、検査パッド（２０）間にコンデンサ（７０、７１）を経由する経路を形成することで、コンデンサ（７０、７１）のリーク電流を検査する平滑コンデンサ検査工程とを有していることを特徴とする。

このようにして、複数のトランジスタ（１０、９０）において隣り合うトランジスタのゲート間の分圧抵抗（５０）の抵抗値およびコンデンサ（７０、７１）のリークチェックを行うことができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される半導体装置は、例えば１５Ｖの低電圧領域と例えば６００Ｖの高電圧領域との間で信号伝達を行うためのレベルシフト素子として適用されるものである。

図１は、本発明に係る半導体装置の等価回路を示したものである。この図に示されるように、Ｎｃｈ型のＬＤＭＯＳトランジスタ１０が複数段に接続されている。また、各ＬＤＭＯＳトランジスタ１０の各ゲートに検査パッド２０がそれぞれ接続されている。

上記各ＬＤＭＯＳトランジスタ１０のうちソースがグランドに接続されるもののゲートに外部から入力信号が入力されるようになっている。そして、ＬＤＭＯＳトランジスタ１０の最上段のＬＤＭＯＳトランジスタ１０のドレインが抵抗３０を介して電源４０に接続されている。当該抵抗３０に印加される電圧が出力信号として外部に出力される。

また、各ＬＤＭＯＳトランジスタ１０の各ゲート間に分圧抵抗５０とダイオード６０とが直列に接続されている。さらに、各ＬＤＭＯＳトランジスタ１０の各ゲート間に平滑コンデンサ７０が接続されている。すなわち、分圧抵抗５０とダイオード６０との直列接続に平滑コンデンサ７０が並列接続されている。

分圧抵抗５０は、電源４０の一定電圧を抵抗値に応じて分圧するものである。また、平滑コンデンサ７０は、分圧抵抗５０が電源４０の電圧変動に追従できなくなる場合に抵抗として機能する。

ダイオード６０は、各ＬＤＭＯＳトランジスタ１０の各ゲート間において、電源４０側がアノード、グランド側がカノードとなるように分圧抵抗５０に直列接続されている。すなわち、図１に示される回路が動作する際、分圧抵抗５０に電流が流れる向きに接続されている。以上が、本実施形態に係る半導体装置の回路接続形態である。

図２は、図１に示される半導体装置の破線部分の平面レイアウトを示したものである。また、図３（ａ）は、図２のＡ−Ａ断面図、図３（ｂ）は図２のＢ−Ｂ断面図である。図２に示されるように、分圧抵抗５０は抵抗材料が波状に設けられている。

図３（ａ）に示されるように、半導体基板８０上にＬＯＣＯＳ膜８１が形成されている。半導体基板８０として、例えばＳＯＩ基板が採用される。また、図３（ａ）では半導体基板８０の構造を省略してある。

そして、ＬＯＣＯＳ膜８１上にポリシリコン層８２が形成されており、当該ポリシリコン層８２上に層間膜８３を介して金属層８４が形成されている。すなわち、ポリシリコン層８２、金属層８４、そしてポリシリコン層８２と金属層８４とに挟まれた層間膜８３によって平滑コンデンサ７０が構成されている。さらに、金属層８４上に層間膜８３を介して分圧抵抗５０が設けられている。当該分圧抵抗５０は層間膜８３によって覆われている。

図２に示されるように、上記ポリシリコン層８２は配線接続部８２ａを有しており、金属層８４も配線接続部８４ａを有している。これら配線接続部８２ａ、８４ａは、図１に示される回路形態となるように積層配線にそれぞれ接続される。

また、図３（ｂ）に示されるように、半導体基板８０に複数のトレンチ８５が形成されており、当該トレンチ８５によって領域が絶縁分離されている。このような半導体基板８０のうちダイオード６０に対応する領域では、Ｎ−型層６１の表層部にアノードとしてのＰ型領域６２とカノードとしてのＮ＋型領域６３とが離間して設けられ、Ｎ−型層６１の表面がＰ型領域６２とＮ＋型領域６３とが露出するようにＬＯＣＯＳ膜６４で覆われている。

他方、半導体基板８０のうちＬＤＭＯＳトランジスタ１０に対応する領域では、Ｎ−−型層１１の表層部に離間したＰ−型領域１２が設けられ、各Ｐ−型領域１２の表層部にＮ＋型領域１３が設けられている。また、各Ｐ−型領域１２の間にＮ−型領域１４が形成されている。そして、Ｎ＋型領域１３の一方がソース、他方がドレインとなり、ＬＯＣＯＳ膜１５上に形成されたゲート用ポリシリコン層１６がゲートとなる。

図２に示される構成が一つのセルを構成し、当該セルが複数個並べられることで半導体装置が構成されている。また、各セルの各ＬＤＭＯＳトランジスタ１０はトレンチ８５や図示しない絶縁層によって互いに絶縁されている。そして、各セル上に形成された図示しない積層配線によって各セルが電気的に接続された状態になっている。すなわち、図１において、破線で囲んだ領域が図２に示される１つのセルに該当する。

次に、上記半導体装置の製造方法について説明する。まず、ＳＯＩ基板としての半導体基板８０を用意し、当該半導体基板８０にトレンチ８５を形成してシリコン層を区画する。続いて、周知の半導体プロセスによってダイオード６０やＬＤＭＯＳトランジスタ１０を形成する。このとき、ダイオード６０やＬＤＭＯＳトランジスタ１０を形成する工程で検査パッド２０も形成する。

この後、ＬＯＣＯＳ膜８１上にポリシリコン層８２、層間膜８３、金属層８４、分圧抵抗５０を形成する。この場合、下層のポリシリコン層８２の配線接続部８２ａや金属層８４の配線接続部８４ａに接続した配線を、例えばビアホール等を介して上層部に引き伸ばす。そして、半導体基板８０の上層部に図１に示される接続形態となるように積層配線を形成する。

このようにして製造された半導体装置について、分圧抵抗５０の抵抗値を検査する分圧抵抗検査工程、および平滑コンデンサ７０のリークを検査する平滑コンデンサ検査工程を行う。具体的には、各ＬＤＭＯＳトランジスタ１０の各ゲートに接続した検査パッド２０間に電圧を印加し、当該電圧をモニタすることによって分圧抵抗５０の抵抗値を計測し、または平滑コンデンサ７０のリークを検査する。

まず、ダイオード６０に順方向バイアスを与えるように検査パッド２０に電圧を印加する。これにより、平滑コンデンサ７０に電流が流れないため、検査パッド２０間に分圧抵抗５０およびダイオード６０を経由する経路が形成される。これにより、分圧抵抗５０の抵抗値を測定し、分圧抵抗５０の抵抗値が規定値を満たすか否かを検査する。

続いて、ダイオード６０に逆方向バイアスを与えるように検査パッド２０に電圧を印加する。これにより、分圧抵抗５０に電流が流れないため、検査パッド２０間に平滑コンデンサ７０を経由する経路が形成される。これにより、平滑コンデンサ７０に流れるリーク電流が規定値を満たすか否かを検査し、平滑コンデンサ７０のリークチェックを行う。

なお、ダイオード６０の逆方向のリーク電流が、平滑コンデンサ７０のリーク電流の規格よりも大きい場合、低温でダイオード６０のリーク電流を減らして検査を行うこともできる。

そして、図１に示されるＬＤＭＯＳトランジスタ１０の段数分すべてについて上記検査を行う。こうして、平滑コンデンサ７０および分圧抵抗５０が規格値を満たすか否かについて検査を行う。このような検査工程を経て、図１に示される半導体装置が完成する。

次に、図１に示される回路の作動について説明する。まず、上述のように、ソースがグランドに接続されたＬＤＭＯＳトランジスタ１０のゲートに外部から入力信号が入力されるようになっている。以下、当該ＬＤＭＯＳトランジスタ１０を第１段のＬＤＭＯＳトランジスタ１０といい、電源４０側に接続されていくＬＤＭＯＳトランジスタ１０を第２段のＬＤＭＯＳトランジスタ１０、第３段のＬＤＭＯＳトランジスタ１０という。本実施形態では、第３段のＬＤＭＯＳトランジスタ１０が電源４０にもっとも近い最上段のトランジスタとなる。

具体的には、第１段のＬＤＭＯＳトランジスタ１０のゲートに入力信号が入力されると、第１段のＬＤＭＯＳトランジスタ１０のドレイン電位が低下する。これに伴い、第２段のＬＤＭＯＳトランジスタ１０のソース電位が低下するので、第２段のＬＤＭＯＳトランジスタ１０のゲート−ソース間電位が上昇し、第２段のＬＤＭＯＳトランジスタ１０がオンする。同様に、第２段のＬＤＭＯＳトランジスタ１０がオンしたことで、第３段のＬＤＭＯＳトランジスタ１０がオンする。このようにして、すべてのＬＤＭＯＳトランジスタ１０をほぼ同時にオンすることができる。

このようにしてすべてのＬＤＭＯＳトランジスタ１０がオンすると、もっとも電源４０側の第３段のＬＤＭＯＳトランジスタ１０に接続された抵抗３０を介して出力信号が外部に出力される。

以上説明したように、本実施形態では、タンデム構造を構成する各ＬＤＭＯＳトランジスタ１０のゲートに検査パッド２０をそれぞれ接続する。さらに、各ＬＤＭＯＳトランジスタ１０がオンしたときに、分圧抵抗５０に電流が流れるように分圧抵抗５０にダイオード６０を直列接続したことが特徴となっている。

これにより、分圧抵抗５０の抵抗値を検査する際、ダイオード６０に順方向バイアスを与えるように検査パッド２０に電圧を印加することで、平滑コンデンサ７０に電流が流れないようにすることができる。また、検査パッド２０間に分圧抵抗５０およびダイオード６０を経由する経路を形成することができるので、分圧抵抗５０の抵抗値を検査することができる。

また、平滑コンデンサ７０のリークを検査する際、ダイオード６０に逆方向バイアスを与えるように検査パッド２０に電圧を印加することで、分圧抵抗５０に電流が流れないようにすることができる。また、検査パッド２０間に平滑コンデンサ７０を経由する経路を形成することができるので、平滑コンデンサ７０にリーク電流が流れるか否かのリークチェックを行うことができる。

（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。上記第１実施形態では、ＬＤＭＯＳトランジスタ１０としてＮｃｈ型のものを採用しているが、本実施形態では、Ｐｃｈ型のものを用いることが特徴となっている。

図４は、本発明の第２実施形態に係る半導体装置の等価回路を示した図である。この図に示されるように、Ｐｃｈ型のＬＤＭＯＳトランジスタ９０が複数段に接続されている。この場合も第１実施形態と同様に、分圧抵抗５０に電流が流れる向きにダイオード６０を分圧抵抗５０に直列接続し、各ＬＤＭＯＳトランジスタ９０の各ゲートに検査パッド２０を設ける。これにより、第１実施形態と同様の方法で分圧抵抗５０および平滑コンデンサ７０の検査を行うことができる。

（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分についてのみ説明する。上記各実施形態では、ＬＤＭＯＳトランジスタ１０の各ゲート間に平滑コンデンサ７０を１つ接続していたが、本実施形態では平滑コンデンサ７０に加えてさらに他のコンデンサを並列接続することが特徴となっている。

図５は、本発明の第３実施形態に係る半導体装置を示した図であり、（ａ）は平面図、（ｂ）は（ａ）のＣ−Ｃ断面図である。図５（ａ）に示されるように、半導体基板８０上に電気的に接続された配線接続部８６が設けられている。当該配線接続部８６は、積層配線を介してポリシリコン層８２の接続部である配線接続部８４ａに接続されている。すなわち、図５（ｂ）に示されるように、ポリシリコン層８２、ＬＯＣＯＳ膜８１、そして半導体基板８０によってコンデンサ７１が構成されている。

以上のように、半導体基板８０とポリシリコン層８２とを配線で接続することで、平滑コンデンサを追加することができ、各ゲート間に平滑コンデンサ７０およびコンデンサ７１を並列接続した回路形態を構成することができる。

（他の実施形態）
上記各実施形態では、ＬＤＭＯＳトランジスタ１０は三段に構成されているが、レベルシフト素子として必要とする耐圧に応じて段数を設定することができる。また、タンデム構造を構成するトランジスタとして、ＬＤＭＯＳトランジスタ１０の他にＩＧＢＴを採用することもできる。

また、図６に示されるように、ダイオード６０とＬＤＭＯＳトランジスタ１０を分離するトレンチ８５の数を１つにすることもできる。

本発明の第１実施形態に係る半導体装置の等価回路を示した図である。 図１に示される半導体装置の破線部分の平面レイアウトを示した図である。 （ａ）は図２のＡ−Ａ断面図、（ｂ）は図２のＢ−Ｂ断面図である。 本発明の第２実施形態に係る半導体装置の等価回路を示した図である。 本発明の第３実施形態に係る半導体装置を示した図であり、（ａ）は平面図、（ｂ）は（ａ）のＣ−Ｃ断面図である。 他の実施形態において、ダイオードとＬＤＭＯＳトランジスタとを分離するトレンチの数の一例を示した図である。

符号の説明

１０、９０…ＬＤＭＯＳトランジスタ、２０…検査パッド、５０…分圧抵抗、６０…ダイオード、７０…平滑コンデンサ。

Claims (2)

1. 互いに絶縁分離され、グランド電位と一定電圧との間で直列接続された複数のトランジスタ（１０、９０）と、
   前記複数のトランジスタ（１０、９０）において隣り合うトランジスタのゲート間に直列接続された分圧抵抗（５０）およびダイオード（６０）と、
   前記複数のトランジスタ（１０、９０）において隣り合うトランジスタのゲート間に接続されると共に、前記分圧抵抗（５０）と前記ダイオード（６０）との直列接続に対して並列に接続されたコンデンサ（７０、７１）と、
   前記複数のトランジスタ（１０、９０）の各ゲートにそれぞれ接続された検査パッド（２０）とを備え、
   前記ダイオード（６０）は、前記複数のトランジスタ（１０、９０）がオンになった場合に前記分圧抵抗（５０）に電流が流れるように前記分圧抵抗（５０）に直列接続されており、
   前記ダイオード（６０）に順方向バイアスを与えるように前記検査パッド（２０）間に電圧が印加されると、前記検査パッド（２０）間に前記分圧抵抗（５０）および前記ダイオード（６０）を経由する経路が形成されるようになっており、
   前記ダイオード（６０）に逆方向バイアスを与えるように前記検査パッド（２０）間に電圧が印加されると、前記検査パッド（２０）間に前記コンデンサ（７０、７１）を経由する経路が形成されるようになっていることを特徴とする半導体装置。
2. 互いに絶縁分離され、グランド電位と一定電位との間で直列接続された複数のトランジスタ（１０、９０）と、
   前記複数のトランジスタ（１０、９０）において隣り合うトランジスタのゲート間に直列接続された分圧抵抗（５０）およびダイオード（６０）と、
   前記複数のトランジスタ（１０、９０）において隣り合うトランジスタのゲート間に接続されると共に、前記分圧抵抗（５０）と前記ダイオード（６０）との直列接続に対して並列に接続されたコンデンサ（７０、７１）と、
   前記複数のトランジスタ（１０、９０）の各ゲートにそれぞれ接続された検査パッド（２０）とを備え、
   前記複数のトランジスタ（１０、９０）がオンになった場合に前記分圧抵抗（５０）に電流が流れるように前記分圧抵抗（５０）に前記ダイオード（６０）が直列接続された半導体装置の製造方法であって、
   前記ダイオード（６０）に順方向バイアスを与えるように前記検査パッド（２０）間に電圧を印加し、前記検査パッド（２０）間に前記分圧抵抗（５０）および前記ダイオード（６０）を経由する経路を形成することで、前記分圧抵抗（５０）の抵抗値を検査する分圧抵抗検査工程と、
   前記ダイオード（６０）に逆方向バイアスを与えるように前記検査パッド（２０）間に電圧を印加し、前記検査パッド（２０）間に前記コンデンサ（７０、７１）を経由する経路を形成することで、前記コンデンサ（７０、７１）のリーク電流を検査する平滑コンデンサ検査工程とを含んでいることを特徴とする半導体装置の製造方法。

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