JP3182762B2

JP3182762B2 - 半導体集積回路装置

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Publication number: JP3182762B2
Application number: JP51285391A
Authority: JP
Inventors: 稔佐々木
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1990-07-23
Filing date: 1991-07-19
Publication date: 2001-07-03
Anticipated expiration: 2016-07-03
Also published as: WO1992002043A1; KR920702552A; KR100247267B1; EP0493615A1; DE69129445T2; EP0493615A4; EP0493615B1; DE69129445D1; US5378925A

Description

【発明の詳細な説明】技術分野本発明は、メモリチップにおけるデコーダ回路を駆動
する信号配線などのように、多数の信号配線が電源配線
と並列に配置されている半導体集積回路装置のレイアウ
トに関し、特に、２層以上の配線層を用いた半導体集積
回路装置に関するものである。

背景技術図４に、従来のメモリチップのレイアウトを示してあ
る。本メモリチップ１は、ROM（リードオンリメモリ）
であり、４つのメモリセルブロック2a〜2dにより構成さ
れている。メモリセルブロック2aおよび2bの間には、メ
モリセルブロック2aのワードラインを駆動するデコーダ
およびバッファを含んだ行デコーダ回路3aと、メモリセ
ルブロック2bの行デコーダ回路3bとが対峙するように配
置されている。メモリセルブロック2cおよび2dの間に
も、各々の行デコーダ回路3cおよび3dが対峙するように
配置されている。

メモリセルブロック2a〜2dに対し図面上の上方には、
各々のメモリセルブロック2a〜2dのビットラインの信号
を処理するコラムデコーダ回路5a〜5d、およびセンスア
ンプ回路6a〜6dが配置されている。一方、これらの回路
と反対側のメモリセルブロック2a〜2dに対し図面上の下
方には、行デコーダを駆動する信号が生成されるプリデ
コーダ回路などを含んだ周辺回路4aおよび4bが配置され
ている。この周辺回路4aは、デコーダ回路3aおよび3bに
共通の回路であり、メモリセルブロック2aおよび2bの下
方に配置されている。また、周辺回路4bは、デコーダ回
路3cおよび3dに共通の回路であり、メモリセルブロック
2cおよび2dの下方に配置されている。

これらの回路に供給される電源配線の配置において、
先ず、Vss（0V）の供給されるパット７がセンスアンプ
回路6a〜6bの外周側に設置されている。一方、Vdd（5
V）の供給されるパット８は、プリデコーダ回路4a〜4b
の外周側に配置されている。Vssについては、パット７
からチップ１の周囲に母配線11が配置されており、この
母配線11からチップ１の中心に向かうように、各回路と
平行に配置された枝配線12により各回路に供給されてい
る。さらに、メモリセルブロック2a〜2dおよび行デコー
ダ回路3a〜3dにおいては、枝配線12の一部12aから、さ
らに分岐した分岐配線13により各セル2a〜2dあるいは回
路3a〜3dに供給されている。

一方、Vddについては、パット８からメモリチップ１
の中心であるメモリセルブロック2bおよび2cの間を通っ
て母配線21が配置されており、この母配線21からチップ
１の周囲に向かって、各回路と平行に配置された枝配線
22により、各回路に供給されている。行デコーダ回路3a
〜3dにおいては、枝配線22の一部22aから、さらに分岐
した分岐配線23によりデコーダ回路3a〜3dに供給されて
いる。

以上のように、VssとVddの２つの電源の供給配線は、
Vssがチップ１の外周から中心に向かい、Vddが中心から
外周に向かうように分離された配置となっている。この
ようなVssとVddの配線経路の分離されたレイアウトを採
用することにより、VssとVddの配線が相互に交差しない
ようになっている。

このようなレイアウトのチップ１において、周辺回路
4aおよび4bと、行デコーダ3a〜3dを接続する信号配線が
集まる領域IIは、信号配線と電源配線とが交差する領域
であり、また、チップ１において最も密度の高い配線経
路の１つとなっている。このため、この領域IIをいかに
レイアウトするかが、このメモリチップ１のアクセスス
ピードおよびチップサイズを決定する重要な要因の１つ
となっている。

図５に、従来の装置における領域IIのレイアウトを示
してある。行デコーダ回路3aおよび3bの間の共通バスラ
イン領域30において、周辺回路4aからデコーダ回路3aお
よび3bへのｎ本の信号配線31.1〜31.nが電源配線23aお
よび23bに挟まれて平行に配列されている。これらの配
線31.1〜31.nは、周辺回路4aのｎ個の機能セル41.1〜4
1.nの各接続部分42.1〜42.nと接続されている。これら
の接続部分42.1〜42.nからの出力される信号の配線は、
一般に、周辺回路4aの両端に沿ってレイアウトされる周
辺回路4aの電源配線12と交差する。このため、この接続
部分42.1〜42.nは電源配線12の下層に、絶縁層を挟んで
多結晶シリコンにより形成されている。また、各機能セ
ル41.1〜41.nは、内部に論理回路が配置されているの
で、各信号配線31.1〜31.nが集まって配列されている共
通バスライン30の幅より広い領域に配置されている。こ
のため、各機能セル41.1〜41.nに配置されている接続部
分42.1〜42.nに接続されている各信号配線31.1〜31.n
は、行デコーダ回路3a、3bと、周辺回路4aとの間を集合
領域50として用いて共通バスライン30に向けて集められ
ている。

このように集められた信号配線31.1〜31.nは、共通バ
スライン30への入口部分の狭窄領域51において、行デコ
ーダ3a、3bの電源配線22aと交差している。このため、
各信号配線31.1〜31.nの入口部分51は、電源配線22aの
下に、絶縁層を挟んで形成された高抵抗の多結晶シリコ
ンの第２層の配線32.1〜32.nを用いて配線されている。
そして、第２層の配線32.1〜32.nと各信号配線31.1〜3
1.nとは、各配線毎に周辺回路4a側のヴィアホール33、
および共通バスライン側のヴィアホール34の２つのヴィ
アホールにより接続されている。

上記のようなレイアウトのメモリチップにおいて、メ
モリ容量が増加し、高アクセススピードが要求されるう
えで問題となっている点の幾つかは、上記の信号配線の
集まる領域IIについての問題である。すなわち、メモリ
容量の増加と共に、メモリ領域の面積は増加し、さら
に、デコーダへの信号配線の本数も増加する傾向にある
が、チップのサイズはパッケージなどの関係より限られ
ており、共通バスラインの幅を広げることは難しい。こ
のため、信号配線の幅が狭くなる傾向にあり、同様に、
多結晶シリコンの第２層の配線幅も減少せざるを得な
い。第２層の配線を形成している多結晶シリコンは高抵
抗層であるので、配線幅の減少により配線の抵抗値が急
激に増加し、デコーダへのアクセススピードの減少を招
くことが多い。従って、メモリのアクセススピードが減
少してしまう。

同時に、第２層の配線と信号配線を接続しているヴィ
アホールの個数も減少せざるを得ず、この部分の抵抗も
増加してしまうため、アクセススピードがさらに減少し
てしまう。

また、信号配線の数が増加するに従い、限られた配線
領域に信号配線の本数に応じた数多くのヴィアホールを
形成する必要がある。このような領域を製造するうえに
おいて、すべてのヴィアホールを完全な形で製造するこ
とは不可能であり、接続不良あるいは接続抵抗の高いヴ
ィアホールや、隣接する配線と短絡したヴィアホールな
どの不良が発生することがある。この不良率は、ヴィア
ホール同士の間隔が狭いほど増加する傾向にあるため、
メモリチップの信頼性は低下し、また、不良部分のメモ
リが使用できないため、歩留りの低下を招いてしまう。

このような問題点に鑑みて、本発明においては、この
信号配線の集まる領域について、配線に必要な領域を拡
大することなく、配線抵抗の減少を図り、また、配線の
信頼性の向上と、アクセススピードの向上を図ることの
できるレイアウトを実現することを目的としている。

発明の開示上記の問題を解決する手段として、幾つかのものが提
案されている。例えば、電源配線と干渉する部分におい
て用いられている多結晶シリコンの配線を、低抵抗のア
ルミニウム製の配線とするものである。しかしながら、
このようなアルミニウム配線は、電源配線との干渉を避
けるために、電源配線の上層に絶縁層を挟んで形成する
必要がある。多結晶シリコンの配線が、半導体装置の表
面加工時に形成できることと比較し、電源配線の上部を
配線層とすることは、加工工程の増加を伴うため、採用
しがたい。さらに、このようなレイアウトを採用して
も、上記にて問題となったヴィアホールの抵抗および信
頼性の問題の解決は難しい。

ヴィアホールの問題も含めて解決する案として、電源
配線が信号配線と交差しないレイアウトに変更する案も
提案されている。しかしながら、信号配線との干渉を避
けるためには、共通バスラインと直角な方向に、共通バ
スラインに向かって双方から電源配線を配置する必要が
ある。すなわち、半導体装置の中心と、周囲の双方に同
一の電源配線を配置することとなる。このようなレイア
ウトは、上述したような電源配線相互の交差を避けるた
めに、電源配線の分離されたレイアウトを採用している
半導体装置においては適用することができない。採用し
た場合は、半導体周囲に２種類の電源が同時に配置され
ることとなり、各回路への電源供給に際し、電源配線相
互の干渉が生じてしまうからである。

電源配線を２層にして、干渉を避けることは可能であ
るが、信号配線を上方に２層とする先の案と同様に、製
造工程の問題が残る。さらに、各メモリセルブロックに
付随したデコーダ回路への電源の供給線の経路が、各電
源配線毎に異なるため、各回路に供給される電位を同一
電位とすることが難しくなり、信号レベルの同一化も困
難となる。

このような案に対し、本発明は、複数の接続領域（4
2.1〜42.n）が離散的に配置された信号処理回路（41.1
〜41.n）と、この信号処理回路（41.1〜41.n）に前記複
数の接続領域（42.1〜42.n）を介してそれぞれ接続され
た複数の信号配線（31.1〜31.n）が、電源配線（22a）
から分岐した複数の分岐電源配線（23a,23b）間に並列
するように集められている配線付設帯領域（30）とを少
なくとも有する半導体集積回路装置において、前記電源
配線（22a）は、前記複数の接続領域（42.1〜42.n）と
交差するように配置されており、前記接続領域（42.1〜
42.n）は、前記電源配線（22a）および前記信号配線（4
1.1〜41.n）の形成された第１の配線層の上層および下
層のいずれかに絶縁層を介して積層された第２の配線層
に形成されていることを特徴とする。

このように、信号処理回路の複数の接続領域に交差さ
せて電源配線（22a）を配置することにより、配線付設
帯領域の入口部分にあたる狭窄領域における電源配線の
横切りを無くすことができ、各信号配線（31.1〜31.n）
との干渉を避けることができる。また、接続領域（42.1
〜42.n）は、電源配線（22a）および信号配線（41.1〜4
1.n）の形成された第１の配線層の上層および下層のい
ずれかに絶縁層を介して積層された第２の配線層に形成
されているため、この接続領域での電源配線と信号配線
との干渉も避けることができる。そして、信号処理回路
の接続領域は、処理回路内の論理回路に必要なスペース
から離散的に配置されており、この接続領域を介して接
続された信号配線の間隔は充分に確保されているため、
各接続領域自身を幅広に形成でき、充分な数のヴィアホ
ールを容易に配置できるので、信号配線の低抵抗化を図
ることができる。

ここで、信号処理回路は、複数のメモリセルブロック
（2a,2b）により構成されたメモリセル領域の周辺に配
置されている複数の周辺回路であり、配線付設帯領域た
る共通バスラインにより、この周辺回路とメモリセルブ
ロックの間に配置されているデコーダ回路（3a,3b）と
が接続されていることを特徴とする。電源配線（22a）
は、信号処理回路の電源配線（12,22）と並列に配置さ
れていることを特徴とする。電源配線（22a）は、信号
処理回路の電源配線と共通であることを特徴とする。電
源配線（22a）は、配線付設帯領域の配線付設方向と直
角に配置されていることを特徴とする。前記第１の配線
層は、アルミニウム配線層であり、前記第２の配線層
は、アルミニウム配線層および多結晶シリコン配線層の
いずれかであることを特徴とする。

図面の簡単な説明図１は、本発明の実施例１に係る半導体集積回路装置
の電源配線配置を説明するためのレイアウト図である。

図２は、実施例１に係る信号配線が共通バスラインに
集められる部分を示したレイアウト図である。

図３は、本発明の実施例２に係る信号配線が共通バス
ラインに集められる部分を示したレイアウト図である。

図４は、従来の半導体集積回路装置の電源配線配置を
説明するためのレイアウト図である。

図５は、従来の信号配線が共通バスラインに集められ
る部分を示したレイアウト図である。

発明を実施するための最良の形態以下に、図面を参照して、本発明を実施するための最
良の形態を説明する。

〔実施例１〕図１に本発明の実施例１に係る半導体集積回路装置の
レイアウトを示してある。本例の半導体装置は、上述し
た従来の装置と同様にROM（リードオンリメモリ）のメ
モリチップであり、４つのメモリセルブロック2a〜2dに
より構成されている。メモリセルブロック2aおよび2bの
間、2cおよび2dの間には、各々の行デコーダ回路3aおよ
び3b、3cおよび3dがそれぞれ対峙するように配置されて
いる。また、コラムデコーダ回路5a〜5d、センスアンプ
回路6a〜6d、これらの回路と反対側となるメモリセルブ
ロック2a〜2dの図面上の下方には、行デコーダを駆動す
る信号が生成されるプリデコーダ回路などを含んだ周辺
回路4aおよび4bが配置されている。このように、各セル
および回路の配置は、上述した従来の装置と同様につ
き、同じ番号を付して説明を省略する。

一方、これらの回路に電源を供給する電源配線のレイ
アウトも、従来の装置と同様に、VssとVddの配線が相互
に交差しないようになっており、VssとVddの配線経路の
分離されたレイアウトが採用されている。すなわち、先
ず、Vssについては、パット７からチップ１の周囲に配
置された母配線11を介し、チップ１の中心に向かうよう
に、枝配線12により各回路に供給されている。そして、
メモリセルブロック2a〜2dおよび行デコーダ回路3a〜3d
にも、枝配線12の一部12aから、さらに分岐した分岐配
線13により各セル2a〜2dあるいは回路3a〜3dに供給され
ている。また、Vddについても、パット８からメモリチ
ップ１の中心に配置された母配線21を介して枝配線22に
より、各回路に供給されている。行デコーダ回路3a〜3d
においては、枝配線22の一部22aから、さらに分岐した
分岐配線23によりデコーダ回路3a〜3dに供給されてい
る。

本例において、着目すべき点は、チップ１において最
も密度の高い配線経路の１つである周辺回路4aおよび4b
と、行デコーダ3a〜3dを接続する信号配線が集まる領域
IIにおける電源配線22aの配置である。即ち、デコーダ
回路3aおよび3bの直下に配置されていた電源配線22a
が、周辺回路4aの直上に配置されている。そして、この
電源配線22aから分岐する配線23aおよび23bの分岐点35a
および35bは、周辺回路4aから共通バスライン30に集め
られる信号配線31.1〜31.nの外側に配置されている。そ
して、この２本の電源配線23a、23bは、信号配線31.1〜
31.nの外周に沿って、凸字型（ほぼ逆Ｙ字型）をなすよ
うに、共通バスライン30に集められている。

図２に、信号配線31.1〜31.nが共通バスライン30に集
められる領域IIの詳細を示してある。本領域IIのレイア
ウトも、上述した従来の装置とほぼ同様であり、行デコ
ーダ回路3a、3bの間の共通バスライン30に、周辺回路4a
とデコーダ回路3a、3bを接続するｎ本の信号配線31.1〜
31.nが電源配線23aおよび23bに挟まれて平行に配列され
ている。これらの配線31.1〜31.nは、周辺回路4aの各機
能セル41.1〜41.nの接続部分42.1〜42.nと接続されてい
る。

これらの接続部分42.1〜42.nは、多結晶シリコンで、
信号配線31.1〜31.nの配線層の下層に形成されており、
接続部分42.1〜42.nの上部には、周辺回路4aの電源配線
12と平行に、行デコーダ3a、3bの電源配線23a、23bの母
配線22aが配置されている。そして、機能セル41の両端
のセル41.1および41.nの外側に位置する枝配線22aを分
岐点35aおよび35bとして、電源配線23aおよび23bが分岐
している。分岐した電源配線23a、23bは、共通バスライ
ン30に集められる両端の信号配線31.1および31.nの外側
に沿って、枝配線22aと直交するように配列された後、
共通バスライン30の入口部分である狭窄領域51と平行し
たメモリセルブロック2aおよび2bの下端においてバスラ
イン30に向かって曲げられている。そして、共通バスラ
イン30の両端にあたる部分で再度枝配線22aと直交する
ように曲げられ、行デコーダ3aおよび3bに沿うように配
列されている。

本例の半導体装置においては、上記のようなレイアウ
トが採用されており、枝配線22aが周辺回路4aの接続部
分42.1〜42.nの上部に配置されているため、接続部分4
2.1〜42.nにおいて、信号配線31.1〜31.nと枝配線22aと
の干渉が処理されている。従って、従来の半導体装置の
ように、共通バスライン30の入口部分の狭窄領域51にお
ける枝配線22aとの干渉はなく、狭い入口部分51に集中
していた多結晶シリコンの第２層の信号配線が省かれて
おり、信号配線31.1〜31.nはすべて低抵抗のアルミニウ
ム配線により配線されている。このため、信号配線31.1
〜31.nの抵抗を低減することができる。さらに、第２層
との接続に必要なヴィアホールも省くことができるの
で、接続箇所に起因する接続抵抗の削減も図られてい
る。このため、配線31.1〜31.nの抵抗は従来のものから
一層減少しており、この信号配線31.1〜31.nに係る信号
伝達速度の改善が図られている。

また、従来の狭い入口領域に集中していたヴィアホー
ルが除かれているので、ヴィアホールの製造不良に伴う
短絡、切断などの不具合が防止でき、信頼性の高いメモ
リセルブロックの実現可能である。そして、共通バスラ
イン30の設計において、ヴィアホールの製造限界を考慮
する必要はないので、バスライン30に配列される信号配
線の数量の増加が可能となり、製造歩留りの向上を図る
こともできる。

一方、本例の装置において、枝配線22aと干渉してい
る接続部分42.1〜42.nの間隔は、機能セル41.1〜41.nに
含まれる論理回路の配置により、信号配線31.1〜31.nの
幅と比較し、充分な間隔が確保されている。このため、
接続部分42.1〜42.nは高抵抗の多結晶シリコンではある
が、その抵抗値が充分小さくなるように、接続部分42.1
〜42.nの幅Ｈが確保されている。そして、この幅Ｈにわ
たって、複数個のヴィアホール43を形成することが可能
となっている。従って、１つの接続部分に対して、複数
個のヴィアホールが形成されているので、製造過程の不
良により、ヴィアホールの１つが接続されていなくと
も、他のヴィアホールにより接続の保持が可能であり、
非常に信頼性の高い接続部分が形成できる。また、各接
続部分の間隔は、充分に確保されているので、製造過程
において、短絡するようなこともない。

さらに、本例においては、周辺回路4aへのVssの電源
配線12と、デコーダ回路へのVddの枝配線22aが、接近し
て並列に配置できている。このため、この２本の配線12
および22aと信号配線31.1〜31.nとの交差が、接続部分4
2.1〜42.nのみにより処理できており、従来のレイアウ
トと比較し、電源配線下に形成される第２層の配線との
接続箇所の数も削減されている。

このように、本例においては、電源配線のレイアウト
が一見複雑になったようではあるが、接続箇所の削減な
どの面において、レイアウトが単純化されており、装置
の信頼性の向上およびアクセスタイムの減少が図られて
いる。

〔実施例２〕図３に、本発明の実施例２に係る信号配線31.1〜31.n
が共通バスライン30に集められる領域IIの詳細を示して
ある。本例における信号配線31.1〜31.n、共通バスライ
ン30、行デコーダ回路3a、3b、機能セル41.1〜41.n、接
続部分42.1〜42.n、さらに電源配線23a、23bのレイアウ
トは、上述した実施例１と同様につき、同じ番号を付し
て説明を省略する。

本実施例において、着目すべき点は、電源配線23a、2
3bの分岐する枝配線22aが、周辺回路4aへの電源配線と
しても用いられている点である。周辺回路4aが、プリデ
コーダなどからなりバッファ回路などの電源消費の大き
な回路を含まない場合は、電源配線における電位の振れ
も小さく、デコーダ回路の電源と共用することが可能で
ある。このような装置においては、実施例１の周辺回路
のVssの電源配線12とVddの電源配線22の配置を逆転させ
ることにより、電源配線22とデコーダ回路の枝配線22a
を１つの電源配線とすることができる。

本例のレイアウトにおいては、電源配線22aの下に形
成される接続部分42.1〜42.nは、配線１本分との干渉を
交わすことのできる長さとすれば良く、信号配線31.1〜
31.nの抵抗をさらに減少することができる。そして、電
源配線の数量を減少することもできるので、レイアウト
の簡略化を図ることができる。

以上において説明したように、本発明に係るメモリチ
ップなどの半導体集積回路においては、メモリ容量など
の増加と共に増加する多くの配線を配置する共通バスラ
インの信頼性、および高アクセススピード化において問
題となっていた、共通バスラインと電源配線との干渉に
係る問題に対し、バスライン方向に分岐電源配線を分岐
する枝配線を共通バスラインに配列される信号配線の処
理回路に配置することにより解決している。このため、
上記の問題を解決するために採用されたレイアウトは、
従来の半導体集積回路のレイアウトと比較し、複雑なレ
イアウトではなく、むしろ、接続箇所の削減が図られて
いる点より簡略化されたレイアウトであると言える。も
ちろん、製造工程においても、従来の半導体集積回路か
ら複雑になることはない。

なお、以上に実施例において、第２層の信号配線とし
て多結晶シリコンを用いているが、アルミニウム配線を
用いることはもちろん可能である。

産業上の利用可能性本発明に係る電源配線のレイアウトは、ROM、RAMなど
のメモリチップに適応できる。また、メモリチップに限
らず、メモリセルの搭載された半導体集積回路において
も採用できることはもちろんであるが、さらに、共通バ
スライン方式の配線と信号処理回路の組み合わされたレ
イアウトの用いられている半導体集積回路において、本
発明を適用することができる。

Claims

(57)【特許請求の範囲】

【請求項１】複数の接続領域（42.1〜42.n）が離散的に
配置された信号処理回路（41.1〜41.n）と、この信号処
理回路（41.1〜41.n）に前記複数の接続領域（42.1〜4
2.n）を介してそれぞれ接続された複数の信号配線（31.
1〜31.n）が、電源配線（22a）から分岐した複数の分岐
電源配線（23a,23b）間に並列するように集められてい
る配線付設帯領域（30）とを少なくとも有する半導体集
積回路装置において、前記電源配線（22a）は、前記複数の接続領域（42.1〜4
2.n）と交差するように配置されており、前記接続領域
（42.1〜42.n）は、前記電源配線（22a）および前記信
号配線（41.1〜41.n）の形成された第１の配線層の上層
および下層のいずれかに絶縁層を介して積層された第２
の配線層に形成されていることを特徴とする半導体集積
回路装置。
【請求項２】請求項１において、前記信号処理回路は、
複数のメモリセルブロック（2a,2b）により構成された
メモリセル領域の周辺に配置されている複数の周辺回路
であり、前記配線付設帯領域たる共通バスラインによ
り、この周辺回路と前記メモリセルブロックの間に配置
されているデコーダ回路（3a,3b）とが接続されている
ことを特徴とする半導体集積回路装置。
【請求項３】請求項１または２において、前記電源配線
（22a）は、前記信号処理回路の電源配線（12,22）と並
列に配置されていることを特徴とする半導体集積回路装
置。
【請求項４】請求項１ないし３のいずれかにおいて、前
記電源配線（22a）は、前記信号処理回路の電源配線と
共通であることを特徴とする半導体集積回路装置。
【請求項５】請求項１ないし４のいずれかにおいて、前
記電源配線（22a）は、前記配線付設帯領域の配線付設
方向と直角に配置されていることを特徴とする半導体集
積回路装置。
【請求項６】請求項１ないし５のいずれかにおいて、前
記第１の配線層は、アルミニウム配線層であり、前記第
２の配線層は、アルミニウム配線層および多結晶シリコ
ン配線層のいずれかであることを特徴とする半導体集積
回路装置。