KR930009015B1 - 웨이퍼 크기 집적회로의 배선구조 - Google Patents

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도시아끼 무라오
도시히꼬 이리우
히로유끼 시가모또
히데노리 노무라
다께오 기구찌
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후지쓰 가부시끼가이샤
세끼사와 요시
후지쓰 브이 엘 에스 아이 가부시끼가이샤
하요시 도시유끼
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Abstract

내용 없음.

Description

웨이퍼 크기 집적회로의 배선구조
제 1 도는 웨이퍼 크기 집적회의 웨이퍼 도식도.
제 2 도는 웨이퍼 크기 집적회로에서 기능블록 각각에 공통적으로 전압을 공급하기 위한 종래의 접속을 도시한 평면도.
제 3a 도는 본 발명의 원리도.
제 3b 도는 인접한 기능블록으로 중복된 층 배선을 도시한 도식도.
제 4 도는 본 발명의 웨이퍼 크기 집적회로상에 제조된 기능블록의 블록도.
제 5 도는 본 발명의 두번째 바람직한 실시예의 도.
제 6 도는 본 발명의 두번째 바람직한 실시예의 도식도.
본 발명은 반도체 웨이퍼 크기 집적회로(이하, IC라 칭함)의 배선구조에 관한 것이다.
웨이퍼 크기 IC는 다수의 동일 기능블록으로 이루어지고, 그의 제어를 위한 기억장치와 논리회로를 각각 갖고, 그들 블록들을 분리시키지 않는 단일장치로서 동작한다. 그러므로, 웨이퍼 크기 IC는 다른 IC보다 대규모 집적회로이고, 패키지에 단일의 IC칩을 각각 갖는 종래의 다수 IC의 배선보다 IC칩 사이의 단축배선으로 인하여 신호 지연시간을 감소시킬 수 있다. 더우기, 분할 칩의 제작공정이 당연히 불필요하기 때문에 회로구성 공정은 단순화 될 수 있다. 따라서, 장치 신뢰성이 또한 향상될 수 있다. 그러므로, 최근의 웨이퍼 크기 IC는 15cm 직경의 단일 웨이퍼상에 200M 비트의 기억용량을 제공한다.
제 1 도는 웨이퍼 크기 IC의 평면도를 도시하였다. 26행×9열의 기능블록을 갖는 웨이퍼 11은 회로기판(도시하지 않음)에 탑재되고, 수지 등으로 형성되고, 캐리어라고 불리워진다. 제 2a 도는 제 1 도에서 점선으로 둘러싼 부분을 확대한 평면도이다. 각각의 기능블록 12는 단계적 노출법(step and repeat method)으로 잘 알려진 바와같이 매트릭스에 행렬로 단일블록의 십자선에 대해 노출을 반복하여서 구성된다. 그러므로, 각각의 기능블록에 전원을 공급하도록 하는 단자전극(패드) 14는 라인상에 일렬로 배열된다. 따라서, 각각의 기능블록에 전원을 공급하기 위한 전원배선층 13은 패드를 거쳐 직렬로 접속되고, 각 패드는 제 2a 도에 도시한 바와같이 라인상에 각각의 기능블록에 대해 병렬로 접속된다. 배선 13은 전원전압을 공급받기 위하여 웨이퍼 11의 에지 부분에 제공된 단자전극(도시하지 않음)을 거쳐 본딩와이어로 캐리어(도시하지 않음)에 접속된다. 전원배선층 13은 약 1μm 두께와 수십마이크론미터의 금속 필름 패턴으로 일반적으로 형성된다. 이 전원배선층 15cm 직경 웨이퍼의 한쪽 에지(edge)에서 다른쪽 에지로 연장되므로 그 저항과 인덕턴스는 둘다 증가한다. 인접 기능블록에서의 접속은 십자선을 사용하여 각각의 기능블록을 노출시키는 동안 접속영역에서 패턴화된 배선을 겹치게 하여 구성한다.
그러나, 이와같이 대규모 패턴의 십자선 노출은 그 주변부에서 정확한 배열을 쉽게 설치할 수 없고, 그 웨이퍼는 많은 층들이 그 위에 이미 제작되어 있기 때문에 충분히 평편한 면을 항상 가질 수 없고, 결과적으로 단일패턴으로 형성된 배선층과 비교하여 신뢰성의 문제가 초래된다. 문제를 해결하기 위하여 각각의 기능블록의 전원단자 14는 배선층 13 대신에 제 2b 도에 도시한 바와같이 본딩와이어 17로 접속될 것이다. 본딩와이어 17이 30-100μm 직경의 알루미늄 또는 금으로 형성되기 때문에 그 저항과 인덕턴스는 배선층 13보다 현저하게 저하될 수 있다. 그러나, 만약 본딩와이어가 사용된다면 전원전압이 전형적으로 26개 기능블록만큼 많은 직렬로 접속된 배선을 거쳐 공급되기 때문에 단 하나의 배선의 단선(斷線)은 단선후, 모든 기능블록에 더이상 전원공급을 할 수 없다. 결과적으로 장치의 신뢰성 문제가 야기된다. 위에서 설명한 구조(여기에서, 전원배선은 층 배선 또는 본딩와이어만 임)는 본 발명의 동일 출원인이 제출한 미국특허 출원번호 No.359677에 설명되어 있다. 따라서, 높은 신뢰성 요구를 만족시키면서 각 기능블록에 전원을 공급하는 방법을 제공하는 것이 오랫동안 요구되어 왔다.
그러므로, 본 발명의 목적은 단일 웨이퍼상에 형성된 웨이퍼 크기 집적회로를 제공하는 것이고, 여기서 그곳에서 제작된 기능블록 각각에 배선의 확실한 접속이 보장된다.
웨이퍼 크기 집적회로상에 각각의 다수의 동일 기능블록에 제공된 공통 전압을 공급받기 위한 패드 전극은 본딩와이어 뿐만 아니라 층 배선에 의해 이중으로 서로 접속된다. 배선접속의 서로다른 두가지 형태로 인하여 접속의 고장모드는 각각의 배선으로 서로 다르다. 결과적으로 웨이퍼 크기 집적회로의 신뢰성을 증가시킨다. 따라서, 이중으로 접속된 배선은 인접한 기능블록사이의 각각의 배선이 기능블록들 위에 제공된 접속전극을 거쳐 전원전압을 공통적으로 공급하도록 서로 직렬로 접속되는 경우에 특히 유리하다.
본 발명의 상기 언급한 특징과 장점은 첨부된 도면과 함께 이후에 더 설명되고 뚜렷해질 것이다.
제 3a 도는 본 발명의 바람직한 실시예를 설명하는 원리 설명도이다. 제 3 도의 번호들 12A, 12B, …는 제 1 도에서 도시한 15cm 직경의 단일 웨이퍼상에서 제작되는 다수의 기능블록을 나타낸다. 각각의 기능블록은, 예를들면 13.65mm×4.4mm 크기이고, 1M bit DRAM과 그 제어회로로 이루어졌다. 각 기능블록의 세부와 웨이퍼의 전체구조는 후에 설명된다. 각 기능블록은 잘알려진 바와같이 단일 기능블록의 패턴을 갖는 십자선이 반도체 웨이퍼 11 위의 매트릭스 위치를 선택하여 반복적으로 노출되는 단계적 노출법으로 제작된다. 그러므로, 기능블록의 외부회로로부터 전원전압 Vcc, Vss 등을 공급받기 위하여 제공된 각각의 접속단자 14는 라인상에 일렬로 배열된다. 각각의 기능블록에 Vcc 또는 Vss 등의 전원전압을 공급하기 위한 층 배선 13A, 13B, 13C…은 약 50μm 폭, 약 1μm 두께 알루미늄 필름(막)으로 형성되고, 수직선에 일렬로 배열된 각각의 기능블록 12A, 12B…각각에 순차적으로 접속된다. 인접한 기능블록 12B에 접속되도록 기능블록 12A의 층 배선 13A를 제작하기 위한 십자선 패턴은 제 3b 도에 도시한 13'로 나타낸 약 10μm까지 인접한 블록 12B로 블록의 경계선을 남아서 연장된다. 그러므로, 층 배선 13의 일부 13'의 일부 13'는 다음 기능블록 12B의 층 배선 13B 위로 겹치도록 놓여진다. 층 배선 13A, 13B, 13C…로 접속된 전원단자 14A, 14B, 14C…는 도면에 도시한 바와같이 잘 알려진 초음파 본딩법의 수단으로 알루미늄 또는 금으로 구성된 30-100μm 직경의 본딩와이어 17A, 17B, 17C…에 의해 직렬로 순차적으로 접속된다. 따라서, 각 기능블록의 전원단자 14는 본딩와이어 17 및 층 배선 13에 의해 이중으로 서로 접속된다.
앞에서 설명한 바와같이 기능블록들은 단일 웨이퍼상에 2백개 이상이나 탑재되고, 각각 13.65mm×4.4mm만한 크기이다. 그러므로, 모든 웨이퍼산의 기능블록이 결함이 없는 것을 기대하기는 매우 어렵다. 그러나, 소수의 기능블록이 실질적으로 결함이 있기 때문에 결함없는 기능블록의 선택적인 사용이 200M 비트 기억장치를 성취하도록 허용한다. 모든 블록들이 결함있는 기능블록을 검출하기 위하여 프로브(probe)로 미리 검사한다. 그리하여, 찾아낸 결함있는 블록의 위치정보는 그 위에 웨이퍼를 지지하는 캐리어산에 탑재된 EPROM에 저장된다. 결함있는 기능블록의 위치정보를 기초로 하여 각각의 기능블록은 기억정보를 4개의 주변블록(east, west, south 및 north)중 하나로 전송되는 구조이다. 명령을 받으면 제어회로는 지시된 인접한 기능블록에 단일접속을 이루게 하고, 각 기능블록에 제공된다.
기능블록의 구조가 제 4 도의 블록도로 도시되었다. 점선으로 나타난 부분 20은 구성논리를 나타낸다. 구성논리 20은 커맨드 디코더(command decorder) 21, Vcc 스위치 22, DRAM 인터페이스 리프래쉬 카운터 23, 방향 선택기 24, 멀티플렉서 25와 26으로 이루어졌다. 커맨드 디코더 21은 기능블록에서 다른 회로에 명령을 발신하기 위하여 동기신호 WCK로 동기되는 외부회로로부터 입력된 명령 CMND를 수신하고 해독한다. Vcc 스위치는 DRAM 30에 전원전압 Vcc의 공급을 제어한다. DRAM 인터페이스 리프래쉬 카운터 23은 커맨드 디코더 21로부터 공급된 신호로 주어진 로드 어드레스 스트로브 신호(load address strobe signal), 칼럼 어드레스 스트로브신호, 기록가능신호, 출력가능신호 및 어드레스신호와 같은 dram 30의 동작에 필요한 신호를 발생한다. 이들 신호는 DRAM 30의 판독/기록과 러프래쉬(refresh) 동작에 대해 사용된다. 방향 선택기 24는 하나의 인접 기능블록이 그곳으로부터 신호를 수신할 뿐만 아니라 신호를 송신하는 지시에 대해 각각 수신 멀티플렉서 25 및 송신 멀티플렉서 26에 명령을 발신한다.
수신 멀티플렉서 25는 4개의 인접 기능블록으로부터 각각 신호 RECV-N, RECV-E, RECV-S, RECV-W의 하나의 입력단자에만 선택적으로 접속시킨다. 그들 신호 명칭 각각의 마지막 문자는 North, East, South 또는 West 인접 블록과의 접속을 나타내고, 그들 단자들은 각 기능블록측의 North, East, South, West상에 각각 제공된다. 송신 멀티플렉서 26은 4개의 인접한 기능블록에 각각 신호 XMIT-N, XMIT-E, XMIT-S, XMIT-W의 하나의 출력단자에만 선택적으로 접속한다. 이들 입력단자와 출력단자의 선택적인 접속은 이미 설명한 바와같이 결함있는 기능블록의 위치정보를 기초로 한 프로그램에 의해 모두 실행된다. 따라서, 기억정보는 결함없는 기능블록을 거쳐서만이 전송되고, 각 기능블록의 DRAM 정보는 웨이퍼 11의 외측으로부터 또는 외측으로 연속적으로 입력/출력된다. 이 방법에서 200M 비트만큼의 DRAM은 그 제조분야에서 실질적인 손상없이 단일 웨이퍼상에서 제작된다. 웨이퍼 스케일 IC 기억장치는 "200 Mb WAFER MEMORY by N. macdonald et. al. on 1989 IEEE ISSCC DIGEST of TECHNICAL PAPERS, P. 240-241."에 공표되어 있다. 이 공표에서 기능블록은 칩이라 칭한다.
제 5 도는 본 발명의 원리도인 제 3a 도의 확대한 도면이다. 웨이퍼 11'에서 제 1 도의 웨이퍼 11의 주변에 위치한 비사용 아크부는 잘라낸다. 수직선에 일렬로 배열된 각각의 기능블록 12A, 12B, 12C…에 제공된 외부회로로부터 전압을 병렬로 공급받는 접속단자, 예를들면 V전원단자, V기판 전압단자, 클럭(WCK)단자와 커맨드(CMND)단자는 층 배선 13과 본딩와이어 17에 의해 이중으로 서로 접속된다. 이들 이중배선에 전압을 공급하기 위하여 기능블록 12A와 12A'의 하부측 끝에 제공된 외부블록 19'에 다수의 접속단자 42가 제공된다. 각각의 접속단자 42는 와이어본딩 41에 의한 각각 하나의 외부단자 18에 그리고 기능블록 12A와 12B에서 각각 하나의 접속단자 14에 접속된다. 바꾸어 말하면, 접속단자 42는 외부전원과 기능블록 사이의 지연단자로서의 기능을 한다. 따라서, 전원전압과 신호는 각각의 기능블록에 병렬로 입력된다.
웨이퍼 11' 주변에 위치하고 기능블록으로서 사용될 수 없는 블록 19는 배선을 연장하기 위하여 접속단자, 즉 패드로 제공됨으로써 수직으로 배열된 패드는 사용될 수 없는 블록 19에 수직으로 배열된 기능블록 12G", 12H"에 전원전압을 공급하기 위하여 본딩와이어와 층 배선에의해 이중으로 서로 접속된다.
더욱이 제 5 도에 도시한 수평으로 인접한 기능블록 사이, 예를들면 12E와 12E' 사이와 12D와 12D' 사이의 신호를 송신/수신하기 위하여 수직으로 인접한 기능블록, 예를들면 로컬배선 LL', 12F 및 12G 사이의 신호를 송신/수신하기 위한 로컬배선 LL을 제공한다. 제 5 도에서 전원전압 Vss와 클럭 VCK의 배선의 도면을 로컬배선 LL'를 그리기 위하여 부분적으로 생략한다. 이들 로컬배선 LL과 LL'는 알루미늄으로 된 층배선만으로 형성된다. 만약, 하나의 접속이 결함이 있더라도, 전원전압 또는 클럭신호가 영항을 더 적게 받고 그것은 접속이 전원전압에 대한 배선과 같이 연속적이 아니기 때문이다. 그러나, 본 발명에 따라 이중으로 된 배선이 그것에 관해 적용될 수 있고, 결과적으로 유리한 효과를 얻게 된다. 더욱이, 비록 제 4 도에 도시하지 않았으나 각각의 기능블록 20은 인접한 기능블록으로부터 또는 기능블록에 송신/수신신호 RECV/XMIT에 대해 제 5 도의 층 배선 LL로 제공된다.
제 6 도는 본 발명의 두번째 바람직한 실시예의 원리를 나타낸 평면도이다. 제 3a 도에서의 그것과 같은 소자들은 같은 참조번호로 나타난다. 제 6 도는 본딩와이어법만 제 3a 도와 다르다. 제 6 도에 도시한 바와같이, 본딩와이어 17은 각 접속단자에 대해 절단되고, 접속단자 14에 대한 본딩와이어 17의 용착위치는 접속단자 14상에 위치한다.
본 발명의 이중배선 구조에서 레이어 배선은 십자선으로 패턴화하는 문제를 배제할지라고 내진동 특성이 우수하다. 한편, 본딩와이어는 내진동 특성문제를 배제할지라도 신뢰성이 우수하다. 따라서, 다른 고장모드를 갖는 이중배선의 신뢰성을 뚜렷하게 향상시킨다. 배선 신뢰성의 향상, 연속적인 배선을 거친 각각의 기능블록에 대한 전원전압 또는 신호등의 전압을 분기시키기 위한 구조는 장치의 신뢰성 개선에 직접적으로 기여한다.
본 발명의 많은 특징과 장점은 상세한 명세서로부터 뚜렷하다. 따라서, 본 발명의 취지와 영역 내에서의 방법의 장점과 특징 모두를 커버하는 청구범위에 부가되어 나타내어 있다. 더욱이, 많은 수정과 변경은 이 기술에 숙련된 사람들에 의해 쉽게 나타날 것이다.

Claims (7)

  1. 반도체 웨이퍼 크기 집적회로에 있어서, 단일 웨이퍼(11), 상기 웨이퍼상에 형성된 다수의 기능블록(12), 상기 기능블록 각각에 제공된 소정의 접속전극(14)을 서로 접속시키기 위한 층 배선(13), 및 상기 층배선에 병렬로 그리고 추가로 상기 각각의 기능블록에 제공된 상기 접속전극을 서로 접속시키기 위한 본딩와이어(17)로 이루어진 반도체 웨이퍼 크기 집적회로.
  2. 제 1 항에 있어서, 상기 접속전극(14)이 상기 기능블록의 외측으로부터 공통적으로 상기 기능블록에 전압을 공급하기 위해 형성된 반도체 웨이퍼 크기 집적회로.
  3. 제 1 항에 있어서, 상기 전압이 전원전압(VCC,VSS,VBB)인 반도체 웨이퍼 크기 집적회로.
  4. 제 1 항에 있어서, 상기 전압이 클럭신호전압(WCK)인 반도체 웨이퍼 크기 집적회로.
  5. 제 1 항에 있어서, 상기 다수의 기능블록(12)이 서로 동일한 반도체 웨이퍼 크기 집적회로.
  6. 제 1 항에 있어서, 각각의 기능블록(12)이 단계적 노출법(step and repeat method)에 따라 제작된 반도체 웨이퍼 크기 집적회로.
  7. 제 1 항에 있어서, 각각의 기능블록이 반도체 메모리 셀(30) 뿐만 아니라 구성논리회로(20)로 이루어진 반도체 웨이퍼 크기 집적회로.
KR1019900014311A 1989-09-20 1990-09-11 웨이퍼 크기 집적회로의 배선구조 KR930009015B1 (ko)

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