KR100187803B1 - 반도체 패키지 - Google Patents

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KR100187803B1
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카쯔타미 아리모토
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

반도체칩(1)에 형성된 패드(2)와, 보드와의 접속을 위해 반도체칩(1)의 주면상에 형성된 범프전극(4)과, 패드(2)와 범프전극(4)을 접속하는 접속배선(3)을 포함하는 외부접속용배선체가 2열로 평행하게 복수단 형성되어 있다. 범프전극(4)은 센스 엠프 영역(SR)의 영역이외의 영역에 설치되어 있다. 반도체장치로서의 신뢰성의 저하를 방지한 반도체 패키지 및 CSP의 특징을 유효하게 이용한 반도체 패키지를 제공한다.

Description

반도체 패키지
제1도는 본 발명의 실시의 형태 1에 있어서 반도체 패키지의 구성을 개략적으로 표시하는 평면도.
제2도는 본 발명의 실시의 형태 2에 있어서 반도체 패키지의 구성을 개략적으로 표시하는 평면도.
제3도는 일반적인 CSP의 구성을 표시하는 부분 단면도.
제4도는 본 발명의 실시의 형태 3에 있어서 반도체 패키지의 구성을 개략적으로 표시하는 부분 단면도.
제5도는 본 발명의 실시의 형태 4에 있어서 반도체 패키지의 구성을 개략적으로 표시하는 평면도.
제6도는 제5도의 매트를 확대하여 표시하는 개략 평면도.
제7도는 범프패드에서 로컬주변회로까지의 접속상태를 표시하는 블록도.
제8도는 어드레스 세트업이 홀드마진을 예시적으로 표시하는 도면.
제9도는 제5도의 매트부를 확대하여 표시하는 개략 평면도.
제10도는 프레임 배선층이 서로 상이한 층상에 형성되어 있는 경우의 부분 단면도.
제11도는 소위 클로스 언더로 구성되는 프레임 배선층의 구성을 표시하는 개략 사시도.
제12도는 소위 클로스 언더로 구성되는 프레임 배선층의 구성을 표시하는 부분 단면도.
제13도는 본 발명의 실시의 형태 5에 있어서 반도체 패키지의 매트를 확대하여 표시하는 개략 평면도.
제14도는 매트 실렉트 기능을 설명하기 위한 블록도.
제15도는 본 발명의 실시의 형태 7에 있어서 반도체 패키지의 프레임 배선의 구성을 개략적으로 표시하는 평면도.
제16도는 제15도의 P부를 확대하여 표시하는 부분 평면도.
제17도는 범프패드가 직접 센스앰프용 전원선에 전기적으로 접속되어 있는 상태를 표시하는 평면도.
제18도는 본 발명의 실시의 형태 8에 있어서 반도체 패키지에 있어서 특히 본딩패드의 배치상태를 표시하는 개략 평면도.
제19도는 본 발명의 실시의 형태 8에 있어서 반도체 패키지의 스캔/BIST 테스트를 설명하기 위한 블록도.
제20도는 본 발명의 실시의 형태 11에 있어서 반도체 패키지에 있어서 특히 범프패드의 배치의 상태를 표시하는 개략 평면도.
제21도는 테스트 모드가 도입된 경우에 통상 액세스와 테스트시의 액세스 경로가 상이한 것을 설명하기 위한 블록도.
제22도는 매트에 콤퍼레이터가 접속된 상태를 표시하는 블록도.
제23도는 본 발명의 실시의 형태 13에 있어서 BGA 구조의 반도체 패키지의 구성을 개략적으로 표시하는 단면도.
제24도는 프린트 배선기판 105을 구성하는 각 도전층의 구성을 표시하는 개략 사시도.
제25도는 프린트 배선기판의 구성을 표시하는 개략 단면도.
제26도는 본 발명의 실시의 형태 13에 있어서 반도체 패키지에 탑재되는 반도체 칩의 평면 레이아웃 구성을 표시하는 평면도.
제27도는 패드와 로컬 주변회로를 접속하는 배선이 칩내에 있어서 최상층에 형성되는 것을 설명하기 위한 모식도.
제28도는 본 발명의 실시의 형태 13에 있어서 반도체 패키지에 있어서 특히 땜납·펌프의 배치상태를 표시하는 개략 평면도.
제29도는 패드에 전기적으로 접속되지 않은 땜납·범프의 구성을 표시하는 개략 단면도.
제30도는 일반적인 CSP의 구성을 표시하는 사시도.
제31도는 일반적인 CSP의 구성을 표시하는 평면도.
본 발명은, 칩 점유율이 높고 실장밀도를 비약적으로 향상 가능한 CSP(Chip Sc ale Package) 구조 및 BGA(Ball Grid Array) 구조의 반도체 패키지에 관하여, 특히 반도체로서의 신뢰성의 저하를 방지한 CSP 구조 및 BGA 구조의 반도체 패키지에 관한다.
근년, 칩 점유율이 높고(90% 이상) 실장밀도를 비약적으로 향상 가능한 반도체 패키지로서, CSP 구조의 반도체 패키지가 개발되어, 예컨대 ISSCC(International Solid-State Circuits Conference) 94 등으로 발표되어 있다.
CSP 구조의 반도체 패키지(이하, CSP라 호칭)은 제30도에 표시하도록 반도체 칩 1과, 접속배선 3과, 범프전극 4과, 몰드수지 5를 가지고 있다.
반도체 칩 1은 반도체 집적회로와 그의 반도체 집적회로에 전기적으로 접속된 본딩패드(이하 패드로 생략) 2를 가지고 있다.
이 패드 2는, 사진제판으로 형성된 접속배선 3을 통하여 범프전극 4에 접속되어 있다.
몰드수지 5는 범프전극 4의 두부 이외를 덮고 있다.
이 CSP 구조의 반도체 패키지는 범프전극 4을 용해하는 것으로 소정의 보드에 실장된다.
CSP에는 반도체 칩 1의 위에 접속배선 3 및 범프전극 4이 형성됨으로, 종래의 패키지와 같은 리드핀 및 리드핀과 반도체 칩의 패드를 접속하는 와이어 등이 불요로 된다.
따라서, 리드핀 및 와이어를 씌우는데 필요로 한 두꺼운 몰드가 불요로 되어 몰드의 두께를 비약적으로 얇게 할 수 있다.
극론하면, CSP는 반도체 칩과 거의 동일 치수의 패키지를 얻을 수 있다.
또, 사진제판으로 접속배선 3을 형성함으로 접속배선 3의 길이, 경로형상을 자재로 설정되어, 범프전극 4 및 패드 2를 임의의 위치로 형성한 경우에도 범프전극 4과, 패드 2간의 접속을 문제없이 행할 수 있다.
또, 범프전극 4과 패드 2의 사이의 길이가 짧게 되도록 접속배선 3을 형성하는 것으로, 와이어 인덕턴스나 입력용량으로 개선하여 전기 특성을 향상할 수 있다.
제31도에 패드 2를 임의의 위치에 배치하여 접속배선 3을 시행한 경우의 CSP를 표시한다.
제31도에 표시함과 같이, 패드 2는 임의의 위치에 형성되어, 사진제판에 의하여 종횡으로 형성된 접속배선 3에 의하여 범프전극 4과 접속되어 있다.
제31도에 표시함과 같이, CSP에는 패드 2, 접속배선 3 및 범프전극 4을 반도체 칩 1상의 임의의 위치에 형성할 수 있다.
그러나, 범프전극 4의 형성시 및 CSP를 보드에 실장할 때에는 범프전극 4의 하층에 형성된 반도체 소자에 스트레스가 가해진다.
이 때문에, 범프전극 4의 형성시 및 CSP의 보드실장시에는 가능한 한 스트레스를 가해지지 않도록 주의를 없앨 필요가 있다.
또, CSP는 패드 2 등을 반도체 칩 1상의 임의의 위치에 형성된다는 특징을 가지고 있는데도 불구하고, 제30도 및 제31도에 표시하도록, 이 특징은 패드 2와 범프전극 4의 사이를 접속배선 3에 의하여 실제로 접속하는 정도로 이용되어 있는데 지나지 않았다.
또, DRAM(Dynamic Randon Access Memory) 등의 반도체 메모리에는 대용량화가 진행하는데 따라, 칩면적이 증대하여 가지만, 성능의 편은 고속화, 저소비 전력화가 점점 요구되어 있다.
그렇지만, 칩면적 증대에 의해 칩상의 배선경로가 길게 되어 신호전달의 지연이 크게 되어, 고속화가 방해하게 된다.
또, 다비트 구성에의 요구에 대응하여 예컨대 종래의 데이터의 입출력 핀수에 관하여도 ×1/×4/×8 구성보다 ×16/×32/×64 구성이 요구되어 있다.
이 다비트화는 출력버퍼의 수나 본딩패드수를 늘리고, 칩면적의 증대를 발생시켜 더 전원노이즈 등도 증대시킨다.
또, 메모리와 로직을 혼재한 시스템 칩에의 흐름도 생각되어 있어, 그것에 대응하기 위한 실장기술도 요구되어 있다.
본 발명의 1개의 목적은, 하층에 형성된 반도체 소자에 스트레스가 가해지는 것을 고려하여 범프전극을 배치하고, 반도체 장치로서의 신뢰성의 저하를 방지한 반도체 패키지를 제공하는 것이다.
본 발명의 다른 목적은, CSP의 특징을 유효하게 이용한 반도체 패키지를 제공하는 것이다.
본 발명의 더 다른 목적은, 대용량의 반도체 메모리에 있어서도, 고속동작을 유지 가능한 반도체 패키지를 제공하는 것이다.
본 발명의 더 다른 목적은 다비트화하여도 칩면적의 증대를 억제되어 또한 전원 노이즈의 증대도 억제 가능한 반도체 패키지를 제공하는 것이다.
본 발명의 반도체 패키지는, 반도체 집적회로를 가지는 반도체 칩의 주표면상에 외부의 접속 때문에 형성된 범프전극과, 반도체 집적회로의 접속 때문에 반도체 칩에 형성된 패드와 사진제판법에서 반도체 칩의 주면상에 형성되어, 패드와 범프전극의 사이를 전기적으로 접속하는 접속배선으로 구성된 외부 접속용 배선체를 복수 구비하는 반도체 패키지인 것을 전제로서 이하의 특징으로 가지고 있다.
본 발명의 1개의 국면에 따른 반도체 패키지에는 반도체 집적회로가 기계적 스트레스를 포함하는 외적요인에 의해 회로특성의 변화를 발생하기 쉬운 취약회로를 가지는 경우에 범프전극은 취약회로가 설치된 영역의 상부 이외에 형성되어 있다.
본 발명의 1개의 국면에 따른 반도체 패키지에는 범프전극은, 취약회로가 설치된 영역의 상부 이외에 형성되어 있기 때문에 기계적으로 스트레스가 범프전극을 통하여 취약회로에 가해지는 것이 방지된다.
상기 국면에 있어서 바람직한 것은, 취약회로가 트랜지스터쌍으로 구성되어, 비트선쌍간의 미소전위차를 검출하여 증폭하는 센스앰프회로이다.
취약회로가 트랜지스터 회로이기 때문에, 범프전극을 통하여 가해지는 기계적 스트레스에 의해 트랜지스터쌍의 동작특성이 언밸런스로 되는 것이 방지되어 센스앰프회로의 센스동작이 저하하는 것이 방지된다.
상기 국면에 있어서 바람직한 것은 취약회로가 미소전류에서 동작하는 아날로그 회로이다.
취약회로가 아날로그 회로이기 때문에 범프전극을 통하여 가해지는 기계적 스트레스에 의해 아날로그 회로의 동작이 저해되는 것이 방지된다.
본 발명의 다른 국면에 따른 반도체 패키지는, 1 이상의 전원패드와, 전원배선을 구비하고 있다.
1 이상의 전원패드는 반도체 칩의 주면상에 반도체 집적회로에 전력을 공급하기 위하여 설치되어 있다.
전원배선은 전원패드에 접속되어, 복수의 외부접속용 배선체의 적어도 일부를 개개로 둘러싸도록 설치되어 있다.
본 발명의 다른 국면에 따른 반도체 패키지에는 복수의 외부 접속용 배선체의 적어도 일부를 개개로 둘러싸도록 전원배선이 설치되어 있음으로, 전원배선에 의하여 둘러싸인 외부 접속용 배선체는 전기적으로 실드되어, 다른 외부 접속용 배선체에서의 전기적 영향 및 다른 외부 접속용 배선체에의 전기적 영향을 방지할 수 있다.
상기 국면에 있어서 바람직한 것은, 복수의 외부접속용 배선체의 적어도 일부를 적어로 둘러싸인 전원배선은 상호 접속하여 메시상을 이루고 있다.
이 메시상의 전원배선에 대하여 전원 임피던스가 작게 되도록 전원패드가 복수 배치되어 있다.
전원 임피던스가 작게 되도록 메시상의 전원배선에 복수의 전원패드가 배치되어 있기 때문에 전원의 부하를 저감할 수 있다.
상기 국면에 있어서 바람직한 것은 범프전극의 바로 아래에 있어, 접속배선과 반도체 칩의 주면의 사이에 범프전극을 통하여 반도체 칩에 가해지는 기계적 스트레스를 완화하는 스트레스 완화재가 구비되어 있다.
범프전극의 바로 아래의 접속배선과 반도체 칩의 주면의 사이에 범프전극을통하여 반도체 칩에 가해지는 기계적 스트레스를 완화하는 스트레스 완화재가 구비되어 있기 때문에 반도체 집적회로에 기계적으로 스트레스가 가해지는 것이 방지된다.
본 발명의 더다른 국면에 따른 반도체 패키지에는, 반도체 집적회로는 패드에 집적 접속되는 입력/출력 버퍼회로를 가지고 있다.
패드를 개재하여 입력/출력 버퍼회로에 전기적으로 접속되는 범프전극은, 입력/출력 버퍼회로의 근방상에 설치되어 있다.
본 발명의 더다른 국면에 따른 반도체 패키지에는 범프전극이 입력/출력 버퍼회로의 근방상에 설치되어 있기 때문에, 범프전극에서 입력/출력 버퍼회로까지의 배선경로를 짧게 할 수 있다.
따라서, 범프전극과 입력/출력 버퍼회로의 사이의 신호전달의 지연을 방지할 수 있다.
따라서, 반도체 메모리 등이 대용량화되어도 고속동작을 유지할 수 있다.
또, 배선경로를 짧게 가능함으로, 어드레스 세트업이나 홀드마진을 개량할 수 있다.
상기 국면에 있어서 바람직한 것은, 반도체 집적회로는 복수의 메모리 매트와 복수의 메모리 매트를 분할하고 또한 메모리 매트를 독립하여 제어하기 위한 마스터 주변회로를 가지고 있다.
메모리 매트는, 메모리 소자를 가지는 복수의 메모리 영역과, 복수의 메모리 영역을 분할하고 또한 각 메모리 영역의 메모리 소자를 독립하여 제어하기 위한 로컬주변회로를 가지고 있다.
반도체 집적회로는, 소위 계층 메모리 구성을 가지고 있다.
이 때문에, 대용량화되어도 고속동작을 유지 가능한 계층 메모리 구성을 가지는 반도체 메모리를 얻을 수 있다.
상기 국면에 있어서 바람직한 것은 반도체 칩의 주면상에 형성된 제2의 접속배선이 더 구비되어 있다.
마스터 주변회로와 로컬주변회로는, 이 제2의 접속배선에 의하여 전기적으로 접속되어 있다.
제2의 접속배선은, 반도체 칩의 주면상에 형성된다.
이 반도체 칩의 주면상에는 소자나 회로 등은 형성되어 있지 않기 때문에, 제2의 접속배선의 선폭을 크게 확보할 수 있다.
또, 제2의 접속배선의 재료에 대한 제약도 적기 때문에, 배선에 적당한 재료를 선택할 수 있다.
따라서, 제2의 접속배선의 임피던스는 작게 되어, 그러므로 시정수를 저감되는 것과 함께 신호의 전달의 지연을 방지할 수 있다.
상기 국면에 있어서 바람직한 것은 마스터 주변회로를 통하여 복수의 메모리 매트의 각각에 전달되는 신호를 입력하기 위한 범프전극은, 마스터 주변회로가 설치된 영토상에 형성되어 있다.
복수의 메모리 매트의 각각은 범프전극의 위치에 대하여 대칭으로 되도록 배치되어 있다.
범프전극에서 복수의 메모리 매트에 접속되는 배선은, 범프전극의 위치에 대하여 대칭으로 되도록 배치되어 있다.
범프전극에 대하여, 복수의 메모리 매트의 각각이 대칭으로 배치되어 있기 때문에, 범프전극에서 복수의 메모리 매트의 각각에 접속되는 각 배선도 범프전극에 대하여 대칭으로 되도록 배치 가능하다.
또, 입력신호는 각 메모리 매트를 제어하기 위한 마스트 주변회로에 우선 입력된다.
이 때문에, 범프전극에서 복수의 메모리 매트의 각각에 입력되는 신호의 전달거리가 약 동일로 된다.
따라서, 각 메모리 매트에 입력되는 신호의 위상 어긋남, 소위 스큐를 대단히 작게 할 수 있다.
상기 국면에 있어서 바람직한 것은, 범프전극에서 복수의 메모리 매트의 각각에 입력되는 신호의 전달거리가 약 동일하다.
범프전극에서 복수의 메모리 매트의 각각에 입력되는 신호의 전달거리가 약 동일로 있음으로, 각 메모리 매트에 대한 스큐를 대단히 작게 할 수 있다.
상기 국면에 있어서 바람직한 것은, 메모리 소자에서의 출력신호를 외부에 출력하기 위한 출력용의 범프전극은, 로컬 주변회로 영역내에 설치된 출력 버퍼회로에 전기적으로 접속되어 있다.
이 출력용의 범프전극은, 로컬주변회로가 설치된 영역상에 배치되어 있다.
출력용의 범프전극은 로컬주변회로 영역상에 배치되어 출력버퍼회로의 근방상에 배치 가능하다.
따라서, 출력버퍼회로에서 범프전극에의 출력신호의 지연을 방지할 수 있다.
상기 국면에 있어서 바람직한 것은, 접속배선은 반도체 칩의 주면상의 상이한 높이 위치에 연재하고, 또한 서로 전기적으로 절연된 제1 및 제2의 접속배선을 가지고 있다.
서로 상이한 높이위치에 연재하도록 제1 및 제2의 접속배선이 설치되어 있기 때문에 서로 동일 높이 위치에 형성된 경우와 비교하여 접속배선의 배치의 자유도가 높게 된다.
따라서, 제1 및 제2의 접속배선을 전기적으로 절연한 상태를 유지한대로, 각종의 배선구조에 대응하는 것은 용이하다.
상기 국면에 있어서 바람직한 것은, 접속배선은 반도체 칩의 주면상의 동일한 높이 위치에 연재하는 제1 및 제2의 접속배선을 가지고 있다.
제1 및 제2의 접속배선의 교차부에 있어서, 제1 및 제2의 접속배선의 한편이 반도체 칩내에 형성된 도전층과 전기적으로 접속되는 것으로 제1 및 제2의 접속배선의 전기적인 절연상태가 유지된다.
반도체 칩내의 도전층을 사용하는 것으로 서로 동일한 높이 위치에 연재하는 제1 및 제2의 접속배선을 절연상태를 유지되기 때문에, 각종의 배선구조에 대응하는 것이 용이하다.
상기 국면에 있어서 바람직한 것은, 출력버퍼회로에 전원을 공급하기 위한 전원용의 범프전극은, 출력버퍼회로를 가지는 로컬주변회로가 설치된 영역상에 배치되어 있다.
출력버퍼회로에 전원을 공급하기 위한 전원용의 범프전극이 출력버퍼회로 영역상에 형성되어 있기 때문에, 짧은 배선경로에서 범프전극에서 출력버퍼회로에 전원을 공급할 수 있다.
따라서, 전원노이즈의 작은 안정한 저임피던스 전원을 실현할 수 있다.
상기 국면에 있어서 바람직한 것은, 메모리 영역내의 복수의 메모리 소자의 각각에 전기적으로 접속되어, 복수의 메모리 소자의 데이터를 입출력하기 위한 데이터 버스에 전기적으로 접속되는 출력용의 범프전극은, 메모리 영역의 근방상에 배치되어 있다.
데이터 버스에 전기적으로 접속되는 범프전극을 메모리 영역의 근방상에 배치할 수 있기 때문에, 데이터 버스를 짧게 할 수 있다.
따라서, 다비트화에 의해 액세스가 열화하는 것은 없다.
상기 국면에 있어서 바람직한 것은, 마스터 주변회로는 복수의 메모리 매트중 어느 것 1개를 선택하여 동작 가능한 상태로 하는 것과 함께 비선택의 메모리 매트내의 로컬주변회로에의 전원공급을 끊기 위한 매트 실렉트회로를 가지고 있다.
매트 실렉트 회로에 의해 특정의 매트를 선택하여 그의 매트만 동작시킬 수 있다.
또, 비선택의 매트에 관하여는 로컬주변회로에의 전원공급이 매트 실렉트 회로에 의해 끊게 되기 때문에, 비선택의 매트에 소정의 전압을 인가하여 스탠바이 상태로 하는 경우에 비하여, 소정 전력을 저감할 수 있다.
상기 국면에 있어서 바람직한 것은, 마스터 주변회로는 선택하도록 메모리 매트의 개수를 선택하여, 그의 선택된 개수의 메모리 매트를 동작 가능한 상태로 하는 것과 함게, 비선택의 메모리 매트내의 로컬주변회로에의 전원공급을 끊기 위한 매트 실렉트 회로를 가지고 있다.
매트 실렉트 회로에 의해 선택하도록 메모리 매트의 개수를 고르기 때문에, 이 고른 메모리 매트의 개수에 의해 비트수를 변할 수 있다.
따라서, 비트 사이즈가 가변인 모듈과 같이 취급할 수 있다.
또, 비선택의 메모리 매트에 관하여는 로컬주변회로에의 전원공급이 매트 실렉트 회로에 의해 끊게 되기 때문에, 상술과 동일 소비전력을 저감할 수 있다.
상기 국면에 있어서 바람직한 것은, 전원전압을 반도체 집적회로내의 소자에 공급하기 위한 전원용 도전층이 반도체 칩내에 형성되어 있다.
범프전극에서 전원전압을 제공하는 접속배선은, 전원용 도전층의 연장하는 방향과 교차하는 방향으로 연장하고 있어, 또한 전원용 도전층과 전기적으로 접속되어 있다.
접속배선을 전원용 도전층에 전기적으로 접속하는 것에 의해 전원용 도전층의 전위를 강할할 수 있다.
상기 국면에 있어서 바람직한 것은, 소자는 트랜지스터쌍으로 구성되어, 비트선쌍간의 미소전위차를 검출하여 증폭하는 센스앰프회로이고, 접속배선과 전원용 도전층은 평면적으로 메시상으로 되도록 배치되어 있다.
센스앰프회로에 접속되는 전원용 도전층의 전위가 강화되기 때문에 센스앰프회로의 안정한 동작을 얻을 수 있다.
상기 국면에 있어서 바람직한 것은 반도체 칩은 테스트 모드시에 프로버의 탐침을 접속시키기 위한 테스트용 패드를 가지고 있다.
테스트용 패드는, 반도체 칩의 주면에 있어 반도체 집적회로가 설치된 영역의 상부 이외에 형성되어 있다.
테스트용 패드를 가지고 있기 때문에, 이 반도체 칩은 프로버에 의한 웨이퍼 테스트를 행할 수 있다.
상기 국면에 있어서 바람직한 것은 테스트 모드시에 있어서 외부에서의 테스트 신호에 의해 활성화되는 발진기와, 발진기에 의하여 각 제어신호를 발생시키는 제어신호 발생기가 더 구비되어 있다.
제어신호 발생기에서 출력되는 신호가 마스터 주변회로에 입력되도록 제어신호 발생기가 마스터 주변회로에 접속되어 있다.
외부에서의 테스트 신호에 의해 반도체 칩내에서 RAS, CAS 등의 각 어드레스 신호 등의 제어신호나 테스트 패턴 등을 발생하는 것이 가능함으로, 이들의 신호를 반도체 칩의 외부에서 입력하는 경우에 비하여 반도체 칩의 테스트용 패드수를 감할 수 있다.
상기 국면에 있어서, 바람직한 것은, 테스트 모드시에 있어서 복수의 메모리 매트의 각각에서 얻어진 테스트 데이터의 양, 불량을 순차 기억하고 그의 기억된 테스트 데이터의 양, 불량을 순차 출력하는 시프트 레지스터가 더 구비되어 있다.
상기 국면에 있어서 바람직한 것은, 시프트 레지스터에서 출력되는 테스트 데이터의 양, 불량을 표시하는 신호는 반도체 칩에 설치된 테스트용의 패드에서 출력된다.
시프트 레지스터에 의해 1개의 출력용의 패드에 복수의 테스트 데이터의 양, 불량을 순차 출력할 수 있다.
이 때문에, 반도체 칩의 테스트용 패드수를 감할 수 있다.
상기 국면에 있어서 바람직한 것은, 테스트용 패드와 패드는 상이한 배선경로로 로컬 주변회로에 전기적으로 접속되어 있다.
테스트용 패드와 로컬주변회로의 사이의 제1의 배선은 접속과 비접속의 전환이 가능하고, 또한 패드와 로컬주변회로의 사이의 제2의 배선도 접속과 비접속의 전환이 가능하다.
테스트 모드시에는 제1배선은 접속상태로, 또한 제2의 배선은 접속상태이다.
제1 및 제2의 배선의 접속·비접속을 선택 가능하기 때문에, 테스트 모드시에는 테스트용 패드와 로컬주변회로를 전기적으로 접속되어, 또한 통상 동작시에는 패드와 로컬주변회로를 전기적으로 접속할 수 있다.
상기 국면에 있어서 바람직한 것은, 테스트 모드시에 있어서 복수의 메모리 매트의 각각에서 얻어진 테스트 데이터의 양, 불량에서 메모리 소자의 불량 어드레스를 판별하고, 기록하는 수단이 더 구비되어 있다.
이 수단에서 불량 어드레스의 신호가 순차 출력된다.
상기 국면에 있어서 바람직한 것은, 불량 어드레스를 선별하고 기록하는 수단에서 출력되는 불량 어드레스의 신호는 반도체 칩에 설치된 테스트용의 패드에서 출력된다.
메모리 소자의 불량 어드레스를 판별하고 기록하는 수단을 가지기 때문에, 불량 어드레스를 패킷으로 출력할 수 있다.
상기 국면에 있어서 바람직한 것은, 소정의 전위가 제공되는 접속배선을 둘러싸도록 반도체 칩의 주면상에 전원배선이 설치되어 있다.
이 전원배선은 전류가 흐르지 않도록 구성되어 있다.
전류의 흐르지 않도록 구성된 전원배선에 의하여 접속배선이 둘러싸이기 때문에, 이 접속배선은 전기적으로 실드되어, 다른 외부 접속용 배선체에서의 전기적 영향 및 다른 외부 접속용 배선체에의 전기적 영향을 방지할 수 있다.
상기 국면에 있어서 바람직한 것은, 복수의 범프전극은 서로 분리되어 반도체 패키지의 표면전면에 노출하도록 배치되어 있다.
상기 국면에 있어서 바람직한 것은, 복수의 범프전극에는 패드와 전기적으로 접속되어 있지 않은 범프전극이 포함되어 있다.
복수의 범프전극이 반도체 패키지의 표면전면에 형성되어 있기 때문에, 반도체 패키지의 방열성을 높일 수 있다.
그것에 의하여 열저항을 내릴 수 있다.
상기 국면에 있어서 바람직한 것은, 범프전극은 각각 분리되어 반도체 패키지의 이면에도 배치되어 있다.
이면에도 복수의 범프전극이 형성되는 것에 의해 한층 더 패키지의 방열성을 높이는 것이 되어, 열저항을 내릴 수 있다.
상기 국면에 있어서 바람직한 것은 테스트 모드시에 있어서 메모리 매트에서 소정의 메모리 소자를 선택하고, 소정수의 메모리 소자의 로직의 일치/불일치를 판별하고, 그의 판별결과를 출력하는 콤퍼레이터가 복수의 메모리 매트중의 어느 것 1개에만 접속되어 있다.
범프전극에서 복수의 메모리 매트의 각각에 입력되는 신호의 전달거리가 약 동일함으로, 이들의 매트에의 액세스 시간도 약동일로 된다.
따라서, 콤퍼레이터를 1개의 메모리 매트에만 설치하고 그의 메모리 매트의 액세스 시간을 측정하면, 다른 메모리 매트의 액세스 시간의 측정을 생략하는 것이 되어, 소위 I/O의 의상축퇴 테스트가 가능케 된다.
본 발명의 더다른 국면에 따른 반도체 패키지는, 반도체 집적회로를 가지는 반도체 칩을 구비한 반도체 패키지로 있어, 반도체 집적회로는 복수의 메모리 매트와, 복수의 메모리 매트를 분할하고 또한 메모리 매트를 독립하여 제어하기 위한 마스터 주변회로를 가지고 있다.
메모리 매트는 복수의 메모리 소자를 가지고 있다.
테스트 모드시에 있어서 복수의 메모리 매트의 각각에서 얻어진 테스트 데이터의 양, 불량에서 메모리 소자의 불량 어드레스를 판별하고 기록하는 수단이 더 구비되어 있다.
이 수단에서 불량 어드레스의 신호가 순차 출력된다.
본 발명의 더다른 국면에 따른 반도체 패키지에는 메모리 소자의 불량 어드레스를 판별하고 기록하는 수단을 가지기 때문에, 불량 어드레스를 패킷으로 출력할 수 있다.
본 발명의 더다른 국면에 따른 반도체 패키지는 반도체 집적회로를 가지는 반도체 칩의 주면상에 외부 등의 접속을 위하여 형성된 범프전극과, 반도체 집적회로의 접속을 위하여 반도체 칩에 형성된 패드와, 사진제판법으로 반도체 칩의 주면상에 형성되어, 패드와 범프전극의 사이를 전기적으로 접속하는 접속배선으로 구성된 외부 접속용 배선체를 복수 구비하는 반도체 패키지에 있어서, 소정의 전위가 제공되는 접속배선을 둘러싸도록 반도체 칩의 주면상에 전원배선이 설치되어 있다.
이 전원배선은 전류가 흐르지 않도록 구성되어 있다.
본 발명의 더다른 국면에 따른 반도체 패키지에는 전류의 흐르지 않도록 구성된 전원배선에 의하여 접속배선이 둘러싸기 때문에 이 접속배선은 전기적으로 실드되어 다른 외부 접속용 배선체에서의 전기적 영향 및 다른 외부 접속배선체에의 전기적 영향을 방지할 수 있다.
본 발명의 더다른 국면에 따른 반도체 패키지는 반도체 집적회로를 가지는 반도체 칩의 주면에 패드를 구비한 반도체 패키지로 있어, 반도체 집적회로는 복수의 메모리 매트와 복수의 메모리 매트를 분할하고 또한 메모리 매트를 독립하여 제어하기 위한 마스터 주변회로를 가지고 있다.
메모리 매트는 복수의 메모리소자를 가지고 있다.
복수의 메모리 매트의 각각은 패드에서 복수의 메모리 매트의 각각에 입력되는 신호의 전달거리가 약동일로 되도록 배치되어 있다.
테스트 모드시에 있어서 메모리 매트에서 소정수의 메모리 소자를 선택하고, 소정수의 메모리 소자의 로직의 일치/불일치를 판별하고, 그의 판별결과를 출력하는 콤퍼레이터가 복수의 메모리 매트중의 어느것 1개에만 접속되어 있다.
본 발명의 더다른 국면에 따른 반도체 패키지에는 범프전극에서 복수의 메모리 매트의 각각에 입력되는 신호의 전달거리가 약동일로 있기 때문에, 이들의 매트에의 액세스 시간도 약동일로 된다.
따라서, 콤퍼레이터를 1개의 메모리 매트에만 설치하여 그의 메모리 매트의 액세스 시간을 측정하면, 다른 메모리 매트의 액세스 시간의 측정을 생략하는 것이 되어, 소위 I/O의 의사축퇴 테스트가 가능케된다.
본 발명의 더다른 국면에 따른 반도체 패키지는, 반도체 집적회로를 가지는 반도체 칩의 주면상에 외부의 단자의 접속 때문에 형성된 범프전극과, 반도체 집적회로의 접속 때문에 반도체 칩에 형성된 패드와, 패드와 범프전극의 사이를 전기적으로 접속하는 접속배선으로 구성된 외부 접속용 배선체를 복수 구비하는 반도체 패키지에 있어서, 반도체 집적회로는 복수의 메모리 매트와 복수의 메모리 매트를 분할하여 또한 각 메모리 매트를 독립하여 제어하기 위한 마스터 주변회로를 가지고 있다.
이 메모리 매트는 복수의 메모리 어레이와, 복수의 메모리 어레이를 분할하고 또한 각 메모리 어레이를 독립하여 제어하기 위한 로컬 주변회로를 가지고 있다.
본 발명의 더다른 국면에 다른 반도체 패키지에는 CSP 구조나 BGA 구조와 같이 외부의 단자의 접속을 위하여 범프전극이 설치되어 있다.
이 범프전극은, 반도체 칩의 표면전면에 배치할 수 있다.
이 때문에 계층화되어 고집적화된 메모리를 반도체 패키지에 탑재한 경우에도 QFP 등과 같이 반도체 패키지의 치수가 크게 되든지, 리드간에 큰 용량이 발생하는 것이 방지된다.
[실시의 형태 1]
본 발명의 실시의 형태 1에 관련하는 반도체 패키지로서, 하층에 형성된 센스앰프회로를 고려하여 범프전극의 배치를 행한 CSP의 DRAM 패키지에 관하여 설명한다.
일반적으로, DRAM 등의 센스앰프회로는, 제조시의 기계적 스트레스나 사용할시의 기계적 스트레스 등의 외적요인에 의해 회로특성의 변화를 발생하기 쉬운 취약한 회로이다.
한편, 범프전극의 형성시 및 범프전극의 보드실장시에는 범프전극에는 기계적인 스트레스가 가하게 됨으로, 범프전극의 바로 아래에 센스앰프회로를 배치하는 것은 회피하지 않으면 안된다.
제1도는 본 발명의 실시의 형태 1에 관련하는 반도체 패키지의 구성을 개략적으로 표시하는 평면도이고, CSP의 DRAM 패키지의 센스앰프회로와 범프전극의 위치관계를 표시하는 도면이다.
제1도를 참조하여, 반도체 칩 1의 주면에는 반도체 칩 1의 내부에 만들게 된 여러 가지의 입출력 단자에 접속되는 패드 2가 형성되어 있다.
이 패드 2와, 보드의 접속을 위한 범프전극 4과 패드 2와 범프전극 4의 사이를 접속하는 접속배선 3으로 되는 외부의 접속을 위한 구성(이후, 외부접속용 배선체라 호칭)이 2열로 평행으로 복수단 형성되어 있다.
여기에서, 반도체 칩 1은 센스앰프회로를 가지고 있어 센스앰프회로가 설치된 영역을 센스앰프영역 SR으로서 표시하고, 메모리셀이 설치된 영역을 메모리셀 영역 MR로서 표시한다.
통상, 센스앰프영역 SR이나 메모리셀 영역 MR은 절연층 등에 덮여져 보이지 않지만, 편의상 실선으로 그의 위치를 표시하고 있다.
제1도에 표시함과 같이 센스앰프영역 SR의 상부에는 범프전극 4는 설치되어 있지 않다.
범프전극 4는 주로, 메모리셀 영역 MR에 형성되어 패드 2도 센스앰프영역 SR의 상부 이외에 형성되어 있다.
범프전극 4는 센스앰프영역 SR의 상부 이외로 있으면 임의의 위치에 형성되어 사진제판에 의해 접속배선 3이 임의의 경로를 취하도록 배선 가능함으로 제4도에 표시하도록 구성을 얻을 수 있다.
센스앰프는 트랜지스터쌍으로 구성되어 비트선쌍간의 미소전위차를 검출하여 증폭하는 회로이므로, 이와 같이 구성하는 것에 의해 트랜지스터쌍에 기계적인 스트레스가 가해지는 것으로 트랜지스터쌍의 동작특성이 언밸런스로 되는 것이 방지되어, 센스동작이 저하하는 것을 방지할 수 있다.
또, 반도체 칩 1이 미소전류로 동작하는 회로, 예컨대 정전류원인 커런트미러 회로 등의 아날로그 회로를 가지고 있도록 하는 경우에 있어서도 동일하고, 아날로그 회로가 형성되어 있는 영역의 상부에는 범프전극 4는 형성되지 않은 구성으로 한다.
[실시의 형태 2]
본 발명의 실시의 형태 2에 관련하는 반도체 패키지로서 패드, 접속배선 및 범프전극을 반도체 칩상의 임의의 위치에 형성하는 것이 가능하다는 특징을 유효하게 이용한 CSP의 일예에 관하여 설명한다.
제2도는, 본 발명의 실시의 형태 2에 관련하는 반도체 패키지의 구성을 개략적으로 표시하는 평면도이다.
제2도를 참조하여, 반도체 칩 1의 주면에는 반도체 칩 1의 내부에 만들게 된 여러 가지의 입출력 단자에 접속되는 패드 2가 형성되어 있다.
이 패드 2와, 보드의 접속을 위한 범프전극 4과 패드 2와 범프전극 4의 사이를 접속하는 접속배선 3에서 되는 외부접속용 배선체가 2열로 평행으로 복수단 형성되어 있다.
각각의 외부 접속용 배선체를 둘러싸도록 전원배선 PL이 메시상으로 형성되어 있다.
제2도에 있어서는, 전원전압을 공급하는 전원전위 패드 Vcc에 접속되는 메시와, 전원전위로 되는 접지전위 패드 Vss에 접속되는 메시에 분할되어 있다.
역시, 사진제판에 의해 임의의 배선경로를 형성할 수 있다는 CSP의 특징을 유효하게 이용하여 전원배선 PL이 형성됨으로, 메시간격이나 메시형상 등을 임의의 설정 가능한 것은 말할 것도 없다.
이와같이, 외부 접속용 배선체를 개개로 전원배선 PL으로 둘러싸는 것으로, 반도체 칩 1의 내부에 만들게 된 여러 가지의 입출력 단자가 전기적으로 실드되는 것으로 된다.
이 때문에, 예컨대 인접하는 클록 단자간에 있어서는 노이즈 저감을 도모하는 것이 가능케 된다.
또, 제2도에 표시함과 같이 패드 2의 근방에 범프전극 4을 형성하는 것으로, 접속배선 3을 짧게 할 수 있음으로 와이어 인덕턴스를 작게 되어, 데이터 출력단자에 있어서 링깅의 문제를 개선할 수 있다.
더, 전원배선 PL을 메시상으로 형성하는 것으로, 반도체 칩 1상의 각 소에 전원전위 패드 Vcc 및 접지전위 패드 Vss를 형성할 수 있다.
이것에 의해, 반도체 칩 1상의 전원 임피던스를 작게 하는 것이 가능케 된다.
따라서, 복수의 반도체 패키지를 1개의 보드상에 탑재하는 멀티칩 모듈 등과 같이 전원의 부하가 크게 되도록 한 구성에 있어서 전원의 부하를 극력 저감할 수 있다.
역시, 제2도에 표시한 구성에 있어서는 반도체 칩 1상의 전체의 외부 접속용 배선체를 전원배선 PL으로 둘러싼 예를 표시하였지만, 반드시 전체의 외부 접속용 배선체를 전원배선 PL으로 둘러살 필요는 없다.
예컨대 클록단자, 데이터 입출력단자, 레피런스 전압단자 등에 접속되는 외부 접속용 배선체만을 전원배선체만을 전원배선 PL이 선택적으로 둘러싸는 것만으로 좋다.
또, 전원전위 패드 Vcc, 접지전위 패드 Vss의 쌍방에 메시상의 전원배선 PL이 접속된 예를 표시하지만, 어느것 한편만에 메시상에 전원배선 PL이 접속되어도 좋다.
[실시의 형태 3]
이상 설명한 본 발명의 실시의 형태 1에 관련하는 반도체 패키지에는 범프전극의 형성시 및 범프전극과 보드의 접합시에 범프전극에 기계적인 스트레스가 가해지는 것을 고려하여, 센스앰프회로의 상부에는 범프전극을 배치하지 않은 CSP의 DRAM에 관하여 설명하였지만, 본 발명의 실시의 형태 3에 관련하는 반도체 패키지에는 기계적인 스트레스를 저감할 수 있는 CSP의 구조에 관하여 설명한다.
제3도는 일반적인 CSP의 범프전극이 형성된 영역의 부분 단면도를 표시하고 있다.
제3도를 참조하여 반도체 집적회로 등이 만들게 된 기판 1의 위에는 패드 2가 설치되어 있다.
이 패드 2를 덮도록 전면에 걸쳐 패시베이션막 6이 형성되어 있다.
패드 2의 주면상에는 부분적으로 패시베이션막 6이 존재하지 않고, 접속배선 3이 접촉하도록 설치되어 있다.
접속배선 패드 2의 주면상에서 패시베이션막 6의 표면에 걸쳐서 형성되어 패시베이션막 6의 표면상의 소정의 방향으로 연재하고 있다.
패시베이션막 6의 주면상에는 접속배선 3을 덮도록 전면에 걸쳐서 층간절연막으로서의 폴리이미드수지 7이 형성되어 있다.
이 폴리이미드수지 7의 주면상에는 전면에 걸쳐서 몰드수지(에폭시수지) 5가 형성되어 있다.
접속배선 3에는 부분적으로 폴리이미드수지 7 및 몰드수지 5가 형성되어 있지 않은 영역이 있어, 그의 부분에 베리어 메탈층을 개재하여 범프전극 4이 형성되어 있다.
이와같은 구조의 CSP에 있어서는 범프전극 4을 형성할 때나, 범프전극 4을 보드에 실장하는 경우에 범프전극 4 바로 아래의 반도체 칩에 기계적인 스테스가 가해지는 것으로 된다.
반도체 칩에 스트레스 인가된 경우, 반도체 칩에 만들게 된 반도체 소자에 있어서 예컨대 트랜지스터 특성의 변화가 발생하든지, 리크전류가 유발되는 것은 일반적으로 알려져 있다.
제4도는, 본 발명의 실시의 형태 3에 관련하는 반도체 패키지로서, 범프전극 4의 바로 아래에 스트레스 완화를 위한 버퍼코트를 가지는 CSP의 부분단면도를 표시하고 있다.
제4도를 참조하여, 본 실시의 형태에는 범프전극 4의 바로 아래에 있어서 접속배선 3과 패시베이션막 6의 사이에 스트레스 완화재로서 버퍼코트 8가 선택적으로 형성되어 있다.
역시, 이것 이외의 구성에 관하여는 제3도에 표시하는 일반적인 CSP와 동일로 있기 때문에 동일한 부재에 관하여는 동일한 부호를 붙여, 그의 설명을 생략한다.
버퍼코트 8는, 예컨대 폴리이미드 수지 등의 재질에서 되고, 패시베이션막 6의 전면에 스핀코트법에 의하여 폴리이미드 수지를 도토한 후, 사진제판에 의하여 선택적으로 형성된다.
따라서, 버퍼코트 8는 접속배선 3이나 패드 2와 동일하게 임의의 위치에 형성하는 것이 가능케 된다.
버퍼코트 8가 존재하는 것에 의해 범프전극 4을 형성할 때나 범프전극 4을 보드에 실장할 때에 범프전극 4 바로 아래의 반도체 칩 1에 가해지는 기계적인 스트레스가 완화된다.
따라서, 이 기계적인 스트레스에 기인하여 반도체 소자의 특성이 열화하는 것이 방지된다.
이상 설명한 버퍼코트 8를 가지는 CSP를 제1도를 사용하여 설명한 실시의 형태 1에 적용하는 것으로, 센스앰프회로를 보호하여 센스앰프회로에 가해지는 스트레스를 더 저감하는 것이 되어, 회로특성의 변화를 방지할 수 있다.
또, 제2도를 사용하여 설명한 실시의 형태 2에 적용하는 것으로, 하층의 반도체 소자에 기계적인 스트레스가 가해지는 가능성이 저감한다.
이 때문에, 범프전극의 배치의 자유도가 늘고, 보다 복잡한 전원배선의 형성도 가능케 된다.
[실시의 형태 4]
제5도는, 본 발명의 실시의 형태 4에 관련하는 반도체 패키지의 구성을 표시하는 개략 평면도이고, 계층구성에서 되는 대용량 DRAM의 칩 이미지를 표시한 것이다.
또, 제6도는 제5도중 좌상의 매트(사선부분)를 확대한 개략 평면도이다.
제5도와 제6도를 참조하여 반도체 칩 1은 에컨대 4개의 매트 12와 이것 각 매트 12를 제어하는 마스터 주변회로 11를 가지고 있다.
이 마스터 주변회로 11는 각 매트 12의 사이에 +문자와 같이 배치되어 있다.
각 매트 12는 메모리 어레이 14와 대응하는 메모리 어레이 14를 제어하기 위한 로컬주변회로 13를 가지고 있다.
특히 제5도를 참조하여, 마스터 주변회로 11의 형성영역내에는 입력버퍼회로(도시않음)가 형성되어 있다.
이 입력버퍼회로에 패드 및 프레임 배선(도시않음)을 개재하여 전기적으로 접속되는 입력용의 범프패드 4가 형성되어 있다.
이 입력용의 범프패드 4는 입력버퍼회로의 근방상에 형성되어 있다.
범프패드 4는 제7도에 표시함과 같이, 입력버퍼회로를 통하여 마스터 주변회로 내의 입력신호 레벨변환회로 11a에 접속되어 있다.
또, 이 입력신호 레벨변환회로 11a와 각 매트내의 로컬주변회로 13는 각각 반도체 칩 1의 주면상에 형성된 프레임 배선 3에 의하여 전기적으로 접속되어 있다.
역시, 입력용의 범프패드 4는 프레임 배선없이, 직접 패드에 접속되어 있어도 좋다.
특히, 제6도를 참조하여, 로컬주변회로 13의 형성영역내에는 출력버퍼회로(도시않음)가 설치되어 있다.
이 출력버퍼회로에 패드 2 및 프레임 배선 3을 개재해서 출력용의 범프패드 4가 전기적으로 접속되어 있다.
이 출력용의 범프패드 4는 출력버퍼회로의 근방상에 형성되어 있다.
역시, 입력용의 범프패드 4도 프레임 배선 3없이 직접 패드 2에 접속되어 있어도 좋다.
다음에, 이 반도체 패키지내에 있어서 신호의 전달에 관하여 설명한다.
우선, 마스터 주변회로 11내에 배치된 입력용의 범프패드 4에 외부에서 입력신호가 제공된다.
이 입력신호는 마스터 주변회로 11내에 있어서 입력버퍼회로를 통하여 입력신호 레벨변환회로 11a에 입력된다.
이것에 의하여 입력신호는 칩내부 전원레벨에 변환되어 마스터 신호로서 CSP의 프레임 배선 3(통상 패키지의 와이어링에 상당)에 의해 각 매트 12에 전달된다.
이 신호는, 각 매트 12의 중앙부근에 배치되어 있는 로컬주변회로 13에 입력된다.
이후, 신호는 로컬주변회로를 거쳐 메모리 어레이 14에 입력된다.
각 매트 12의 메모리 어레이 14에서 출력되는 데이터는, 각 매트 12의 로컬주변회로 13에 배치된 출력버퍼회로에 짧은 데이터 버스에 의해 전달된다.
출력 데이터는, 각 로컬 주변회로상으로 있어 메모리 어레이 14 근방상에 배치된 출력용의 범프패드 4에서 외부에 출력된다.
본 실시의 형태에는 범프패드 4이 접속되도록 입력버퍼회로 혹은 출력버퍼회로의 근방상에 설치되어 있다.
이 때문에, 범프패드 4에서 입력버퍼회로 혹은 출력버퍼회로까지의 배선경로를 짧게 할 수 있다.
따라서, 범프패드 4와 입력버퍼회로 혹은 출력버퍼회로의 사이에서의 신호전달의 지연을 방지할 수 있다.
따라서, 반도체 메모리 등이 대용량화되어도 고속동작을 유지할 수 있다.
또, 배선경로를 짧게 할 수 있기 때문에 어드레스 세트업이나 홀드마진도 개량된다.
이하, 그것에 관하여 상세하게 설명한다.
제8도는, 어드레스 신호의 세트업 시간 및 홀드시간을 예시적으로 표시하는 도면이고, 데이터 판독 동작시에서 외부 제어신호에 요구되는 세트업시간 및 홀드시간을 표시하고 있다.
DRAM에 있어서는, 행어드레스 신호와 열어드레스 신호는 시분할적으로 제공된다.
여기에는 행어드레스 신호에 관하여만 설명한다.
제8도를 참조하여 어드레스 신호에 대하여는 로어드레스 스트로브 신호/RAS의 하강전에 행어드레스 신호를 확정상태로 하기 위한 RAS 전 행어드레스·세트업 시간 t2이 규정되어, 외부로 어드레스 스트로브 신호/RAS의 하강후 그의 행어드레스 신호를 유지하는 RAS 후 행어드레스·홀드시간 t4이 규정된다.
이 RAS 후 행어드레스·홀드시간 t4완료 후, DRAM에 있어서는 내부로 행선택 동작이 개시된다.
여기에서, 본 실시의 형태에는 범프전극과 입력/출력 버퍼회로의 배선경로를 짧게 할 수 있기 때문에 신호의 전달은 시간 T만큼 빨리 된다.
결국, 로어드레스 스트로브 신호/RAS의 하강이 시간 T만큼 빨리 된다.
이 때문에, RAS 전 행어드레스·세트업 시간 t2가 t1으로 이행한다.
결국, 세트업 시간이 단축화된다.
또, RAS 후 행어드레스·홀드시간 T4가 T3으로 이행한다.
결국, 홀드시간의 마진이 증가한다.
또, 본 실시의 형태에 있어서는 출력용의 범프패드 4가 로컬주변회로 13상에 배치할 수 있다.
이 때문에, 출력용의 범프패드 4에 전기적으로 접속되는 출력버퍼회로도 매메모리 어레이 14 근변의 로컬주변회로 13내에 배치할 수 있다.
따라서, 제9도에 표시함과 같이, 각 매트 12의 메모리 어레이 14에서 판독된 데이터는, 근변에 위치하는 출력버퍼까지 짧은 데이터 버스 16로 전송되는 것으로 된다.
따라서, 액세스가 고속화되어 각 데이터 신호의 위상 엇갈림 즉, 데이터 스큐가 저감된다.
또, 이 구성에는 다비트 구성에도 데이터 버스 16를 짧게 할 수 있음으로, 다비트화에 의해 액세스 등이 열화하는 것은 없다.
또, 마스터 주변회로 11의 형성영역상에 설치된 입력용의 범프패드 4에 대하여 복스의 매트 12의 각각이 대칭으로 배치되어 있다.
또, 입력용의 범프패드 4에서 각 매트 12의 로컬주변회로 13에 연장되는 배선(프레임 배선 3을 포함하는)의 각각은 입력용의 범프패드 4에 대하여 대칭형상을 가지고 있다.
즉, 입력용의 범프패드 4에서 복수의 매트 12의 각각에 입력되는 신호의 전달거리는 약동일하다.
이 때문에, 동일한 입력용의 범프패드 4에서 각 매트 12에 입력되는 신호의 위상 엇갈림, 즉 스큐를 매우 작게할 수 있다.
이상적으로, 전체의 매트 12에 대하여 마스터 주변회로 11에서의 제어를 전체 균일하게 할 수 있다.
또, 마스터 주변회로 11와 로컬주변회로 13의 접속의 대부분은, 프레임 배선 3에 의하여 이루게 된다.
이 프레임 배선 3은 반도체 칩 1의 주면상에 형성된다.
반도체 칩 1의 주면상에는 소자나 회로 등은 형성되지 않기 때문에, 프레임 배선 3의 선폭을 크게 확보할 수 있다.
또, 프레임 배선의 재료에 대한 제약도 적기 때문에, 배선에 적합한 재료를 선택할 수도 있다.
따라서, 반도체 칩내에 형성되는 배선과 비교하여 프레임 배선 3의 임피던스는 매우 작게 할 수 있다.
그러므로, 매우 작은 신호의 지연시간으로 마스터 주변회로 11에서 각 매트 12의 로컬주변회로 13에 신호가 전송된다.
또, 프레임 배선 3에 의해 마스터 주변회로 11와 로컬주변회로 13가 전기적으로 접속되어 있기 때문에, 시정수를 대폭으로 저감할 수 있다.
역시, 제5도에는 프레임 배선 3이 교차하는 경우가 있다.
이 경우에는 제10도나 제11도, 제12도에 표시하는 구성으로 하는 것으로 각 프레임 배선의 절연이 유지된다.
이 구성에 관하여 이하에 설명한다.
제10도는 2개의 프레임 배선의 다른 층상에 형성된 경우의 구성을 표시하는 개략 단면도이다.
제10도를 참조하여 상층의 프레임 배선 3c은 하층의 프레임 배선 3b상에 폴리이미드수지 7a를 개재하여 형성되어 있다.
이와같은 다른 층상에 프레임 배선 3b, 3c을 형성하는 것에 의해 2개의 프레임 배선 3b, 3c이 평면적으로 교차하는 경우에도 이 2층의 프레임 배선 3b, 3c의 절연이 유지된다.
역시 프레임 배선 3c은 폴리이미드수지 7b에 의해 덮여져 있다.
제11도와 제12도는 2개의 프레임 배선이 동일층상에 형성되어 있는 경우의 구성을 표시하는 개략 사시도와 개략단면도이다.
제11도와 제12도를 참조하여 2개의 프레임 배선 3b, 3c의 교차부에서 한편의 프레임 배선 3b이 칩내의 배선층 2a에 전기적으로 접속되어 다른편의 프레임 배선 3c의 하측을 빠져나가는 구성, 즉, 크로스 언더의 구성을 가지고 있다.
이 크로스 언더의 구성을 가지는 것에 의해 2개의 프레임 배선 3b, 3c이 평면적으로 교차하는 경우에도 2개의 프레임 배선 3b, 3c의 절연이 유지된다.
역시 제10도와 제11도, 제12도에 표시하는 상술한 이외의 구성에 관하여는 제3도와 제4도의 표시하는 구성과 거의 동일하게 있음으로 동일한 부재에 관하여는 동일한 부호를 붙여 그의 설명을 생략한다.
[실시의 형태 5]
제13도는 본 발명의 실시의 형태 5에 관련하는 반도체 패키지에서의 매트의 구성을 개략적으로 표시하는 평면도이다.
제13도를 참조하여 CSP에 의해 범프패드 4의 배치에 제한이 없기 때문에 각 매트 12는 자유로운 위치에 전원을 공급하는 범프패드 4c~4e를 가질 수 있다.
이 때문에 예컨대 각 매트 12의 로컬주변회로 13나 출력버퍼회로에의 전원을 공급하는 전류 패드 4c~4e를 각각 출력버퍼회로나 로컬주변회로의 근방상에 배치할 수 있다.
이것에 의해 전원패드 4c~4e와 그것에 접속되는 출력버퍼회로나 로컬주변회로의 배선경로가 짧게 되기 때문에, 전원노이즈의 작은 안정한 저임피던스 전원을 실현할 수 있다.
[실시의 형태 6]
제14도는 본 발명의 실시의 형태 6에 관련하는 반도체 패키지에서의 매트 실렉트 기능으로서 디코더를 사용한 경우의 제어블록도이다.
제14도를 참조하여 본 실시의 형태에서는 실렉트 기능으로서 예컨대 디코더 22가 마스터 주변회로 부분에 설치된다.
이 디코더 22에는 입력버퍼회로 21를 개재하여 매트 실렉트 신호 MS가 입력된다.
이 입력된 신호 MS의 편성에 의해 각 매트 M1, M2, M3, M4가 선택된다.
이 칩 실렉트 기능 22에 의해 예컨대 각 매트 M1, M2, M3, M4 주어 어느것 1개를 선택할 수 있다.
또 예컨대 각 매트 M1, M2, M3, M4의 편성을 선택할 수 있다.
구체적으로 칩 전체를 1M DRAM로 하면 매트 실렉트 기능 22으로 512M DRAM 2개로 하든지 또 256M DRAM을 4개로 하든지 하여 자유로 메모리 구성을 가변으로 할 수 있다.
예컨대 메모리 구성은 마치 비트 사이즈가 가변인 모듈과 같이 구성할 수 있다.
역시 매트 실렉트 기능 22에 의해 비선택으로 되는 매트에 관하여는 그의 매트의 로컬 주변회로에의 전원공급이 거절된다. 이 때문에 비선택의 매트에 소정의 전압을 인가하여 스탠바이 상태로 하는 경우에 비교하여 소비전력을 저감할 수 있다.
역시 매트 실렉트 기능 22은 CSP의 범프 패드에 의해 외부에서 매트 실렉트 신호 MS를 제공하는 것으로 실현할 수 있다.
또 범프 패드를 설치할 수 없는 경우에는 CSP의 반도체 칩상에 형성된 프레임 배선에 이 매트 실렉트 신호 MS를 제공하는 것으로 메트 실렉트 기능을 제어할 수 있다.
[실시의 형태 7]
ISSCC 91 Dig. of Tech papers pp. 108~109에 표시되어 있는 바와 같이 DRAM의 센스앰프용 전원선을 메시상으로 메모리 어레이 상에 배치하는 것으로 전원임피던스를 저감시켜 고속 센스 동작을 실현시킬 수 있다.
그러나 이 경우 메시상으로 배치되는 센스앰프용 전원선에는 반도체 칩내에 형성된 알루미늄 배선이 사용된다.
또 이 경우 하층(1층째)의 알루미늄 배선은 워드선의 션트에 사용되어 상층(2층째)의 알루미늄 배선은 센스앰프용 전원선과 칼럼 출력선에 사용되어 있다.
상기 구성에는 집적도가 올라가는데 따라 센스앰프용 전원선의 개수가 많게 되기 때문에, 2층째의 알루미늄 배선의 피치가 엄하게 된다.
이 때문에 센스앰프용 전원선의 선폭이 작게 되는 것으로 그의 임피던스가 상승하든지 칼럼 선택선의 선간용량이 증가하든지 하여 신호전달의 지연이 발생한다.
제15도는 본 발명의 실시의 형태 7에서 반도체 패키지에서 프레임 배선의 배치의 상태를 예시적으로 표시하는 평면도이다.
또 제16도는 제15도의 P부에서 프레임 배선과 센스앰프용의 Vcc와 Vss 전원선의 배치의 상태를 표시하는 평면도이다.
제15도와 제16도를 참조하여 본 실시의 형태에서는 반도체 칩 1내에 형성된 전원선(Vcc 배선 Vss 배선)과 반도체 칩 1의 주면상에 형성된 프레임 배선 3f, 3g이 메시상으로 배치되어 있다.
또 프레임 배선 3f과 Vss 배선은 접촉부 41에서 전기적으로 접속되어 있어 프레임 배선 3g과 Vcc 배선은 접촉부 42에서 전기적으로 접속되어 있다.
또 프레임 배선 3과 3g는 각각 다른 범프패드 4에 전기적으로 접속되어 있다.
이것에 의해 프레임 배선 3f에는 Vss의 전위가 제공되어 프레임 배선 3g에는 Vcc의 전위가 제공되도록 제어된다.
역시 전원선(Vcc 배선과 Vss 배선)은 센스앰프영역 18내에 형성된 센스앰프 18에 전기적으로 접속되어 있다.
이 센스앰프영역 18은 메모리 어레이 14와 인접하도록 설치되어 있다.
이와같이 CSP의 프레임 배선을 이용하여 센스앰프용 전원선(Vcc 배선과 Vss 배선)의 강화가 행하여지고 있다.
이 프레임 배선 3f, 3g은 반도체 칩 1의 주면상에 형성되는 것이고 반도체 칩 1상에는 소자 등은 형성되지 않는다.
이 때문에 프레임 배선 3f, 3g의 배치의 자유도는 반도체 칩내에 설치된 알루미늄 배선층 등에 비교하면 매우 높다.
이 때문에 집적도가 올라가도 이 프레임 배선층의 임피던스의 상승은 억제되어 또한 칼럼 선택선의 선간용량의 증가도 억제할 수 있다.
또 프레임 배선을 설치하지 않고 제17도에 표시하도록 범패 패드 4f, 4g를 각각 센스앰프용 전원선(Vcc 배선, Vss 배선)에 직접 전기적으로 접속하여도 좋다.
이 경우 프레임 배선을 생략할 수 있기 때문에 보다 전원 임피던스를 저감할 수 있다.
[실시의 형태 8]
웨이퍼 프로세스가 완료한 시점에는 CSP프로세스가 실시되어 있지 않음으로 프레임 배선의 없는 상태로 웨이퍼 테스트가 실시되는 필요가 있다.
이 웨이퍼 테스트에는 프로빙을 위한 종래의 본딩패드가 필요로 된다.
이 경우 전체의 입력, 출력, 전원용 본딩패드를 배치하는 것은 칩 면적의 것을 고려하면 상기 실시예에 들고온 메리트를 전체 부정하는 것으로 된다.
이 대책으로서 본 실시의 형태에는 로직등으로 사용되는 스캔 테스트와 BIST(빌트인 셀프 테스트)의 편성(스캔 BIST 테스트)에 의해 최소한의 본딩패드로 웨이퍼 테스트를 실시하는 구성을 가지고 있다.
이 경우의 웨이퍼 테스트에는, 엄한 타이밍의 테스트 등을 실시하지 않고, 펑션동작 테스트와 DC 테스트만의 간단한 테스트가 실시되면 좋다.
역시 스캔 테스트에 관하여는 예컨대 Miron Abramovici et, al., Digital Syst em Testing and Testable Design(Computer Science Press 출판, 1990년 발행) 등에 표시되어 있다.
또 BIST에 관하여는 예컨대 Yervant Zorian et, al., An Effective BIST Scheme for Ring-Address Type FIFOs Proceedings of 1994 International Test Conference Paper 17,2 PP 378-387 이나 Hiroki Koike et, al., A BIST SCHEME MICROPROGRAM ROM FOR LARGE CAPACITY MEMORIES Proce edings of 1990 International Test Conference Paper 36, 1. pp 815-822이나 T. Takeshima et, al., A 55us 16Mb DRAM 1989 ISSCC Dig Tech, VoL 32 FAM 16.5 PP246-247(1989)에 표시되어 있다.
제18도를 참조하여 본 실시의 형태에 있어서 스캔 BIST 테스트에는 Vdd, Vss, Vddg, Vssg, TE, Q의 최저 6개 본딩 패드 36가 있으면 웨이퍼 테스트를 실시할 수 있다.
여기에서 Vdd, Vss는 주변회로용 전원이고 Vddg, Vssg는 출력버퍼용 전원이고, TES는 스캔 BIST 테스트를 실시하기 위한 신호이고, Q는 테스트 결과의 플래그 출력이다.
다음에 본 실시의 형태에서 웨이퍼 테스트에 관하여 상세하게 설명한다.
제19도는 본 발명의 실시의 형태 8에서 반도체 패키지의 웨이퍼 테스트를 설명하기 위한 블록도이다.
제19도를 참조하여 우선 상기 본딩 패드의 1개의 TE의 신호가 입력된다.
TE가 활성화하면 반도체 칩의 내부에 설치된 발진기 31가 활성화하여 DRAM의 기본 클록 RAS, CAS, R/W, DE 등이 기본 클록 제너레이터 32에 의하여 발생된다.
또 테스트 패턴도 테스트 패턴 발생회로 33에 의하여 자동적으로 발생된다.
또 어드레스도 카운터 회로에 의하여 순차 인크러먼트 되도록 즉 순차 어드레스 번화가 엇갈려 가도록 발생된다.
이들의 신호는 마스터 주변회로 11를 동작시켜 뒤이어 로컬주변회로 13를 동작시켜 메모리 어레이 14를 활성화시켜, 리드/라이트 동작을 행한다.
메모리 어레이 14에서의 데이터에 관하여는 기록된 데이터와 판독된 데이터의 일치 검출이 행하게 되어 패스/페일의 플래그가 출력된다.
역시 시프트 레지스터 34는 테스트 패턴 신호 및 내부 어드레스 신호의 쌍방을 순차 기억하고 또한 출력하기 위한 것이다.
또 시프트 레지스터 35는 각 메모리 어레이 14의 테스트 데이터의 패스/페일을 순차 기억하고 또한 출력하기 위한 것이다.
본 실시의 형태에 있어서는 반도체 칩내에서 기본 클록 제너레이터 32에 의하여 제어신호를 또 테스트 패턴 발생회로 33에 의하여 테스트 패턴 및 내부 어드레스 신호를 각각 발생시키는 것으로 하기 때문에 외부에서 이들의 신호를 제공하기 위한 본딩 패드를 생략할 수 있다.
또 시프트 레지스터 35에 의해 1개의 출력용의 패드 Q에 복수의 테스트 데이터의 패스/페일을 순차 출력할 수 있다.
이 때문에 테스트 결과의 플래그 출력용의 본딩패드 9는 1개로 충분하기 때문에, 반도체칩의 본딩 패드수를 감할 수 있다.
상기의 스캔 BIST 테스트에는 불량의 어드레스는 알 수 없다.
그러나 내부 어드레스 신호와 각 메모리 어레이 14에서의 패스/페일을 입력하는 것에 의해 각 메모리 셀의 불량 어드레스를 판별하고 기록수단(예컨대 시프트 레지스터)을 더 구비하는 것에 의해 패드 Q에 불량 어드레스를 패킷으로 출력할 수 있다.
또 외부에 디코더를 설치하면 불량어드레스를 판별되어 용장 시험이 가능하게 된다.
역시 본 발명의 실시의 형태 4에는 각 매트의 로컬 주변회로와 마스터 주변회로는 프레임 배선으로 접속되지만 웨이퍼 테스트 단계에는 프레임 배선이 없음으로 일시의 알루미늄에 의한 배선으로 접속하여 둘 필요가 있다.
이 경우 시정수는 웨이퍼 테스트의 완만한 타이밍 테스트를 클리어할 수 있으면 좋다.
또 각 매트부의 출력데이터를 본딩 패드 9에 접속하는 배선도 필요하게 된다.
더 각 매트 주변회로와 마스터 주변회로의 전원도 접속하는 배선이 필요하다.
이들의 배선은 CSP 프로세스 후에는 불요로 되기 때문에, TE 신호등으로 접속으로 전기적으로 단념되도록 하면 좋다.
또 이들의 일시의 알루미늄 배선에 의한 칩 면적의 증대는 대부분 없다.
[실시의 형태 9]
실시의 형태 8에는 최소 신호 입력의 구성예에 관하여 설명하였지만 다른 구성예로서 예컨대 CLK핀을 설치하고 기본 클록을 외부에서 제공하는 방식이나 어드레스 패드를 추가하여 어드레스까지 제공하는 방식이나 불량 어드레스 출력하는 패드를 설치하는 방식 등 여러 가지 변형이 가능하다.
[실시의 형태 10]
외부 핀에 Vref(레퍼런스 전위)핀 등이 있어 Vref에 노이즈가 실리는 것을 피하지 않으면 안되는 경우, Vref의 프레임 배선을 전원의 프레임 배선으로 실드하는 것이 실시의 형태 2에 표시되어 있다.
그러나 Vref의 프레임 배선을 실드하는 전원선에 전류가 흐른 경우, Vref의 프레임 배선에 전류노이즈가 발생하는 것을 고려할 필요도 있다.
이 Vref에 큰 노이즈가 실리는 것을 회피하는 방법으로서는 전류의 흐르지 않은(프레임 배선에 끝에 전류의 소비하는 회로등이 접속되어 있지 않은 것) 전원선으로 Vref의 프레임 배선을 실드하는 방법이 있다.
이와같이 전류의 흐르지 않는 전원선으로 Vref의 프레임 배선을 실드하는 구성은 실시의 형태 2(제2도)에서 미술함과 같이 간단히 구성할 수 있다.
[실시의 형태 11]
제20도는 본 발명의 실시의 형태 11에 관련하는 반도체 패키지의 개략 평면도이다.
제20도를 참조하여 CSP에는 프레임 배선이 접속되어 있는지 아닌지에 관계없이 패키지의 표면 전면에 복수의 범프 패드 단자를 각각 분리하여 배치할 수 있다.
이와같이 도전성의 범프 패드 단자를 전면에 배치하는 것에 의하여 패키지의 방열성을 높이는 것이 되어 그것에 의하여 열저항을 내릴 수 있다.
또 전기적으로 사용하지 않은 범프 패드의 표면을 절연 코드하여 보드의 사이에 절연성을 유지하는 것도 가능하다.
역시 이 범프 패드단자는 패키지의 표면뿐 아니라 이면에 배치되어도 좋다.
이와같이 패키지의 표면 및 이면의 쌍방에 범프 패드를 설치하는 것에 의해 더 패키지의 방열성을 높일 수 있다.
[실시의 형태 12]
통상 메모리는 대용량화하는데 수반하여 테스트 시간이 증대하기 때문에 예컨대 라인 테스트나 다비트 병렬 테스트 등의 테스트 모드가 도입되어 있다.
이 경우 전체의 테스트가 테스트 모드로 대응할 수 있는 의미는 아니다.
예컨대 제21도에 표시하도록 테스트 모드가 도입되는 경우에는 이것을 실현하기 위한 테스트 회로 53를 설치할 필요가 있다.
이 때문에 테스트시의 액세스 경로는 테스트 회로 53를 통한 화살표 A로 표시하는 경로로 된다.
이것에 대하여 통상의 액세스 시에는 디코더 51와 I/O회로 52를 통한 화살표 B로 표시하는 경로로 된다.
이와같이 통상 액세스시와 테스트시의 액세스 경로가 다르기 때문에, 액세스 타임의 측정등에는 테스트 모드가 쓸수 없었다.
한편 대용량화에 수반하여 다 비트화가 진행되지만 이 경우 1 I/O 당의 비트수는 크게 되지 않는다.
이 때문에 테스트 시간의 증대는 억제되지만 테스트하는 경우의 콤퍼레이터의 수가 다수 필요로 되어 테스트에 의한 동시 측정의 개수에 제한이 걸려 테스트 효율은 열화한다.
이 대책으로서 각 I/O에 출력되는 데이터를 축퇴하여 1개의 I/O에 꺼내는 것에 의하여 테스트 효율을 향상시키는 방식이 채택되어 있다.
그렇지만 이 구성에도 통상 출력의 경우와 축퇴 I/O의 경우의 액세스 경로가 다르다.
한편 본 실시의 형태 4에 있어서 설명한 칩 구성에는 제5도에 표시하도록 각 매트 12가 입력범프 전극 4에 대하여 대칭으로 배치되어 있다.
또 제5도에 표시하는 반도체 집적회로가 예컨대 1GDRAM로 있어 16Mbit×64 구성의 경우 각 매트 12의 각각은 16Mbit×16 구성으로 되어 동일 구성을 가진다.
이와같이 각 매트 12의 각각이 대칭으로 배치되어 또한 동일 구성을 가지고 있기 때문에, 각 매트 12에의 액세스 타임은 약동일로 된다.
따라서 액세스 타임을 측정하는 경우에는 1개의 매트 12만 액세스 타임을 측정하면, 다른 매트의 액세스 타임을 측정할 필요는 없다.
따라서 복수의 매트 12중 어느것 1개의 매트 12에만 제22도에 표시하도록 콤퍼레이터 54가 접속되면 좋고, 콤퍼레이터의 수는 1/4로 완료한다.
이와같이 액세스 경로를 동일로 하여 I/O의 의사 축제 테스트가 가능하게 되면 DRAM의 대용량이 진행하였다고 하여도 액세스 타임 등의 측정 테스트가 용이하게 실현할 수 있다.
[실시의 형태 13]
일반적으로 메모리를 탑재한 반도체 패키지의 핀수는 로직을 탑재한 것에 비교하여 적었다.
이 때문에 메모리는 여기까지 DIP(Dual-InLine)에 대표되도록 반도체 패키지의 그 측면에서 핀의 돌출한 타입의 반도체 패키지에 탑재되어 있다.
그러나 금 후 메모리의 고집적화에 의해 메모리의 핀수는 증가한다.
이 때문에 이와같이 고집적화된 메모리에 관하여는 QFP(Quad Flat Package)와 같은 반도체 패키지의 4측면에서 핀의 돌출한 타입의 반도체 패키지에 탑재하는 것이 생각하게 된다.
그런데 이 QFP 등을 사용하여도 메모리가 실시의 형태 4로 설명함과 같이 계층화에 의해 고집적화가 더 진행된 경우에는 이하의 문제점이 발생한다.
우선 계층화에 의해 메모리에 필요한 핀수가 더 증가하기 때문에 다수의 리드가 필요하여 필연적으로 반도체 패키지의 치수가 크게 되어버린다.
또 반도체 패키지의 치수의 증대를 억제하도록 리드간의 피치를 작게 하면 리드간에 큰 용량이 발생하여 버린다.
거기에서 본 실시의 형태에는 이들의 문제를 해결할 수 있는 CSP 구조이외의 반도체 패키지를 표시한다.
제23도는 BGA 구조의 반도체 패키지의 구성은 개략적으로 표시하는 단면도이다.
제23도를 참조하여 반도체 칩 101은 다이, 본딩, 에폭시 107에 의하여 프린트 배선기판 105에 고착되어 있다.
이 반도체 칩 101의 패드(도시않음)는 프린트 배선기판 105의 표면에 설치된 기판배선 103B에 본딩 와이어 103a를 통하여 전기적으로 접속되어 있다.
기판배선 103B은 프린트 배선기판 105에 설치된 스루홀 106을 통하여 이면에 위치하는 땜납 범프 104에 전기적으로 접속되어 있다.
프린트 배선기판 105의 이면으로 있어 땜납 범프 104가 형성되어 있는 영역이외에는 솔더레지스터 108가 형성되어 있다.
반도체 칩 101과 본딩 와이어 103a와 접속배선 103b이 몰드재 109에 의하여 봉합되어 있다.
역시 프린트 배선기판 105는 제24도에 표시하는 복수의 도전층 105a~105d이 제25도에 표시하도록 절연층 105e~105i을 사이에 끼워진 적층된 다층 구조를 가지고 있다.
또 스루홀 106내에는 매립 도전층 111이 매립되어 있다.
역시 도전층 105a와 105d는 스루홀 106이 설치되는 영역 이외의 전면에 형성되어 있어 GND 전위로 된다.
BGA 구조의 반도체 패캐지는 범프전극(땜납, 범프) 104에 의해 보디에 전기적으로 접속되는 점에 있어서 CSP 구조에 반도체 패키지와 공통한다.
CSP 구조의 반도체 패키지는 반도체칩과 동 정도의 치수를 가지고 있다.
이 반도체칩의 사이즈는 각사에서 다르다.
이 때문에 각사의 CSP 구조의 반도체 패키지는 프린트 배선기판 105을 사용하고 있기 때문에, 이 프린트 배선기판 105에 의해 각사의 반도체 패키지의 치수를 표준화하는 것이 용이케 된다.
또 CSP 구조의 반도체 패키지에는 반도체 기판의 소자등이 형성되는 면상에 범프 전극이 형성되기 때문에, 소자의 응력이 걸리기 쉽다.
이것에 대하여 BAG 구조의 반도체 패키지에는 소자가 형성되는 면의 이면측에 범프전극(땜납·범프) 104이 설치되기 때문에 소자의 음력이 걸리기 어렵다.
또, 프린트 배선기판에는 GND 전위를 가지는 도전층 105a와 105d이 전면에 형성되기 때문에, 이들의 도전층 105a와 105d에 끼이게 되는 도전층 105d, 105c은 다른 도전부분에 대하여 전기적으로 실드되는 것으로 된다.
따라서, 도전층 105b, 105c의 노이즈 저감을 도모하는 것이 가능케 된다.
다음에, 이와같은 BGA 구조의 반도체 패키지에 탑재되는 반도체 칩의 구성에 관하여 설명한다.
제26도는, 본 발명의 실시의 형태 13에서 반도체 패키지에 탑재되는 반도체 칩의 평면 레이아웃을 표시하는 개략 평면도이다.
제26도를 참조하여 반도체 칩 101은 예컨대 4개의 매트 112와, 이 각 매트 112를 제어하는 마스터 주변회로 111를 가지고 있다.
이 마스터 주변회로 111는, 각 매트 112의 사이에 +문자와 같이 배치되어 있다.
역시, 제26도 중에 있어서도 설명의 편의상, 마스터 주변회로 111는 +문자의 중앙부에 위치하도록 표시하고 있다.
각 매트 112는 메모리 어레이 114와, 대응하는 메모리 어레이 114를 제어하기 위한 로컬주변회로 113를 가지고 있다.
이 4개의 매트 112와 마스터 주변회로 111의 형성영역의 외주영역으로 있어 반도체 칩 101의 주표면에 복수개의 패드 102a,102b가 설치되어 있다.
패드 102a는 칩전체를 제어하는 신호를 입력하기 위한 패드이고, 마스터 주변회로 111에 직접 접속되어 있다.
이 패드 102a는 반도체 칩 101의 외주영역으로 있어 마스터 주변회로 111에서의 거리가 최단으로 되는 위치에 배치되어 있다.
이 때문에, 패드 102a에서 마스터 주변회로에 입력되는 신호의 열화는 방지된다.
또, 패드 102b는 각 매트를 제어하는 신호를 입출력하기 위한 패드이고, 로컬주변회로 113에 직접 접속되어 있다.
이 패드 102b는 전체의 패드 102b에서 로컬주변회로 113을 결선하는 각 배선이 약 동일의 배선장으로 되도록 배치되어 있다.
이 때문에, 각 패드 102b와 로컬주변회로의 사이를 전달되는 각 신호의 위상 어긋남, 소위 스큐를 매우 작게 할 수 있다.
역시, 각 패드 102a, 102b가 반도체 칩 101의 외주영역에 배치되어 있는 것은 제23도에 표시하도록 BGA 구조의 반도체 패키지에는 본딩 와이어 103a에 의해 패드와 기판배선 103b이 접속되는 것에 기인하고 있다.
복수의 매트 112의 각각은 복수의 마스터 주변회로 111의 위치에 대하여 대칭으로 되도록 배치되어 있다.
또, 복수의 매트 112의 각각과 복수의 패드 102a,102b의 각각은 반도체 칩 101의 중심부에 대하여 대칭으로 되도록 배치되어 있다.
이 때문에, 마스터 주변회로에서 각 매트 112에 입력되는 신호의 전달 거리를 동일로 하는 것이 용이케 된다.
또, 매트 112내에 있어서 복수의 메모리 어레이 114의 각각은 로컬주변회로 113의 위치에 대하여 대칭으로 되도록 배치되어 있다.
또, 매트 112내의 복수의 메모리 어레이 114의 각각은 매트 112의 중심점에 대하여 대칭으로 되도록 배치되어 있다.
이 때문에, 로컬주변회로 113에서 각 메모리 어레이 114에 입력되는 신호의 전달거리를 동일로 하는 것이 용이케 된다.
본 실시의 형태의 반도체 패키지에는 BGA 구조를 채용하고 있기 때문에, 외부의 단자의 접속을 위하여 땜납·범프 104가 설치되어 있다.
이 땜납·범프 104는 반도체 칩 101의 표면전면에 배치할 수 있다.
이 때문에, 제26도에 표시하도록 계층화되어 고집적화된 DRAM의 메모리를 반도체 패키지에 탑재한 경우에도, QFP 등과 같이 반도체 패키지의 치수가 크게 되었든지, 리드간에 큰 용량이 발생하든지 하는 것이 방지된다. 또, 패드 102b와 로컬주변회로 113의 출력버퍼를 접속하는 배선 125 및 패드 102b와 로컬주변회로 113의 출력버퍼 122를 접속하는 배선은 제27도에 표시하도록 반도체 칩 101내에서 반도체 기판 121의 표면에서 가장 상층에 배치되어 있다.
이 때문에, 배선 125은 메모리 어레이 114내의 각 메모리 소자에 접속되는 배선 123,124보다도 상층에 형성될 수 있다.
이 때문에, 이들의 배선 125은 패드 102a,102b에서 접속되도록 위치에 직선으로 최단거리를 배치할 수 있다.
따라서, 배선층 125 내에서의 데이터의 열화는 방지된다.
또, 실시의 형태 6에서 설명한 바와 같이, 매트 실렉트 기능으로서 디코더를 사용하는 것에 의해, 각 매트 112중에서 특정의 매트 112를 선택하는 것이 되어, 또 소정수의 매트 112의 편성을 선택할 수 있다.
구체적으로는, 칩 전체를 1MDRAM로 하면, 매트 실렉트 기능으로, 512MDRA M을 2개로 하든지, 또 256MDRAM을 5개로 하든지 하여 자유로 메모리 구성을 가변으로 할 수 있다.
요컨대, 메모리 구성을 마치 비트 사이즈가 가변인 모듈과 같이 구성할 수 있다.
역시, 매트 실렉트 기능에 의해 비선택으로 되는 매트 112에 관하여는 그의 매트 112의 로컬주변회로 113에의 전원공급이 거절된다.
이 때문에, 비선택의 매트 112에 소정의 전압을 인가하여 스탠바이로 하는 경우에 비교하여 소비전력을 저감할 수 있다.
또, 본 실시의 형태에 관련하는 반도체 패키지에는 제28도에 표시하도록 반도체 칩 101의 패드 102a,102b에 전기적으로 접속되어 있는지 아닌지에 관계없이 패키지의 표면전면에 복수의 땜납·범프 104를 각각 분리하여 배치할 수 있다.
이와같이 도전성의 땜납·범프 104가 전면에 배치되는 것에 의하여 패키지의 방열성을 높이는 것이 되어, 그것에 의하여 열저항을 내릴 수 있다.
역시, 제28도는 제23도의 화살표 A 방향에서 본 반도체 패키지의 평면도이다.
역시, 패드에 전기적으로 접속되지 않은 땜납·범프 104은, 제29도에 표시하도록 프린트 배선기판 105의 표면상에 도전층 112을 개재하여 형성되면 좋다.
또, 전기적으로 사용하지 않은 땜납·범프 104의 표면을 절연코트하고, 보드의 사이에 절연성을 유지하는 것도 가능하다.
또, 본 실시의 형태의 반도체 칩 구성에는 제26도에 표시하도록 매트 112가 마스터 주변회로 111에 대하여 대칭으로 배치되어 있어, 또한 각 매트 114가 동일한 구성을 가지고 있다.
이 때문에, 실시의 형태 12로 설명한 바와 같이, 1개의 매트 112에만 제22도에 표시하도록 콤퍼레이터 54를 접속하는 것에 의하여 각 매트 112에의 액세스 타임을 측정할 수 있다.

Claims (48)

  1. 반도체 집적회로를 가지는 반도체 칩(1)의 주면상에 외부의 단자의 접속을 위하여 형성된 범프전극(4)과, 상기 반도체 집적회로의 접속을 위하여 상기 반도체 칩에 형성된 패드(2)와, 사진 제판법으로 상기 반도체 칩의 주면상에 형성되어 상기 패드와 상기 범프전극의 사이를 전기적으로 접속하는 접속배선(3)으로 구성된 외부 접속용 배선체를 복수 구비하는 반도체 패키지에 있어서, 상기 반도체 집적회로가 기계적 스트레스를 포함하는 외적 용인에 의해 회로 특성의 변화를 발생하기 쉬운 취약회로를 가지는 경우에 상기 범프전극은 상기 취약회로가 설치된 영역의 상부 이외에 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서, 상기 취약회로(SR)는 트랜지스터쌍으로 구성되어, 비트선쌍간의 미소전위차를 검출하여 증폭하는 센스앰프회로인 반도체 패키지.
  3. 제1항에 있어서, 상기 취약회로는 미소전류로 동작하는 아날로그 회로인 반도체 패키지.
  4. 제1항에 있어서, 상기 범프전극을 경유하여 반도체 칩에 가해지는 기계적인 스트레스를 완화하기 위하여 접속배선과 반도체 칩의 주표면 사이와 상기 범프전극(4) 바로 하부에 스트레스 완충물질(8)을 구비하는 것을 특징으로 하는 반도체 패키지.
  5. 반도체 집적회로를 가지는 반도체 칩(1)의 주면상에 외부의 단자와의 접속을 위하여 형성된 범프전극(4)과, 상기 반도체 집적회로와의 접속을 위하여 상기 반도체 칩에 형성된 패드(2)와, 사진 제판법으로 상기 반도체 칩의 주면상에 형성되어, 상기 패드와 상기 범프전극의 사이를 전기적으로 접속하는 접속배선으로 구성된 외부 접속용 배선체를 복수 구비하는 반도체 패키지에서, 상기 반도체 칩의 주면상에는 상기 반도체 집적회로에 전력을 공급하기 위하여 설치된 전원패드와, 상기 전원패드(Vcc)에 접속되어 상기 복수의 외부 접속용 배선체의 적어도 일부를 개개로 둘러싸도록 설치된 전원배선을 구비한 것을 특징으로 하는 반도체 패키지.
  6. 제5항에 있어서, 상기 복수의 외부 접속용 배선체의 적어도 일부를 개개로 둘러싸는 상기 전원배선(PL)은 상호 접속하여 메시상을 이루고 상기 메시상의 전원배선에 대하여 전원 임피던스가 작게 되도록 상기 전원패드(Vcc)가 복수 배치된 반도체 패키지.
  7. 제5항에 있어서, 상기 범프전극을 경유하여 반도체 칩에 가해지는 기계적인 스트레스를 완화하기 위하여 상기 접속배선과 반도체 칩의 주표면 사이와 상기 범프전극(4) 바로 하부에 스트레스 완충물질(8)을 구비하는 것을 특징으로 하는 반도체 패키지.
  8. 반도체 집적회로를 가지는 반도체 칩(1)의 주면상에 외부와의 접속을 위하여 형성된 범프전극(4)과, 상기 반도체 집적회로의 접속을 위하여 상기 반도체 칩에 형성된 패드(2)와, 사진 제판법으로 상기 반도체 칩의 주면상에 형성되어 상기 패드와 상기 범프전극의 사이를 전기적으로 접속하는 접속배선(3)으로 구성된 외부 접속용 배선체를 복수 구비하는 반도체 패키지에 있어서, 상기 반도체 집적회로는 상기 패드에 직접 접속되는 입력/출력버퍼회로를 가지고, 상기 패드를 개재하여 상기 입력/출력버퍼회로에 전기적으로 접속되는 상기 범프전극은 상기 입력/출력버퍼회로의 근방상에 설치되어 있는 반도체 패키지.
  9. 제8항에 있어서, 상기 반도체 집적회로는 복수의 상기 메모리 매트(12)와, 복수의 상기 메모리 매트를 분할하고 또한 상기 메모리 매트의 각각을 독립하여 제어하기 위한 마스터 주변회로(11)를 가지고, 상기 메모리 매트는 메모리 소자를 가지는 복수의 메모리 영역(14)과, 복수의 메모리 영역을 분할하고 또한 각 메모리 영역내의 메모리 소자를 독립하여 제어하기 위한 로컬주변회로(13)를 가지고 있는 반도체 패키지.
  10. 제9항에 있어서, 상기 반도체 칩의 주면상에 형성된 제2의 접속배선(3)을 더 구비하고, 상기 마스터 주변회로(11)와 상기 로컬주변회로(13)는 상기 제2의 접속배선(3)에 의하여 전기적으로 접속되어 있는 반도체 패키지.
  11. 제9항에 있어서, 상기 마스터 주변회로(11)를 통하여 복수의 상기 메모리 매트(12)의 각각에 전달하는 신호를 입력하기 위한 상기 범프전극(4)은 상기 마스터 주변회로가 설치된 영역상에 형성되어 있어, 복수의 상기 메모리 매트의 각각은 상기 범프전극의 위치에 대하여 대칭으로 되도록 배치되어 있으며, 상기 범프전극에서 복수의 상기 메모리 매트에 접속되는 배선(13)의 각각은 상기 범프전극의 위치에 대하여 대칭으로 되도록 배치되어 있는 반도체 패키지.
  12. 제9항에 있어서, 상기 범프전극(4)에서 복수의 상기 메모리 매트(12)의 각각에 입력되는 신호의 전달거리는 약동일한 반도체 패키지.
  13. 제9항에 있어서, 상기 메모리 소장서의 출력신호를 외부에 출력하기 위한 출력용의 상기 범프전극(4)은 상기 출력버퍼회로에 전기적으로 접속되어 있어 출력용의 상기 패드(2)에 전기적으로 접속된 출력용의 상기 범프전극은 상기 출력버퍼회로를 가지는 상기 로컬주변회로(13)가 설치된 영역상에 배치되어 있는 반도체 패키지.
  14. 제8항에 있어서, 상기 접속배선(3)은 상기 반도체 칩의 주면상의 다른 높이 위치에 연재하고, 또한 서로 전기적으로 절연된 제1 및 제2의 접속배선(3b,3c)을 가지고 있는 반도체 패키지.
  15. 제8항에 있어서, 상기 접속배선(3)은 상기 반도체 칩의 주면상의 동일한 높이 위치에 연재하는 제1 및 제2의 접속배선(3b,3c)을 가지고, 상기 제1 및 제2의 접속배선의 교차부에 있어서 상기 제1 및 제2의 접속배선의 한편이 상기 반도체 칩내에 형성된 도전층(2a)과 전기적으로 접속되는 것으로 상기 제1 및 제2의 접속배선의 전기적인 절연상태가 유지되는 반도체 패키지.
  16. 제9항에 있어서, 상기 출력버퍼회로에 전원을 공급하기 위한 전원용의 상기 범프전극(4c-4e)은, 상기 출력버퍼회로를 가지는 상기 로컬주변회로(13)가 설치된 영역상에 배치되어 있는 반도체 패키지.
  17. 제9항에 있어서, 상기 메모리 영역(14)내의 복수의 상기 메모리 소자의 각각에 전기적으로 접속되어 복수의 상기 메모리 소자의 데이터를 출력하기 위한 데이터 버스(16)에 전기적으로 접속되는 출력용의 상기 범프전극(4b)은 상기 메모리 영역의 근방상에 배치되어 있는 반도체 패키지.
  18. 제9항에 있어서, 상기 마스터 주변회로(1)는 복수의 상기 메모리 매트(12)중 어느것 1개를 선택하여 동작 가능한 상태로 함과 함께 비선택의 상기 메모리 매트내의 상기 로컬주변회로(13)에의 전원공급을 저지하기 위한 매트 실렉트회로(22)를 가지고 있는 반도체 패키지.
  19. 제9항에 있어서, 상기 마스터 주변회로(11)는 선택하도록 상기 메모리 매트(12)의 개수를 선택하여 그의 선택된 개수의 상기 메모리 매트를 동작 가능한 상태로 함과 함께 비선택의 상기 메모리 매트내의 상기 로컬주변회로(13)에의 전원공급을 저지하기 위한 매트 실렉트회로(22)를 가지고 있는 반도체 패키지.
  20. 제8항에 있어서, 전원전압을 상기 반도체 집적회로내의 소자(18a)에 공급하기 위한 전원용 도전층(Vcd,Vss)이 상기 반도체 칩(1)내에 형성되어 있어, 상기 범프전극(4)에서 전원전압을 제공되는 상기 접속배선(3g,3f)은 상기 전원용 도전층이 연장하는 방향과, 교차하는 방향으로 연장하고 있어 또한 상기 전원용 도전층과 전기적으로 접속되어 있는 반도체 패키지.
  21. 제20항에 있어서, 상기 소자(18a)는 트랜지스터쌍으로 구성되어 비트선쌍간의 미소전위치를 검출하여 증폭하는 센스앰프회로이고, 상기 접속배선(3f,3g)과 상기 전원용 도전층(Vcc,Vss)은 평면적으로 메시상으로 되도록 배치되어 있는 반도체 패키지.
  22. 제9항에 있어서, 상기 반도체 칩(1)은 테스트 모드시에 프로버의 탐침을 접촉시키기 위한 테스트용 패드(36)를 가지고 상기 테스트용 패드는 상기 반도체 칩의 주면으로서 상기 반도체 집적회로가 설치된 영역의 상부이외에 형성되어 있는 반도체 패키지.
  23. 제9항에 있어서, 테스트 모드시에 있어서 외부에서의 테스트 신호에 의해 활성화되는 발진기(31)와, 상기 발진기에 의하여 제어신호를 발생시키는 제어신호 발생기(32,33)를 더 구비하고, 상기 제어신호 발생기에서 출력되는 신호가 마스터 주변회로(11)에 입력되도록 상기 신호 발생기가 상기 마스터 주변회로에 접속되어 있는 반도체 패키지.
  24. 제9항에 있어서, 테스트모드시에 복수의 상기 메모리 매트의 각각으로부터 얻어진 테스트 데이터의 양호/불량 상태를 순차 기억하고, 그 기억된 상기 테스트 데이터의 양호/불량을 순차출력하는 시프트 레지스터(35)를 구비하는 반도체 패키지.
  25. 제24항에 있어서, 상기 시프트 레지스터(35)로부터 출력되는 상기 테스트 데이터의 양호/불량을 표시하는 신호는 상기 반도체 칩(1)에 설치된 테스트용 패드(36)로부터 출력되는 반도체 패키지.
  26. 제22항에 있어서, 상기 테스트용 패드(36)와 상기 패드(2)는 다른 배선경로로 상기 로컬주변회로(13)에 전기적으로 접속되고, 상기 테스트용패드와 상기 로컬주변회로와의 사이의 제1배선은 접속과 비접속과의 전환이 가능하고, 상기 패드와 로컬주변회로와의 사이의 제2배선도 접속과 비접속과의 전환이 가능하고, 테스트시에 상기 제1배선은 접속상태에 있고, 또 상기 제2배선은 비접속상태에 있으며, 통상의 동작시에 상기 제1배선은 비접속상태에 있고, 또 상기 제2배선은 접속상태에 있는 반도체 패키지.
  27. 제9항에 있어서, 테스트모드시에 복수의 상기 메모리매트의 각각으로부터 얻어진 테스트 데이터의 양호/불량 상태로부터 상기 메모리 소자의 불량어드레스를 판별하고 기억하는 수단을 더 구비하고, 상기 수단으로부터 상기 불량 어드레스의 신호가 순차 출력되는 반도체 패키지.
  28. 제27항에 있어서, 불량 어드레스를 선별하고 기억하는 상기 수단으로부터 출력되는 상기 불량 어드레스의 신호는 상기 반도체 칩(1)에 설치된 테스트용 패드(36)로부터 출력되는 반도체 패키지.
  29. 제8항에 있어서, 소정의 전위가 주어지는 상기 접속배선을 둘러싸도록 상기 반도체 칩의 주면상에 설치된 전원배선을 더 구비하고, 상기 전원배선은 전류가 흐르지 않도록 구성되어 있는 반도체 패키지.
  30. 제8항에 있어서, 복수의 상기 범프전극(4)은 서로 분리되어서 상기 반도체 패키지(10)의 표면 전면으로부터 노출되도록 배치되어 있는 반도체 패키지.
  31. 제30항에 있어서, 복수의 상기 범프전극(4)에는 상기 패드(2)와 전기적으로 접속되어 있지 않는 범프전극을 포함하는 반도체 패키지.
  32. 제30항에 있어서, 상기 범프전극(4)은 서로 분리되어서 상기 패키지(10)의 이면으로부터 노출되도록 배치되어 있는 반도체 패키지.
  33. 제12항에 있어서, 테스트모드시에 상기 메모리 매트(12)로부터 소정수의 메모리소자를 선택하고, 상기 소정수의 메모리소자의 로직의 일치/불일치를 판별하고, 그 판별결과를 출력하는 콤퍼레이터(54)가 복수의 상기 메모리매트중의 1개에만 접속되어 있는 반도체 패키지.
  34. 반도체 집적회로를 포함하는 반도체칩을 구비한 반도체 패키지에 있어서, 상기 반도체 집적회로는 복수의 메모리 매트(12)와 복수의 상기 메모리매트를 분할해서 각각 상기 메모리매트를 독립해서 제어하기 위한 마스터 주변회로(11)를 포함하고, 상기 메모리매트는 복수의 메모리소자를 포함하고, 테스트모드시에 복수의 상기 메모리매트의 각각으로부터 제공된 테스트 데이터의 양호/불량으로부터 상기 메모리소자의 불량어드레스를 판별하고 기억하는 수단을 더 구비하고, 상기 수단으로부터 상기 불량 어드레스의 신호가 순차 출력되는 반도체 패키지.
  35. 반도체 집적회로를 포함하는 반도체 칩(1)의 주면상에 외부와 접속하기 위해 설치된 범프전극(4)과, 상기 반도체 집적회로와 접속하기 위해 상기 반도체 칩에 형성된 패드(2)와, 사진제판법으로 상기 반도체칩의 주면상에 형성되고, 상기 패드와 상기 범프전극과의 사이를 전기적으로 접속하는 접속배선(3)으로 구성된 복수의 외부접속용배선체를 구비하는 반도체 패키지에 있어서, 소정의 전위가 주어진 상기 접속배선을 둘러싸도록 상기 반도체칩의 주면상에 설치된 전원배선(PL)을 구비하고, 상기 전원배선은 전류가 흐르지 않도록 구성되어 있는 반도체 패키지.
  36. 반도체 집적회로를 포함하는 반도체 칩(1)의 주면에 패드(2)를 구비한 반도체 패키지에 있어서, 상기 반도체 집적회로는 복수의 메모리 매트(12)와, 복수의 상기 메모리매트를 분할하고 상기 메모리매트의 각각을 독립해서 제어하기 위해 마스터 주변회로(11)를 포함하고, 상기 메모리매트는 복수의 메모리소자를 포함하고, 복수의 상기 메모리매트의 각각은 상기 패드로부터 복수의 상기 메모리매트의 각각에 입력되는 신호의 전달거리가 사실상 동일하게 되도록 배치되어 있고, 테스트모드시에 상기 메모리매트로부터 소정수의 메모리소자를 선택하고, 상기 소정수의 메모리소자의 로직의 일치/불일치를 판별하고, 그 판별결과를 출력하는 콤퍼레이터(54)가 복수의 상기 메모리매트중의 1개에만 접속되어 있는 반도체 패키지.
  37. 반도체 집적회로를 포함하는 반도체 칩(1,101)의 주면상에 외부의 단자와 접속하기 위해 설치된 범프전극(4,104)과, 상기 반도체 집적회로와 접속하기 위해 상기 반도체칩에 형성된 패드(2,102a,102b)와, 상기 패드와 상기 범프전극과의 사이를 전기적으로 접속하는 접속배선(3,103a,103b,111)으로 구성된 복수의 외부배선용배선체를 구비하는 반도체 패키지에 있어서, 상기 반도체 집적회로는 복수의 메모리 매트(12,112)와 복수의 상기 메모리매트를 분할하고 상기 메모리매트의 각각을 독립해서 제어하기 위한 마스터 주변회로(11,111)를 구비하고, 상기 메모리매트는 복수의 메모리 어레이(14,114)와, 복수의 상기 메모리 어레이를 분할하고 상기 메모리 어레이의 각각을 독립해서 제어하기 위해 로컬주변회로(13,113)를 구비하고 있는 반도체 패키지.
  38. 제37항에 있어서, 상기 접속배선(3)은 사진제판으로 상기 반도체 칩(1)의 주면상에 형성되어 있는 반도체 패키지.
  39. 제37항에 있어서, 상기 반도체 칩(101)의 상기 패드(102a,102b)가 형성된 면의 이면에서 상기 반도체 칩(101)을 고착하는 기판을 더 구비하고, 상기 반도체칩이 고착된 상기 기판의 면의 이면에 상기 범프전극(104)이 배치되어 있고, 상기 범프전극과 상기 패드는 상기 기판(105)에 설치된 홀을 통해서 전기적으로 접속되어 있는 반도체 패키지.
  40. 제39항에 있어서, 복수의 상기 메모리 매트(114)와 상기 마스터 주변회로(111)가 배치된 영역의 외주영역에서 상기 반도체칩의 주면상에는 복수개의 상기 패드(102a,102b)가 배치되어 있고, 상기 마스터 주변회로에 전기적으로 접속된 상기 패드(102a)는 상기 외부영역내에 상기 마스터주변회로로부터의 거리가 사실상 최단으로 되는 위치에 배치되어 있는 반도체 패키지.
  41. 제39항에 있어서, 복수의 상기 메모리 매트(114)의 각각과 복수의 상기 패드(102a,102b)의 각각은 상기 마스터 주변회로의 위치에 대해서 대칭으로 되도록 배열도어 있는 반도체 패키지.
  42. 제39항에 있어서, 상기 마스터 주변회로(111)에 전기적으로 접속되는 복수의 상기 패드(102a)의 각각과 상기 마스터 주변회로와의 사이에 입출력되는 신호의 전달거리는 사실상 동일하고, 복수의 상기 마스터 주변회로의 각각과 상기 로컬주변회로와의 사이에 입출력되는 신호의 전달거리는 사실상 동일한 반도체 패키지.
  43. 제40항에 있어서, 복수의 상기 메모리 매트(114)중의 특정의 메모리매트의 상기 로컬주변회로(113)에 전기적으로 접속되는 복수의 상기 패드(102b)는 상기 외주영역내에 상기 특정의 메모리매트의 외형에 따라 배치되어 있는 반도체 패키지.
  44. 제39항에 있어서, 상기 로컬주변회로(113)와 상기 패드(102b)와를 접속하는 배선층(125) 및 상기 마스터 주변회로(111)와 상기 패드(102a)와를 접속하는 배선층이 상기 반도체 칩(101)내에 형성되는 모든 배선층중에서 반도체기판으로부터 최고 상층에 형성되어 있는 반도체 패키지.
  45. 제39항에 있어서, 상기 마스터 주변회로(111)는 복수의 상기 메모리 매트(114)중의 1개를 선택해서 동작가능한 상태로 하고, 비선택의 상기 메모리매트내의 상기 로컬주변회로(113)로의 전원공급을 억제하기 위해 매트 셀렉트 회로(22)를 구비한 반도체 패키지.
  46. 제39항에 있어서, 상기 마스터 주변회로(111)는 소정수의 상기 메모리 매트(114)를 선택해서 동작가능한 상태로 하고, 비선택의 상기 메모리매트중의 상기 로컬주변회로(113)로의 전원공급을 억제하기 위해 매트 셀렉트 회로(22)를 구비한 반도체 패키지.
  47. 제39항에 있어서, 상기 복수의 범프전극(104)에는 상기 패드(102a,102b)와 전기적으로 접속되어 있지 않는 범프전극을 포함하는 반도체 패키지.
  48. 제39항에 있어서, 테스트모드시에 상기 메모리 매트(114)로부터 소정수의 메모리소자를 선택하고, 상기 소정수의 메모리소자의 로직의 일치/불일치를 판별하고, 그 판별결과를 출력하는 콤퍼레이터(54)가 복수의 상기 메모리매트중의 1개에만 접속되어 있는 반도체 패키지.
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