JP3417808B2 - Ｌｓｉパッケージの配線構造 - Google Patents

Ｌｓｉパッケージの配線構造

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Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明はＬＳＩパッケージの
配線構造に係り、特にクロック周波数が高いＬＳＩを搭
載するＬＳＩパッケージの配線構造に関する。近年、Ｌ
ＳＩデバイスの高周波数化・高消費電力化が求められて
きており、ＬＳＩを搭載するパッケージ（本明細書で
は、このパッケージをＬＳＩパッケージという）におい
ても、高周波数化・高消費電力化に対応しうる構造とす
ることが必要となってきた。そのためＬＳＩパッケージ
は、下記の改良が行なわれている。 【０００２】電流の安定供給のため、ＬＳＩパッケー
ジを多層化し、内層に電源・ＧＮＤのプレーンを設け
る。 電源・ＧＮＤの低インダクタンス化を図るため、電源
・ＧＮＤの配線長を短くし、配線幅を太くする。 ５０Ωインピーダンス整合化を図るため、配線層の上
下層にプレーンを設け、層間の間隙を調節する。 【０００３】相互インダクタンス及びクロストークの
低減化を図るため、信号線同志の配線間隔を、お互い影
響を及ぼさない程度に空ける。 【０００４】 【従来の技術】従来構成のＬＳＩパッケージについて、
図１８及び図１９を用いて説明する。各図に示すＬＳＩ
パッケージ１は２レイヤーパッケージ構造とされてお
り、よって上層配線層２（図１８に示す）と下層配線層
３（図１９に示す）を有した構成とされている。尚、図
１８及び図１９では、ＬＳＩパッケージ１の１／８パタ
ーンを表している。 【０００５】図１８及び図１９に示されるように、上層
配線層２及び下層配線層３には、それぞれスルーホール
ランド４がマトリックス状に形成されている。このスル
ーホールランド４からスルーホールを介して外部接続端
子に連結するが、外部接続端子には例えばバンプが形成
され、これによりＬＳＩパッケージ１はＢＧＡ(BallGri
d Array) として用いられる。 【０００６】また、上層配線層２及び下層配線層３に
は、それぞれ多数の配線５が形成されている。この各配
線５の一端部はスルーホールを介して外部接続端子に接
続され、また他端部は電極パッド部６に接続されてい
る。この電極パッド部６は各配線層２，３の半導体チッ
プ（図示せず）と対向する位置に形成されており、ワイ
ヤーを用いて半導体チップと電気的に接続される。 【０００７】ここで、配線５の形成状態に注目すると、
従来においては各配線層２，３内、及び上層配線層２と
下層配線層３との間における配線５の配線長については
あまり考慮されておらず、なるべく各配線５の引回しが
スムーズになるように配線パターンの設定を行ってい
た。但し、図１８及び図１９に符号ａ〜ｇで示す電源配
線，接地（ＧＮＤ）及び電源用配線については、電気的
特性のために配線長を短くしたり、また符号ｇで示され
る配線の様に配線幅を太くする対応はとっていた。ま
た、パッケージ構造を多層化し、信号が電送される配線
層を電源ベタ層とＧＮＤベタ層の間に挟み込むことによ
りインピーダンス整合を図ることも行なわれていた。 【０００８】 【発明が解決しようとする課題】ところで、従来のＬＳ
Ｉパッケージ１の電気特性と言えば、前記したから
によるＬＣＲ特性の向上あるいは特性インピーダンスの
５０（Ω）整合化についてのみ注目されてきた。しか
し、これらの対応では、ＬＳＩパッケージのＬＣＲ及び
インピーダンスやクロストーク対策には有効であるが、
各信号間の電送時間のズレにより発生するノイズに関し
ては考慮されていない。 【０００９】また、最近になってＬＳＩのクロック周波
数が１ＧＨｚを越えるものも出てきており、前記した通
常行っている電気特性の向上を図っても、実際にＬＳＩ
をＬＳＩパッケージ１に実装した際、ＬＳＩ（半導体素
子）が動作しないケースが発生するという問題点があっ
た。本発明は上記の点に鑑みてなされたものであり、ク
ロック周波数として高周波数を用いたＬＳＩを搭載して
も電気特性上の向上を図りうるＬＳＩパッケージの配線
構造を提供することを目的とする。 【００１０】 【課題を解決するための手段】上記課題を解決するため
に本発明では、次に述べる手段を講じたことを特徴とす
るものである。請求項１記載の発明では、高周波で駆動
するＬＳＩを搭載すると共に、前記ＬＳＩと外部接続端
子を接続する複数の配線が形成されたＬＳＩパッケージ
の配線構造において、前記配線を２層構造とされた配線
層に形成すると共に上層配線層に形成される配線と下層
配線層に形成される配線のピッチを半ピッチずらして配
設し、かつ、前記上層配線層或いは前記下層配線層の何
れか一方の層に差動信号が電送される等しい長さを有す
る一対の隣接する配線を配設した際、他方の層において
該一対の配線の間に位置する配線を終端抵抗用，電源供
給用，或いは接地用として用いた構成としたことを特徴
とするものである。 【００１１】 【００１２】 【００１３】 【００１４】上記した各手段は、次のように作用する。
請求項１記載の発明によれば、配線を２層構造とされた
配線層に形成すると共に上層配線層に形成される配線と
下層配線層に形成される配線のピッチを半ピッチずらし
て配設することにより、例えば上層の隣接する一対の配
線の間に、下層の配線が位置することとなる。 また、
上層配線層或いは下層配線層の何れか一方の層に差動信
号が電送される等しい長さを有する一対の配線を配設し
た際、他方の層においてこの一対の配線の間に位置する
配線を終端抵抗用，電源供給用，或いは接地用として用
いたことにより、差動信号が電送される一対の配線間に
接地用配線等が位置することとなり、よって前記一対の
配線間においてクロストークが発生することを防止する
ことができる。 【００１５】 【００１６】 【００１７】 【発明の実施の形態】次に本発明の実施の形態につい
て、図面と共に説明する。図１乃至図６は、本発明の一
実施例である配線構造を有したＬＳＩパッケージ１０を
説明するための図である。本実施例に係るＬＳＩパッケ
ージ１０は、多層構造とされた２レイヤーパッケージ構
造とされており、図３に示されるように、上層配線層１
２と下層配線層１３を有した構成とされている。図１は
上層配線層１２の平面図であり、また図２は下層配線層
１３の平面図である。また、図１及び図２では、図示の
便宜上、ＬＳＩパッケージ１０の１／８パターンのみを
表している。 【００１８】上層配線層１２及び下層配線層１３が形成
された基板は絶縁部材により形成された基板層であり、
ＬＳＩパッケージ１０のベース２４上に固定されてい
る。この上層配線層１２及び下層配線層１３は、それぞ
れの表面に配線１５ａ，１５ｂが形成されており、また
その中央部分にはＬＳＩ（半導体チップ）１１が搭載さ
れる開口部１７，１８が形成されている。 【００１９】この配線１５ａ，１５ｂは、その一端部に
スルーホールランド部１４ａ，１４ｂが一体的に形成さ
れており、また他端部には電極パッド部１６ａ，１６ｂ
が一体的に形成されている。スルーホールランド部１４
は、上層配線層１２及び下層配線層１３にマトリックス
状に形成されており、スルーホールランドからスルーホ
ールを介して連結された外部端子接続部に例えばバンプ
が形成されることによりＬＳＩパッケージ１はＢＧＡ(B
all Grid Array) として用いられる。 【００２０】尚、本実施例では各スルーホールランド部
１４ａ，１４ｂを特定するために、図中縦方向に２５〜
３４の番地を付すと共に、横方向にＡ〜Ｕの番地を付し
ている。また、スルーホールランド部１４ａ，１４ｂは
配線１５ａ，１５ｂと一対一の関係となっているため、
本実施例の説明ではこの番地により配線１５ａ，１５ｂ
の特定も行なうこととする。 【００２１】ここで、各配線１５の端部に形成されてい
る電極パッド部１６ａ，１６ｂの構成について、図４乃
至図６を用いて説明する。電極パッド部１６ａ，１６ｂ
は、開口部１７，１８の近傍に並設されており、また図
６に示されるようにＬＳＩ１１に形成されているチップ
側パッド２３と対向するよう構成されている。この電極
パッド部１６ａ，１６ｂは、ワイヤー１９〜２２により
チップ側パッド２３と電気的に接続される。 【００２２】また、図４に示されるように、電極パッド
部１６ａは上層配線層１２上で同一ピッチ（Ｗ）に形成
されており、同様に、電極パッド部１６ｂは下層配線層
１３上で同一ピッチ（Ｗ）に形成されている。また、隣
接する電極パッド部１６ａ，１６ｂは図中上下方向に段
を付けて形成されており、よって全体的にみると電極パ
ッド部１６ａ及び電極パッド部１６ｂは、上層配線層１
２上或いは下層配線層１３上で千鳥状に形成された構成
とされている。 【００２３】尚、図４（Ａ）は上層配線層１２に形成さ
れた電極パッド部１６ａを拡大して示しており、また図
４（Ｂ）は下層配線層１３に形成された電極パッド部１
６ｂを拡大して示している。また、電極パッド部１６
ａ，１６ｂを上下方向に見てみると、図５及び図６に示
されるように、一方の配線層に形成された一対の電極パ
ッド部の間に他方の配線層に形成された電極パッド部が
形成された構成とされている。即ち、いま図１に示す上
層配線層１２の最右端に位置する電極パッド部１６ａを
Ｐ１とし、これに隣接する電極パッド部を順次Ｐ３，Ｐ
５，…とする。同様に、図２に示す下層配線層１３の最
右端に位置する電極パッド部１６ｂをＰ２とし、これに
隣接する電極パッド部を順次Ｐ４，Ｐ６，…とする。 【００２４】ここで、上記した一方の配線層を上層配線
層１２とし、よって一対の電極パッド部をＰ１，Ｐ３と
すると、下層配線層１３に形成された電極パッド部Ｐ２
は一対の電極パッド部Ｐ１，Ｐ３の間に位置している。
このように電極パッド部１６ａ，１６ｂを構成すること
により、図６に示されるように、ワイヤー１９〜２２を
高密度に配設することが可能となる。 【００２５】続いて、本実施例の要部となる配線１５
ａ，１５ｂの配線構造について説明する。図１及び図２
に図示されるように、スルーホールランド部１４ａ，１
４ｂには、１〜１２の数字と、Ｖ，Ｇの文字が付されて
いる。ここで、１〜１２の数字が付されたスルーホール
ランド部１４ａ，１４ｂを有する配線１５ａ，１５ｂは
信号配線であり、またＶの文字が付されたスルーホール
ランド部１４ａ，１４ｂを有する配線１５ａ，１５ｂは
電源配線であり、更にＧの文字が付されたスルーホール
ランド部１４ａ，１４ｂを有する配線１５ａ，１５ｂは
グランド（接地）配線である。 【００２６】また、信号配線において、同一の数字が付
された配線は一つのグループを形成しており、このグル
ープにおいては配線１５ａ，１５ｂの長さは等しくなる
よう構成されている。即ち、例えば、“１”が付されて
いるスルーホールランド部１４ａ，１４ｂは合計６個あ
り、よってこれに対応する配線１５ａ，１５ｂも６本あ
るが、この６本の配線１５ａ，１５ｂはその配線長が等
しい等長配線のペアとなっている。これを上記した番地
で示すと、Ｕ３３，Ｕ３４，Ｔ３３，Ｔ３４，Ｒ３３，
Ｒ３４で示される各配線は、その長さが全て同じ長さ
（等長）とされている。 この“１”が付されている等
長の配線のグループを、本実施例の説明では“♯１グル
ープ”といい、他の数字が付されているグループについ
ても同様に表現するものとする（♯２グループ〜♯１２
グループ）。 【００２７】従って、図１及び図２に示す実施例の構成
では、等長の配線が６本組になりグループを形成してい
るものとしては、“♯１グループ”の他には“♯２グル
ープ”，“♯３グループ”，“♯４グループ”，“♯５
グループ”，“♯６グループ”，“♯７グループ”が存
在する。また、等長の配線が４本組になりグループを形
成しているものとしては、“♯８グループ”が存在す
る。また、等長の配線が３本組になりグループを形成し
ているものとしては、“♯９グループ”，“♯１０グル
ープ”，“♯１１グループ”が存在する。更に、等長の
配線が２本組になりグループを形成しているものとして
は、“♯１２グループ”が存在する。尚、図中数字が付
されていないスルーホールランド部１４ａ，１４ｂも存
在するが、これはその配線長が等長ではないものであ
る。 【００２８】上記のように、各グループ（♯１グループ
〜♯１２グループ）においては、配線１５ａ，１５ｂの
配線長は等長とされているため、ＬＳＩ１１としてクロ
ック周波数として高周波数（例えば、１ＧＨｚ）を用い
るものをＬＳＩパッケージ１０に搭載し、各グループ内
の隣接した一対の配線１５ａ，１５ｂに差動信号を供給
した場合、この差動信号が電送される一対の配線１５
ａ，１５ｂの配線長は等しいため、差動信号間の電送上
のタイムラグを少なくすることができる。よって、差動
信号に混入するノイズは低減され電気特性上の向上を図
ることができる。 【００２９】ここで、各グループ内における配線１５
ａ，１５ｂのレイアウトについて説明する。前記したよ
うに、配線１５ａ，１５ｂは、電気的特性からは差動信
号を電送する信号配線，電源供給を行なうための電源配
線，及び接地される接地（グランド）配線に分類され
る。いま、♯１グループを例に挙げて説明すると、２レ
イヤーパッケージ構造のＬＳＩパッケージ１０に等長配
線を引き回す時、差動信号を電送する２本の配線を同層
に設ける構成と異層に設ける構成とが考えられる。この
場合、何方の構成にした場合であっても、ノイズ低減を
図るためには、少なくとも差動信号を電送する信号配線
の長さは等長とする必要がある。 【００３０】即ち、差動信号を電送する２本の配線を同
層（即ち、上層配線層１２のみ、或いは下層配線層１３
のみ）に設ける場合は、層上において隣接ピン同志（例
えばＵ３３とＴ３Ｐ３）を等長とする。また、差動信号
を電送する２本の配線を異層で設ける場合（即ち、１本
を上層配線層１２に、もう１本を下層配線層１３に設け
る場合）には、各層１２，１３に配設される配線同志
（例えばＵ３３とＵ３４）を等長とする。 【００３１】しかし、同層で差動信号用の２本の配線を
設ける場合、２本の差動信号用配線の間に１本の配線が
異層に位置する。即ち、本実施例の配線構造では、前記
したように上層配線層１２に形成された配線１５ａと、
下層配線層１３に形成された配線１５ａは半ピッチずれ
て形成さてれいる。従って、図５を例に挙げて説明すれ
ば、上層配線層１２に形成された配線Ｐ１，Ｐ３を差動
信号用の配線とすると、この２本の配線Ｐ１，Ｐ３の間
には、下層配線層１３に形成された配線Ｐ２が存在する
こととなる。よって、この下層配線層１３に形成された
配線Ｐ２を終端抵抗，電源，或いは接地用配線として用
いることにより、２本の配線Ｐ１，Ｐ３は電磁的に隔離
されるため、更にノイズの低減を図ることができる。 【００３２】更に、この構成を♯１グループ〜♯７グル
ープのように、長さが等しい配線（以下、等長配線とい
う）を６本（或いは６の倍数本）を単位として１グルー
プを構成するものに適応した場合、２本の差動信号を同
層で設ける場合は上下層においてそれぞれ１ペア（合計
２ペア）の等長配線を設けることができる。即ち、図５
に示す例では、上層配線層１２の配線Ｐ１と配線Ｐ３が
１ペアの差動信号用等長配線となり、下層配線層１３の
配線Ｐ４と配線Ｐ６が１ペアの差動信号用等長配線とな
る。また、配線Ｐ２と配線Ｐ５はそれぞれ上層配線層１
２，下層配線層１３の終端抵抗あるいは電源・ＧＮＤ用
配線となる。 【００３３】ところで、等長配線を考える場合、当然ワ
イヤー１９〜２２も電気的特性を左右する依存性がある
ため、ワイヤー１９〜２２の長さ（ワイヤー長）をも考
慮に加えた上でＬＳＩパッケージ１０の配線構造を決定
する必要がある。即ち、図６に示すように、本実施例の
ようにＬＳＩパッケージ１０が上層配線層１２と下層配
線層１３を積層した構成とされており、かつ各配線層１
２，１３に形成されている電極パッド部１６ａ，１６ｂ
が千鳥状に形成された構成では、ワイヤー１９〜２２の
長さも夫々異なった長さとなる。よって、各配線１５
ａ，１５ｂを等長配線としたのみでは、ワイヤー１９〜
２２のワイヤー長の相違に起因して各配線（ワイヤー１
９〜２２を含めた配線）の電気的特性が異なり、ノイズ
の原因となるおそれがある。 【００３４】そこで本実施例では、各グループにおい
て、各配線１５ａ，１５ｂの長さ（ライン長）とワイヤ
ー１９〜２２の長さ（ワイヤー長）を加えた全体長が等
しくなるよう構成している。これを図１５〜図１７に示
す。図１５〜図１７は、ワイヤー長、ライン長、全長
（ワイヤー長＋ライン長）を個別に記したものである。
上層配線層１２に形成された電極パッド部１６ａと接続
されるワイヤー２０，２２のワイヤー長は、下層配線層
１３に形成された電極パッド部１６ｂと接続されるワイ
ヤー１９，２１のワイヤー長に比べて長いため、上層配
線層１２に形成された配線１５ａのライン長は下層配線
層１３に形成された配線１５ｂのライン長に比べて短く
設定されている。 【００３５】このように、ワイヤー１９〜２２を含む配
線の長さを等しい長さとしたことにより、ワイヤー損失
分も含めて電送上のタイムラグの低減を図ることが可能
となり、より確実に電気特性上の向上を図ることができ
る。尚、図１及び図２は、前記したように６７２ピンの
１／８パターンを表しているが、ＬＳＩパッケージ１０
の全体としての等長配線の詳細は、６本等長配線（♯１
〜♯７グループ）が７×８＝５６ペア、４本等長配線
（♯８グループ）が１×８＝８ペア、３本等長配線（♯
９〜♯１１グループ）が３×８＝２４ペア、２本等長配
線（♯１２グループ）が１×８＝８ペアという事にな
る。ここで同層における隣接する２本の差動信号用配線
は、６本等長配線のうちで２×５６＝１１２ペア、４本
等長配線のうちで１×８＝８ペア、３本等長配線のうち
で１×２４＝２４ペアとることができ、全体で１４４ペ
アとなる。 【００３６】また、異層における隣接した２本の差動信
号用信号は、６本等長配線のうちで３×５６＝１６８ペ
ア、４本等長配線のうちで２×８＝１６ペア、３本等長
配線のうちで１×２４＝２４ペア、２本等長配線のうち
で１×８＝８ペアとることができ、全体で２１６ペアと
なる。信号を入力、出力で２等分すると、それぞれ１０
８ペアずつの差動信号配線を設けることができる。ま
た、データとクロックのデータ単位数があらかじめわか
っている場合は、それに応じた数以上の差動信号を設け
てやればよい。 【００３７】続いて、同層における隣接２本の等長配線
を施した差動信号用配線と、異層における隣接２本の等
長配線を施した差動信号用配線のシミュレーションによ
る出力データを紹介する。図７及び図８は、今回シミュ
レーションに使用した６本１グループの等長配線１５
ａ，１５ｂを示している。図７は上層配線層１２に配設
された等長配線１５ａを示しており、また図８は上層配
線層１３に配設された等長配線１５ｂを示している。 【００３８】同層における隣接２本の等長配線のシミュ
レーションのモデルは、図中Ｌ１，Ｌ３で示す配線を使
用した。配線Ｌ１の配線長は、２０．８９５ｍｍ、ワイ
ヤー長は３．５０ｍｍで全長は２４．３９５ｍｍとな
る。配線Ｌ３の配線長は、２１．２９５ｍｍ、ワイヤー
長は３．０９ｍｍで全長は２４．３８５ｍｍとなる。両
ラインの全長の差は、１０μｍである。 【００３９】この結果を図９に示す。同図は、実線で示
す入力波形を入力した場合に出力された最に、各等長配
線に出力された出力信号を示している。尚、図中、縦軸
は出力を示しており、また横軸は時間を示している。図
９に示されるように、結果として両配線Ｌ１，Ｌ３の電
送ズレは０．８３ｐｓと小さな値となり、同層において
等長配線を設けた場合、良好な電送特性が得られること
が証明された。 【００４０】また、異層における隣接２本の等長配線の
シミュレーションモデルは、図中Ｌ３，Ｌ４の配線を使
用した。配線Ｌ４の配線長は、２２．８７２ｍｍ、ワイ
ヤー長は１．４４ｍｍで全長は２４．３１２ｍｍとな
る。よって、両配線Ｌ１，Ｌ４の全長の差は７０μｍで
ある。この結果を図１０に示す。同図に示されるよう
に、結果として両ラインの電送ズレは７．２０ｐｓと小
さな値となり、異層間に等長配線を配設した構成として
も、良好な電送特性が得られることが証明された。 【００４１】次に、比較例として、等長配線を施してい
ない同層における隣接２本の配線と、異層における隣接
２本の配線のシミュレーションによる出力データを紹介
する。図１１及び図１２は、シミュレーションに使用し
た等長配線を施していない配線の上下層のモデルであ
る。図１１は上層配線層２に形成された配線５を示して
おり、図１２は下層配線層３に形成された配線５を示し
ている。 【００４２】同層における隣接２本の配線のシミュレー
ションのモデルとしては、図中Ｍ１，Ｍ３で示される配
線を使用した。配線Ｍ１の配線長は、１２．９ｍｍ、ワ
イヤー長は３．３９５ｍｍで全長は１６．２９５ｍｍと
なる。また、配線Ｍ３の配線長は、１６．４４４ｍｍ、
ワイヤー長は３．８０５ｍｍで全長は２０．２４９ｍｍ
となる。従って、両配線Ｍ１，Ｍ３の全長の差は３．９
５４ｍｍである。図１３はこのシミュレーションの結果
を示しており、同図に示されるように両配線Ｍ１，Ｍ３
の電送ズレは１２．５０ｐｓとなった。 【００４３】また、異層における隣接２本の配線のシミ
ュレーションモデルは、図中Ｍ３，Ｍ４の配線を使用し
た。配線Ｍ４の配線長は、１７．９４４ｍｍ、ワイヤー
長は１．８９５ｍｍで全長は１９．８９３ｍｍとなる。
従って、両配線Ｍ３，Ｍ４の全長の差は０．３５６ｍｍ
である。図１４はこのシミュレーションの結果を示して
おり、同図に示されるように両配線Ｍ３，Ｍ４の電送ズ
レは１４．３０ｐｓとなった。 【００４４】上記した各シュミレーションの結果からも
分かるように、差動信号の等長配線同志の電送時間のズ
レと等長配線でなる同志の電送時間のズレとを比較する
と、同層・異層とも等長配線同志のほうがズレ時間が短
く、よって等長配線にする事で差動信号のタイムラグが
少なくなることが証明された。 【００４５】 【発明の効果】上述のように本発明によれば、差動信号
が電送される一対の配線間に接地用配線等が位置するこ
ととなり、よって前記一対の配線間においてクロストー
クが発生することを防止することができるため、電気特
性上の向上を図ることができる。 【００４６】
【図面の簡単な説明】 【図１】本発明の一実施例であるＬＳＩパッケージの配
線構造を説明するための図であり、ＬＳＩパッケージの
上層を示す図である。 【図２】本発明の一実施例であるＬＳＩパッケージの配
線構造を説明するための図であり、ＬＳＩパッケージの
下層を示す図である。 【図３】本発明の一実施例であるＬＳＩパッケージの側
面図である。 【図４】本発明の一実施例であるＬＳＩパッケージに形
成される電極パッドの配設構造を説明するための図であ
る（その１）。 【図５】本発明の一実施例であるＬＳＩパッケージに形
成される電極パッドの配設構造を説明するための図であ
る（その２）。 【図６】本発明の一実施例であるＬＳＩパッケージにお
ける、電極パッドと半導体チップとのワイヤ配設構造を
説明するための図である。 【図７】上層に形成された等長とされた配線の一例を示
す図である。 【図８】下層に形成された等長とされた配線の一例を示
す図である。 【図９】本発明の効果を説明するための図である（その
１）。 【図１０】本発明の効果を説明するための図である（そ
の２）。 【図１１】従来構成の一例である上層に形成された配線
を示す図である。 【図１２】従来構成の一例である下層に形成された配線
を示す図である。 【図１３】従来構成の配線の電気的特性を示す図である
（その１）。 【図１４】従来構成の配線の電気的特性を示す図である
（その１）。 【図１５】図１及び図２に示すＬＳＩパッケージに形成
された配線の全長，ライン長，ワイヤー長，及びピンコ
ネクター番号を示す図である（その１）。 【図１６】図１及び図２に示すＬＳＩパッケージに形成
された配線の全長，ライン長，ワイヤー長，及びピンコ
ネクター番号を示す図である（その２）。 【図１７】図１及び図２に示すＬＳＩパッケージに形成
された配線の全長，ライン長，ワイヤー長，及びピンコ
ネクター番号を示す図である（その３）。 【図１８】従来の一例であるＬＳＩパッケージを説明す
るための図であり、上層を示す図である。 【図１９】従来の一例であるＬＳＩパッケージを説明す
るための図であり、下層を示す図である。 【符号の説明】 １０ ＬＳＩパッケージ １１ ＬＳＩ １２ 上層配線層 １３ 下層配線層 １４ａ，１４ｂ スルーホールランド部 １５ａ，１５ｂ 配線 １６ａ，１６ｂ 電極パッド部 １７，１８ 開口部 １９〜２２ ワイヤ ２３ チップ側パッド ２４ ベース
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−236939（ＪＰ，Ａ) 特開 平６−334104（ＪＰ，Ａ) 特開 平７−202120（ＪＰ，Ａ) 特開 平９−107048（ＪＰ，Ａ) 特開 平10−294435（ＪＰ，Ａ) 特開 平10−189809（ＪＰ，Ａ) 特開 平６−314754（ＪＰ，Ａ) 特開 平６−216273（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12

Claims (1)

  1. (57)【特許請求の範囲】 【請求項１】高周波で駆動するＬＳＩを搭載すると共
    に、前記ＬＳＩと外部接続端子を接続する複数の配線が
    形成されたＬＳＩパッケージの配線構造において、前記配線を２層構造とされた配線層に形成すると共に上
    層配線層に形成される配線と下層配線層に形成される配
    線のピッチを半ピッチずらして配設し、 かつ、前記上層配線層或いは前記下層配線層の何れか一
    方の層に差動信号が電送される等しい長さを有する一対
    の隣接する配線を配設した際、他方の層において該一対
    の配線の間に位置する配線を終端抵抗用，電源供給用，
    或いは接地用として用いた構成としたこと を特徴とする
    ＬＳＩパッケージの配線構造。
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