KR100983401B1

KR100983401B1 - 다층 회로기판에서 층수를 줄이는 기술

Info

Publication number: KR100983401B1
Application number: KR1020030017431A
Authority: KR
Inventors: 아네타디 위르지코우스카; 루이지지 디필리포; 헤르만 광
Original assignee: 노텔 네트웍스 리미티드
Priority date: 2002-03-20
Filing date: 2003-03-20
Publication date: 2010-09-20
Also published as: HK1064253A1; US20040040744A1; EP1347674A3; US7256354B2; CA2422677C; EP1347674A2; TW200306774A; KR20030076404A; CN100407877C; TWI222342B; CA2422677A1; CN1496213A

Abstract

다층 회로기판에서 층수를 줄이는 기술이 개시된다. 다층 회로기판은 그 표면에 장착된 하나 이상의 전자소자에 대한 전기신호를 라우팅하기 위한 다수의 도전 신호층들을 갖는다. 일 실시예에서, 이 기술은 다층 회로기판 표면에 장착된 하나 이상의 전자소자에 대한 전기신호를 라우팅하기 위한 다수의 도전 신호층들을 갖는 다층 회로기판에서 층수를 줄이는 방법으로 구현된다. 이 방법은 다층 회로기판의 표면으로부터 다수의 도전 신호층들중 하나 이상까지 이어진 다수의 도전 비아들을 형성하는 단계; 두개 이상의 파워/접지 핀들의 제1 세트는 제1 비아에 대응하고 두개 이상의 파워/접지 핀들의 제2 세트는 제1 비아에 인접한 제2 비아에 대응하도록 표면을 배열하여, 다수의 신호층들중 첫번째 층의 채널을 포함해 표면과 그 밑의 모든 층에 채널을 형성하는 단계; 및 다수의 도전 신호층들중 첫번째 층의 채널을 통해 첫번째 다수의 전기신호를 라우팅하는 단계;를 포함한다.

Description

다층 회로기판에서 층수를 줄이는 기술{TECHNIQUE FOR REDUCING THE NUMBER OF LAYERS IN A MULTILAYER CIRCUIT BOARD}

도 1은 본 발명에 따른 다층 회로기판의 측단면도;

도 2는 핀이 1152개인 전자소자의 표면 마운트 그리드 어레이 패키지의 레이아웃;

도 3은 도 2에 도시된 레이아웃의 상층의 파워/접지 및 신호 핀들의 일사분면;

도 4A는 비아를 배치하고 핀을 연결한 뒤의 도 3과 동일한 일사분면;

도 4B는 도 4A의 접지(표면) 층에 대응하는 다층 회로기판의 단면도;

도 5A는 도 1에 도시된 다층 회로기판의 제1 신호층의 일부를 보여주는 도면;

도 5B는 도 5A의 신호층 부분에 대응하는 다층 회로기판의 단면도;

도 6A는 도 1에 도시된 다층 회로기판의 제1 신호층의 일부의 채널 라우팅을 보여주는 도면;

도 6B는 도 4A의 신호층 부분에 대응하는 다층 회로기판의 단면도;

도 7A는 도 1에 도시된 다층 회로기판의 제2 신호층의 일부를 보여주는 도면;

도 7B는 도 7A의 제2 신호층 부분에 대응하는 다층 회로기판의 단면도;

도 8은 종래의 스루홀 디자인을 이용한 가상의 제3 신호층을 보여주는 도면;

도 9는 다층 회로기판의 일사분면만 채널화되어 있는 4개의 사분면 전체를 보여주는 도면;

도 10은 도 1에 도시된 다층 회로기판 표면에 자유채널을 형성하도록 파워핀들을 두배로 한 것을 보여주는 도면;

도 11은 도 1의 다층 회로기판의 채널화된 일사분면을 보여주는 도면;

도 12는 본 발명에 따른 도 11의 채널화된 일사분면에 비교되는 채널화되지 않은 표준 일사분면을 보여주는 도면.

본 발명은 다층회로기판에 관한 것으로, 구체적으로는 다층 회로기판에서 층수를 줄이는 기술에 관한 것이다.

전자소자들 사이를 전기적으로 연결하는 데는 오래전부터 인쇄회로기판을 이용했다. 초기의 이런 회로기판은 기판에 장착된 전자소자들 사이에 전기신호들을 라우팅하는 싱글 신호층을 윗면에 형성했다. 이들 싱글 신호층 회로기판들은 그 위에 장착된 전자소자들 사이에 라우팅될 수 있는 전기신호의 수에 있어서 상당한 제한이 있다. 즉, 싱글 신호층 회로기판에 장착된 전자소자들 사이에 라우팅될 수 있는 전기신호의 수는 싱글 신호층의 면적에 따라 제한된다.

싱글 신호층 회로기판과 관련된 면적 제한으로 인해 다층 인쇄회로기판이 개발되었다. 이런 다층 인쇄회로기판들은 단면형이거나 양면형이고, 다층 인쇄회로기판의 표면에 여러개의 신호층이 매립되어 있다. 따라서, 이런 다층 인쇄회로기판을 이용하면 회로기판에 장착된 전자소자들 사이에 라우팅될 수 있는 전기신호의 수를 대폭 증가시킬 수 있다.

고밀도 패키지를 갖는 전자소자들을 이용할 때 이런 다층 인쇄회로기판의 사용이 특히 유리하다. 즉, 고밀도 패키지를 갖는 전자소자들은 일반적으로 동일한 회로기판에 장착된 다른 전자소자들과의 전기적 연결을 위해 다층 인쇄회로기판의 여러 층들을 필요로 한다. 실제로, 전자소자 패키지의 밀도는 일반적으로 전자소자가 장착되는 다층 인쇄회로기판이 갖는 층수를 의미한다. 다층 인쇄회로기판이 가질 수 있는 층수는 이론적으로는 제한이 없지만, 다층 인쇄회로기판의 층수가 타당한 갯수를 넘을 때, 특히 전자소자들 사이에 고속 전기신호들을 라우팅하고자 할 때 문제가 발생한다. 예컨대, 다층 인쇄회로기판의 층들 사이에 전기연결을 할 때, 일반적으로 전도성 비아(via)를 이용한다. 이들 전도성 비아로 인해 다층 인쇄회로기판내의 층들 사이에 수직적 전기연결이 이루어지지만, 이들 전도성 비아와 관련된 고유 기생저항이 있고, 이것은 신호전파 성능에 악영향을 줄 수 있다. 즉, 이런 전도성 비아는 고유기생저항, 커패시턴스 및 인덕턴스를 갖고, 이들은 각각의 전도성 비아를 따라 전파하는 신호들에 악영향을 줄 수 있다. 또, 이들 고유 기생저항은 인쇄회로기판의 제조에 악영향을 주어 결국 비용에 악영향을 미친다. 신호성능에 미치는 악영향때문에, 이런 고유 기생저항 또한 각각의 전도성 비아를 따라 전 파하는 신호 대역폭을 한정할 수 있다. 이런 악영향은 다층 인쇄회로기판의 층수가 증가할수록 커진다.

본 발명에서 참고한 미국특허출원 09/651,188은 신호채널 라우팅에 관한 것이고 다층 회로기판에서 층수를 줄이는 것을 목적으로 한다. 그러나, 이런 신호채널 라우팅 기술을 이용해도, 더 개선해야될 것이 있다.

이상의 점을 감안하여, 다층 인쇄회로기판의 층수를 증가시키지 않고도 이 기판에 장착된 전자소자들 사이에 이루어질 수 있는 전기접속의 갯수를 증가시키는 기술을 제공하면 바람직하다. 구체적으로, 효과적이고 비용절감 가능하게 다층 회로기판에서 층수를 줄이는 기술을 제공하는 것이 바람직하다.

본 발명에 따르면 다층 회로기판에서 층수를 줄이는 기술이 제공된다.

다층 회로기판은 그 표면에 장착된 하나 이상의 전자소자에 대한 전기신호를 라우팅하기 위한 다수의 도전 신호층들을 갖는다. 바람직한 실시예에서, 이 기술은 다층 회로기판의 표면으로부터 다수의 도전 신호층들중 하나 이상까지 이어진 다수의 도전 비아들을 형성하여 실현된다. 이 기술은 또한 두개 이상의 파워/접지 핀들의 제1 세트는 제1 비아에 대응하고 두개 이상의 파워/접지 핀들의 제2 세트는 제1 비아에 인접한 제2 비아에 대응하도록 표면을 배열하여, 다수의 신호층들중 첫번째 층의 채널을 포함해 표면과 그 밑의 모든 층에 채널을 형성하고, 다수의 도전 신호층들중 첫번째 층의 채널을 통해 첫번째 다수의 전기신호를 라우팅하여 실현된다.

본 발명의 다른 특징에 따르면, 개선된 다층 회로기판이 제공된다. 이 다층 회로기판은 그 표면에 장착된 하나 이상의 전자소자에 대한 전기신호를 라우팅하기 위한 다수의 도전 신호층들을 갖는다. 다층 회로기판은 다층 회로기판의 표면으로부터 다수의 도전 신호층들중 하나 이상까지 이어진, 다층 회로기판내의 다수의 도전 비아들을 갖는다. 다층 회로기판은 표면과 다수의 신호층들중 첫번째 층에 각각 채널을 형성하도록 배열되고 제1 비아에 대응하는 두개 이상의 파워/접지 핀들의 제1 세트와, 제1 비아에 인접한 제2 비아에 대응하는 두개 이상의 파워/접지 핀들의 제2 세트를 더 구비한다. 다층 회로기판은 다수의 도전 신호층들중 첫번째 층의 채널을 통해 라우팅되는 첫번째 다수의 전기신호 경로들을 더 포함한다.

본 발명의 다른 특징에 따르면, 다수의 도전 신호층들이 통상 하나 이상의 유전층으로 분리된다. 또, 다수의 도전 신호층들중 몇몇은 통상 하나 이상의 도전 파워/접지 평면층으로 분리된다. 또, 다층 회로기판의 표면은 주로 도전 파워/접지 평면층이다.

이하, 첨부 도면들을 참조하여 본 발명에 대해 자세히 설명하면 다음과 같다. 바람직한 실시예들을 예로 들어 본 발명을 설명하겠지만, 본 발명은 이에 한정되는 것은 아니다. 당업자라면 후술하는 실시예들을 다양하게 변형하거나 변경할 수 있을 것이므로, 본 발명의 범위는 첨부된 특허청구범위에 포함된 모든 변형이나 변경을 포함한다고 할 수 있다.

본 발명의 파워 라우팅 기술은 본 발명에서 참고로 한 미국특허출원 09/651,188에 공개된 자유채널 라우팅 기술을 최적화하도록 고안되었다. 도 1에 도 시된 바와 같이, 전술한 기술은 다층 인쇄회로기판(10)을 이용한다. 즉, 이 다층 인쇄회로기판(10)은 다층 인쇄회로기판(10)의 층수를 줄인다는 본 발명의 개념을 포함한다.

다층 인쇄회로기판(10)은 일차 (상)층(12), 이차 (바닥)층(14), 다수의 신호층(16), 다수의 파워/접지 평면층(18)을 포함한다. 일차 층(12)과 이차 층(14)은 이곳에 형성된 접촉패드들과 테스트 신호선들을 제외하고는 주로 파워/접지 평면층들이고, 이에 대해서는 뒤에 자세히 설명한다.

다층 인쇄회로기판(10)은 또한 다수의 신호층(16; 16a,16c)중 선택된 층을 전기연결하기 위한 제1 수퍼비아(supervia)(스루홀)(20), 일차층(12)과 이차층(14)과 다수의 파워/접지 평면층(18; 18a,18b)중 선택된 층을 전기연결하기 위한 제2 수퍼비아(스루홀)(22), 다수의 신호층들(16; 16a, 16d)중 선택된 층을 전기연결하기 위한 매립된 비아(24), 및 일차층(12)에 형성된 접촉패드(28)에 신호층(16a)을 전기연결하기 위한 마이크로비아(microvia)(26)를 더 포함한다.

현재 설명된 기술은 도 1에 도시된 다층 인쇄회로기판(10)과 함께 사용할 수도 있고, 또는 추가적인 라우팅이나 브레이크아웃(breakout)을 이룰 수 있는 선명한 채널을 독립적으로 고안하는데 사용될 수도 있다. 따라서, 도 1의 다층 인쇄회로기판(10)은 종래의 다층 회로기판이 쉽게 채택할 수 있는 것을 예로 든 것일 뿐이다.

도 2에는 I/O 접점들이 1152개인 전자소자의 표면 마운트 그리드 어레이 패키지의 레이아웃(30)이 도시되어 있다. 도 2에도 I/O 접점과 관련된 신호 형태를 보여주는 레이아웃이 도시되어 있다.

자세한 설명의 이해를 돕기위해, 도 3에는 도 2에 도시된 레이아웃(30)의 한쪽 사분면(32)(즉, 일사분면)이 도시되어 있다. 도 4-7은 도 3에 도시된 사분면(32)과 일치한다. 도 2의 신호형태는 도 3은 물론 도 4B-7B에도 적용된다. 도 4A는 심볼들을 사용하지 않고 설명의 편의상 단순화되어 있다. 그러나, 도 4A 역시 도 2, 3에 도시된 것과 동일한 사분면이고, 따라서 레이아웃도 동일하다.

도 4A에는, 다층 인쇄회로기판(10)의 일차층(12)의 일부(34)가 도시되어 있다. 전술한 바와 같이, 일차층(12)의 이 부분(34)은 도 3에 도시된 사분면(32)과 동일하다. 즉, 일차층(12)의 이 부분(34)은 I/O 접점들이 1152개인 표면마운트 그리드 어레이 패키지를 구비한 전자소자의 한쪽 사분면이 다층 인쇄회로기판(10)에 장착된 부분과 일치한다.

전술한대로, 일차층(12)은 이곳에 형성된 접촉패드와 테스트 신호선들을 제외하고는 파워/접지 평면층이다. 구체적으로, 일차층(12)은 접촉패드들을 접지하도록 전기적으로 연결되는 접지면(즉, GND)이지만, 이 접지면은 파워 접촉패드(즉 VA, VB) 또는 신호 접촉패드(즉, 신호)에는 전기적으로 연결되지 않는다.

도 4A에 도시된 바와 같이, 본 발명의 파워 라우팅 기술은 자유채널(90)을 만들기 위해 특정 패턴으로 배열된 비아(82)와 핀(81)을 갖는 개뼈(dog bone) 모양의 패드(80)를 이용한다. 채널을 만드는데 이용되는 대부분의 개뼈 패드들(80)은 두개의 핀(81)을 포함한다. 어떤 회로기판 설계에서는 비아(82) 하나당 핀(81)이 두개 이상일 수도 있다. 비아(82)와 관련된 모든 핀들(81)은 전위가 동일해야만 한 다. 특정 패턴으로 하나의 비아(82)에 파워 또는 접지 핀(81)을 두배로 하면 자유채널(90)을 형성할 수 있다. 비아(82)의 핀(81)을 두배로 하면 일차층(12) 표면에 채널(90)을 형성할 수 있음은 물론, 후술하는 바와 같이 다른 층에도 채널을 형성할 수 있다.

많은 경우, 싱글 패키지내에는 신호핀과 같은 수의 파워/접지 핀이 있다. 따라서, 파워 라우팅 기술을 이용하면 더 연속적인 자유채널들을 개통하고, 이들 채널들을 신호를 라우팅하는데 이용할 수 있음을 알 수 있다. 이 기술의 다른 장점은, 두개의 신호들을 나란히 라우팅하면서 다른 쌍들을 라우팅할 때 볼 수 있다.

도 4B는 일차층(12)에 장착된 개뼈 패드(80)와 소자 패드(85)의 단면도이다. 도 4B의 각 층은 도 1에서 설명한 층들에 대응한다.

도 5A에는 다층 인쇄회로기판(10)의 신호층(16a)의 일 부분(42)이 도시되어 있다. 전술한 바와 같이, 신호층(16a)의 이 부분(42)은 도 3에 도시된 사분면(32)과 일치한다. 즉, 이 부분(42)은 I/O 접점들이 1152개인 표면마운트 그리드 어레이 패키지를 구비한 전자소자의 한쪽 사분면이 다층 인쇄회로기판(10)에 장착된 부분이다. 신호층(16a)은 수동소자들을 수용하기 위한 채널들(72)을 포함한다. 신호채널 라우팅과는 달리, 파워 라우팅 채널들은 실제로는 제2 신호층(16b)이 아닌 제1 신호층(16a)에 형성되고, 따라서 신호들과 유비아(uvia) 채널들이 더 잘 분포된다.

도 5B는 신호층(16A)의 단면도이다. 비아(94)의 선택은 설계에 따라 좌우된다. 따라서, 전체적인 적층때문에 스루홀 비아(94)를 선택했다. 이런 스루홀(94)을 이용하면 층(16A)이나 그 밑에 채널을 개통할 수 있다.

도 6A에는 신호층(16a)의 일사분면이 도시되어 있다. 이 신호층(16a)은 다층 회로기판(10)내의 개뼈 비아들에 전기적으로 연결되는 다수의 전도성 신호선(44)을 포함하고, 본 발명에 따라 다층 인쇄회로기판(10)의 다른 층에는 채널들이 형성된다. 이들 신호선(44)은 통상 전송되는 신호의 특성에 따라 미리 선택된다. 즉, 신호선(44)은 고속 신호를 반송할 수 있다. 한편, 신호선(44)이 저속 신호들을 반송할 수도 있다.

중요한 것은, 도 6B에 도시된 바와 같이, 다층 인쇄회로기판(10)에 형성된 유비아(46)는 다층회로기판(10)에서 신호층(16a) 너머로 더이상 뻗지 않는다. 이때문에 다층 인쇄회로기판(10)의 다른 층들에서 이들 유비아(46) 밑에 채널들을 형성할 수 있고, 이에 대해서는 뒤에 자세히 설명한다.

도 7A에는 다층 인쇄회로기판(10)의 신호층(16b)의 일 부분(48)이 도시되어 있다. 전술한대로, 신호층(16b)의 이 부분(48)은 도 3에 도시된 사분면(32)과 일치한다. 즉, 신호층(16b)의 이 부분(48)은 I/O 접점들이 1152개인 표면마운트 그리드 어레이를 갖는 전자소자의 한쪽 사분면이 다층 인쇄회로기판(10)에 장착된 부분에 해당한다.

신호층(16b)은 이 층에 형성된 비아들에 전기적으로 연결된 다수의 도전 신호선(50)을 포함한다(도 7B 참조). 본 발명에 따르면, 이들 신호선(50)중 다수가 채널(52)에 라우팅된다. 즉, 다층 인쇄회로기판(10)의 신호층(16b)에 비아가 없이 형성된 채널들로 인해, 다수의 도전 신호선(50)이 라우팅될 수 있다. 한편, 다층 인쇄회로기판(10)의 이 층과 다른 층들의 이들 채널(52)에 비아가 존재하면, 다수 의 도전 신호선(50)을 라우팅하는데 다른 신호층들이 필요하다. 따라서, 다층 인쇄회로기판(10)의 이 층과 다른 층에서 이 지역(52)에 비아가 없으면, 인쇄회로기판(10)에 필요한 신호층의 갯수가 전체적으로 감소될 수 있다. 종래의 미국특허출원 09/651,188의 기술을 본 발명과 함께 사용하면 대형 채널(53)이 형성된다. 대형 채널(53)을 이용하면 다른 신호들을 라우팅할 수 있으므로, 공간이 절약된다.

제2 신호층(16b)의 단면도가 도 7B이다. 어떤 상황에서, 특히 전체적인 채널깊이가 약 9 밀(mil)일 경우(이 깊이는 현재의 제조한계임), 제2 레벨 유비아(102)를 사용할 수 있다. 제조상의 제한때문에 유비아(102)와 같은 비아를 사용할 수 없으면, 스루홀(104)을 사용하면 된다. 파워 라우팅용으로 유비아를 사용하면, 표면층(12) 밑의 모든 층에 메인 채널이 형성된다. 또, 유비아 밑의 층들에 다른 채널이 개통된다(즉, 유비아가 너무 얕아서 유비아 상부의 신호(1)는 N+1(N=2)개의 신호가 제3 층이나 그 위에는 보이지 않는다).

도 8에는 본 발명에 따른 기술에 의해 층이 절감된 상태가 도시되어 있다. 특히, 종래의 스루홀 설계를 이용했을 경우 추가적인 31개의 신호들이 신호층(16c)에 필요하다. 따라서, (전술한 자유채널 신호 라우팅과 함께) 본 발명의 기술을 이용하면 하나의 층을 절감할 수 있다.

도 9는 표준 사분면(106)과 채널화된 사분면(108) 사이의 비교를 하기 위한 것이다. 도 9에 도시된 바와 같이, 채널화된 사분면에서는 공간이 절감된다.

도 10은 일차층(12)의 전위 파워 라우팅 설계의 다른 도면이다. 핀(81)을 포 함한 개뼈 패드(80)와 비아(82)를 정위치시키면 자유채널(90)이 생긴다. 핀(81)은 전위가 같은 파워 및/또는 접지 핀일 수도 있지만, 신호핀을 포함하지 않는다.

도 11은 대형 채널을 형성할 수 있도록 도 1에 도시되고 미국특허출원 09/651,188에서 설명한 바와 같이 신호 자유채널 라우팅과 연계될 수 있는 모든 후속 신호층들에 나타날 수 있는 채널화된 사분면(112)을 보여준다. 이들 대형 채널(53)을 통한 신호 라우팅은 도 7A를 참조해 설명한다.

도 12에는 본 발명에 따른 도 11의 채널화된 일사분면과 비교하기 위해, 채널화되지 않은 표준 일사분면이 도시되어 있다.

요컨대, 설명된 파워 라우팅 기술은 자유채널을 얻는데 정위치된 스루홀과 비아홀을 이용한다. 비아의 사용 외에도, 이 기술을 이용하면, 패키지 범위내의 후속 층들의 공간을 절감하여, 패키지내의 라우팅 밀도를 높일 수 있다.

이 기술은 인쇄회로기판의 층수 절감에 촛점을 맞춘다. 자유채널의 증가로 인해, 층당 패키지로부터 더 많은 신호를 뽑을 수 있다. 미국특허출원 09/651,188에 설명된 파워라우팅을 자유채널 라우팅과 결합하면, 고밀도 패키지의 브레이크아웃을 더 쉽게 하고 비용을 절감할 수 있다.

전에는 신호핀들이 다양한 패턴으로 배열되었지만, 파워 라우팅을 적용해 자유채널을 얻을 가능성도 연구대상이었다. 본 발명의 기술에서는, 스루홀 비아(또는 설계와 기판 적층에 따라 유비아나 기타 다른 형태의 블라인드 비아)를 이용하고 파워/접지 핀들과 관련해 스루홀 비아(또는 유비아나 블라인드 비아)를 적절히 배 치하면 자유 라우팅 채널을 구성할 수 있다. 본 발명의 기술은 신호채널 라우팅과 결합될 때 층수를 30-50% 절감할 수 있다.

문제점을 해결하기 위한 방법은 다음과 같이 요약될 수 있는바: a) 패키지 범위내의 파워핀 확인; b) 자유채널이 형성되도록 비아를 정위치; 및 c) 두개 이상의 설계허용 패드들을 가능한한 하나의 비아에 연결.

추가 단계로서, d) "대형 채널"을 형성하기 위해 두개의 채널들을 서로 정렬하여 신호 자유채널을 형성하는데 파워/접지 라우팅을 이용할 수 있다.

본 발명은 이상 설명한 실시예에 한정되지 않는다. 이상 설명한 실시예 외에도 당업자라면 전술한 설명과 도면으로부터 다양한 변형이나 변경이 가능할 것이다. 따라서, 이런 변형들은 첨부된 특허청구범위내에 있다고 보아야 한다.

Claims

다층 회로기판 표면에 장착된 하나 이상의 전자소자에 대한 전기신호를 라우팅하기 위한 다수의 도전 신호층들을 갖는 다층 회로기판에서 층수를 줄이는 방법에 있어서:

다층 회로기판의 표면으로부터 도전 신호층까지 이어진 다수의 도전 비아들을 형성하는 단계;

다수의 도전 신호층들 중의 첫번째 층에 채널의 일부분을 형성하도록 두개 이상의 파워/접지 핀들의 세트가 다층 회로기판을 일부 관통한 제1 비아에 연결되고, 이때 상기 채널 일부분이 파워/접지 핀들 밑으로 하여 비아에 인접해 위치하도록 표면들을 배열하는 단계; 및

다수의 도전 신호층들중 첫번째 층의 채널을 통해 전기신호경로를 라우팅하는 단계;를 포함하는 것을 특징으로 하는 방법.
제1항에 있어서, 상기 채널 일부분이 비아 밑에 위치하는 것을 특징으로 하는 방법.
제1항에 있어서, 다수의 도전 신호층들 중의 첫번째 층에 채널의 제2 부분을 형성하도록 두개 이상의 파워/접지 핀들의 다른 세트가 상기 비아에 연결되고, 이때 상기 제2 부분이 파워/접지 핀들 밑으로 하여 비아에 인접해 위치해 비아를 연장하도록 표면들을 배열하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제1항에 있어서, 상기 비아를 마이크로비아(microvia)로 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제1항에 있어서, 다수의 신호층들중 두번째 층에 채널을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제5항에 있어서, 상기 두번째 신호층의 채널을 통해 전기신호 경로를 라우팅하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제1항에 있어서, 다층 회로기판내에 표면에서 다수의 도전 신호층들중 첫번째 층까지 이어진 추가 도전 비아들을 형성하는 단계를 더 포함하고, 상기 추가 도전 비아들은 상기 첫번째 다수의 도전 비아들 밑의 다수의 도전 신호층들중 두번째 층에 채널을 형성하도록 배열된 것을 특징으로 하는 방법.
제1항에 있어서, 하나 이상의 유전층으로 상기 다수의 도전 신호층들을 분리하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제1항에 있어서, 상기 채널이 소정 폭을 갖도록 다수의 도전 비아들이 배열되는 단계를 더 포함하는 것을 특징으로 하는 방법.
제1항에 있어서, 직사각형, 정사각형, 원형, 대각선들중의 하나의 형태로 채널을 형성하도록 비아들을 배열하는 단계를 더 포함하는 것을 특징으로 하는 방법.
다층 회로기판 표면에 장착된 하나 이상의 전자소자에 대한 전기신호를 라우팅하기 위한 다수의 도전 신호층들을 갖되, 일부 도전 신호층들이 도전 파워/접지 층에 의해 분리되어 있는 다층 회로기판에 있어서:

다수의 도전 신호층들 중의 첫번째 층에 채널의 일부분을 형성하도록 두개 이상의 파워/접지 핀들의 세트가 다층 회로기판을 일부 관통한 제1 비아에 연결되고, 이때 상기 채널 일부분이 파워/접지 핀들 밑으로 하여 비아에 인접해 위치하도록 표면들을 배열하여, 다층 회로기판의 표면으로부터 도전 신호층까지 이어진, 다층 회로기판내의 다수의 도전 비아들; 및

다수의 도전 신호층들중 첫번째 층의 채널을 통해 라우팅되는 전기신호 경로;를 포함하는 것을 특징으로 하는 다층 회로기판.
제11항에 있어서, 상기 채널 일부분이 비아 밑에 위치하는 것을 특징으로 하는 다층 회로기판.
제11항에 있어서, 다수의 도전 신호층들 중의 첫번째 층에 채널의 제2 부분을 형성하도록 두개 이상의 파워/접지 핀들의 다른 세트가 상기 비아에 연결되고, 이때 상기 제2 부분이 파워/접지 핀들 밑으로 하여 비아에 인접해 위치해 비아를 연장하는 것을 특징으로 하는 다층 회로기판.
제11항에 있어서, 상기 비아가 마이크로비아인 것을 특징으로 하는 다층 회로기판.
제11항에 있어서, 다수의 신호층들중 두번째 신호층의 채널이 더 있는 것을 특징으로 하는 다층 회로기판.
제15항에 있어서, 상기 두번째 신호층의 채널을 통해 전기신호경로가 라우팅되는 것을 특징으로 하는 다층 회로기판.
제11항에 있어서, 다층 회로기판내에 표면에서 다수의 도전 신호층들중 첫번째 층까지 이어진 추가 도전 비아들을 더 포함하고, 상기 추가 도전 비아들은 상기 첫번째 다수의 도전 비아들 밑으로 해서 다수의 도전 신호층들중 두번째 층에 채널을 형성하도록 배열된 것을 특징으로 하는 다층 회로기판.
제11항에 있어서, 상기 다수의 도전 신호층들을 분리하는 유전층을 더 포함하는 것을 특징으로 하는 다층 회로기판.
제11항에 있어서, 상기 채널이 소정 폭을 갖도록 비아들이 배열되는 것을 특징으로 하는 다층 회로기판.
다층 회로기판 표면에 장착된 하나 이상의 전자소자에 대한 전기신호를 라우팅하기 위한 다수의 도전 신호층들을 갖는 다층 회로기판에서 층수를 줄이는 방법에 있어서:

다층 회로기판의 표면으로부터 도전 신호층까지 이어진 다수의 도전 비아들을 형성하는 단계;

다수의 도전 신호층들 중의 첫번째 층에 채널의 일부분을 형성하도록 두개 이상의 파워/접지 핀들의 세트가 다층 회로기판을 일부 관통한 제1 비아에 연결되고, 이때 상기 채널 일부분이 파워/접지 핀들 밑에 위치하도록 표면들을 배열하는 단계; 및

다수의 도전 신호층들중 첫번째 층의 채널을 통해 전기신호경로를 라우팅하는 단계;를 포함하는 것을 특징으로 하는 방법.
제20항에 있어서, 상기 채널 일부분이 비아 밑에 위치하는 것을 특징으로 하는 방법.
제20항에 있어서, 상기 비아를 마이크로비아(microvia)로 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
다층 회로기판 표면에 장착된 하나 이상의 전자소자에 대한 전기신호를 라우팅하기 위한 다수의 도전 신호층들을 갖는 다층 회로기판에 있어서:

다수의 도전 신호층들 중의 첫번째 층에 채널의 일부분을 형성하도록 두개 이상의 파워/접지 핀들의 세트가 다층 회로기판을 일부 관통한 제1 비아에 연결되고, 이때 상기 채널 일부분이 파워/접지 핀들 밑에 위치하도록 표면들을 배열하여, 다층 회로기판의 표면으로부터 도전 신호층까지 이어진, 다층 회로기판내의 다수의 도전 비아들; 및

다수의 도전 신호층들중 첫번째 층의 채널 부분을 통해 라우팅되는 전기신호 경로;를 포함하는 것을 특징으로 하는 다층 회로기판.
제23항에 있어서, 상기 채널 일부분이 비아 밑에 위치하는 것을 특징으로 하는 다층 회로기판.
제23항에 있어서, 상기 비아가 마이크로비아인 것을 특징으로 하는 다층 회로기판.
다층 회로기판 표면에 장착된 하나 이상의 전자소자에 대한 전기신호를 라우팅하기 위한 다수의 도전 신호층들을 갖는 다층 회로기판에서 층수를 줄이는 방법에 있어서:

다층 회로기판의 표면으로부터 도전 신호층까지 이어진 제1 도전비아를 다층회로기판에 형성하는 단계;

다층 회로기판의 표면으로부터 도전 신호층까지 이어진 제2 도전비아를 다층회로기판에 형성하는 단계;

첫번째 신호층에 제1 채널의 일부분을 형성하고 두번째 신호층에 제2 채널의 일부분을 형성하도록 두개 이상의 파워/접지 핀들의 세트가 제1 도전 비아에 연결되고, 이때 상기 제1 채널 일부분은 파워/접지 핀들 밑으로 하여 제1 도전 비아에 인접해 위치하며 상기 제2 채널 일부분은 제2 도전 비아 밑에 위치하도록 표면들을 배열하는 단계; 및

첫번째 신호층의 제1 채널을 통해 제1 전기신호경로를 라우팅하고, 두번째 신호층의 제2 채널을 통해 제2 전기신호경로를 라우팅하는 단계;를 포함하는 것을 특징으로 하는 방법.
제26항에 있어서, 첫번째 신호층과 두번째 신호층이 동일한 것을 특징으로 하는 방법.
제26항에 있어서, 제1 전기신호경와 제2 전기신호경로가 동일한 것을 특징으로 하는 방법.
다층 회로기판 표면에 장착된 하나 이상의 전자소자에 대한 전기신호를 라우팅하기 위한 다수의 도전 신호층들을 갖는 다층 회로기판에 있어서:

다층 회로기판의 표면으로부터 도전 신호층까지 이어져 다층회로기판에 형성된 제1 도전비아;

다층 회로기판의 표면으로부터 도전 신호층까지 이어져 다층회로기판에 형성된 제2 도전비아;

이때, 첫번째 신호층에 제1 채널의 일부분을 형성하고 두번째 신호층에 제2 채널의 일부분을 형성하도록 두개 이상의 파워/접지 핀들의 세트가 제1 도전 비아에 연결되고, 이때 상기 제1 채널 일부분은 파워/접지 핀들 밑으로 하여 제1 도전 비아에 인접해 위치하며 상기 제2 채널 일부분은 제2 도전 비아 밑에 위치하도록 표면들이 배열되며;

첫번째 신호층의 제1 채널을 통해 라우팅되는 제1 전기신호경로;

두번째 신호층의 제2 채널을 통해 라우팅되는 제2 전기신호경로;를 포함하는 것을 특징으로 하는 다층 회로기판.
제29항에 있어서, 상기 첫번째 신호층과 두번째 신호층이 동일한 것을 특징으로 하는 다층 회로기판.
제29항에 있어서, 상기 제1 전기신호경로와 제2 전기신호경로가 동일한 것을 특징으로 하는 다층 회로기판.