JPH08274471A - 多層回路基板 - Google Patents
多層回路基板Info
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- JPH08274471A JPH08274471A JP7075758A JP7575895A JPH08274471A JP H08274471 A JPH08274471 A JP H08274471A JP 7075758 A JP7075758 A JP 7075758A JP 7575895 A JP7575895 A JP 7575895A JP H08274471 A JPH08274471 A JP H08274471A
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- Japan
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- power supply
- terminals
- signal
- circuit board
- board
- Prior art date
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- Pending
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【構成】 絶縁性基板１１の内部に電源に対応する電源
層１５ａ〜１５ｃ、１６ａ〜１６ｃが形成され、電源層
１５ａ〜１５ｃ、１６ａ〜１６ｃと電源用端子１２ａ〜
１２ｃ、１３ａ〜１３ｃとがブラインドビアホール１７
ａ〜１７ｃ、１９ａ〜１９ｃを介して接続されると共
に、電源層１５ａ、１６ａ、電源層１５ｂ、１６ｂ、電
源層１５ｃ、１６ｃどうしがベリィドビアホール１８ａ
〜１８ｃを介して接続されている多層回路基板１０。 【効果】 ＬＳＩチップ側の基板表面１１ａに電源用端
子１２ａ〜１２ｃや信号用端子が高密度に配置されてい
ても、この信号用端子とプリント配線基板側の信号用端
子とを短い信号配線１４ａ〜１４ｅで確実に接続するこ
とができ、信号処理の高速化と結線率の向上とを図ると
共に、ＬＳＩチップの小形化、高集積化に対応したもの
にすることができる。
層１５ａ〜１５ｃ、１６ａ〜１６ｃが形成され、電源層
１５ａ〜１５ｃ、１６ａ〜１６ｃと電源用端子１２ａ〜
１２ｃ、１３ａ〜１３ｃとがブラインドビアホール１７
ａ〜１７ｃ、１９ａ〜１９ｃを介して接続されると共
に、電源層１５ａ、１６ａ、電源層１５ｂ、１６ｂ、電
源層１５ｃ、１６ｃどうしがベリィドビアホール１８ａ
〜１８ｃを介して接続されている多層回路基板１０。 【効果】 ＬＳＩチップ側の基板表面１１ａに電源用端
子１２ａ〜１２ｃや信号用端子が高密度に配置されてい
ても、この信号用端子とプリント配線基板側の信号用端
子とを短い信号配線１４ａ〜１４ｅで確実に接続するこ
とができ、信号処理の高速化と結線率の向上とを図ると
共に、ＬＳＩチップの小形化、高集積化に対応したもの
にすることができる。
Description
【０００１】
【産業上の利用分野】本発明は多層回路基板に関し、よ
り詳細には通信、画像処理等の技術分野で使用され、搭
載された半導体素子をプリント配線基板等に実装する際
に用いられる多層回路基板（半導体素子を搭載するパッ
ケージを含む）に関する。
り詳細には通信、画像処理等の技術分野で使用され、搭
載された半導体素子をプリント配線基板等に実装する際
に用いられる多層回路基板（半導体素子を搭載するパッ
ケージを含む）に関する。
【０００２】なお図５に示したように、多層回路基板５
０内を貫通している接続線をスルービアホール（Throug
h-via-hole) ５１、多層回路基板５０の一表面のみに表
われている接続線をブラインドビアホール（Blind-via-
hole) ５２、多層回路基板５０の内部に埋設されている
接続線をベリィドビアホール（Buried-via-hole)５３と
定義する。
０内を貫通している接続線をスルービアホール（Throug
h-via-hole) ５１、多層回路基板５０の一表面のみに表
われている接続線をブラインドビアホール（Blind-via-
hole) ５２、多層回路基板５０の内部に埋設されている
接続線をベリィドビアホール（Buried-via-hole)５３と
定義する。
【０００３】
【従来の技術】近年、半導体素子の高集積化、大容量
化、高速化に伴ない、この半導体素子としてのＬＳＩチ
ップを搭載する多層回路基板についても電源用端子及び
信号用端子の高密度化や、信号配線の長さの短縮が求め
られている。
化、高速化に伴ない、この半導体素子としてのＬＳＩチ
ップを搭載する多層回路基板についても電源用端子及び
信号用端子の高密度化や、信号配線の長さの短縮が求め
られている。
【０００４】図６は従来の多層回路基板の一部を模式的
に示した斜視図であり、図中６１は絶縁性基板を示して
いる。基板上面６１ａにはＬＳＩチップ（図示せず）側
に接続される複数個の電源用端子６２が接近して略一列
状に形成される一方、基板下面６１ｂにおける電源用端
子６２と対向する箇所（同一のｘ、ｙ座標上）には、プ
リント配線基板（図示せず）側に接続される複数個の電
源用端子６３が形成されており、各電源用端子６２、６
３はスルービアホール６４を介してそれぞれ接続されて
いる。また基板上面６１ａにおける電源用端子６２の右
側にはＬＳＩチップ側に接続される複数個の信号用端子
６５が形成される一方、基板下面６１ｂにおける電源用
端子６３の左側にはプリント配線基板側に接続される複
数個の信号用端子６６が形成されている。各信号用端子
６５、６６はブラインドビアホール６７、６９の一端部
にそれぞれ接続されており、ブラインドビアホール６
７、６９の他端部６７ａ、６９ａ間は湾曲した信号配線
６８ａ、６８ｂを介してそれぞれ接続されている。これ
ら絶縁性基板６１、電源用端子６２、６３、スルービア
ホール６４、信号用端子６５、６６、ブラインドビアホ
ール６７、６９、信号配線６８ａ、６８ｂ等を含んで多
層回路基板６０が構成されている。
に示した斜視図であり、図中６１は絶縁性基板を示して
いる。基板上面６１ａにはＬＳＩチップ（図示せず）側
に接続される複数個の電源用端子６２が接近して略一列
状に形成される一方、基板下面６１ｂにおける電源用端
子６２と対向する箇所（同一のｘ、ｙ座標上）には、プ
リント配線基板（図示せず）側に接続される複数個の電
源用端子６３が形成されており、各電源用端子６２、６
３はスルービアホール６４を介してそれぞれ接続されて
いる。また基板上面６１ａにおける電源用端子６２の右
側にはＬＳＩチップ側に接続される複数個の信号用端子
６５が形成される一方、基板下面６１ｂにおける電源用
端子６３の左側にはプリント配線基板側に接続される複
数個の信号用端子６６が形成されている。各信号用端子
６５、６６はブラインドビアホール６７、６９の一端部
にそれぞれ接続されており、ブラインドビアホール６
７、６９の他端部６７ａ、６９ａ間は湾曲した信号配線
６８ａ、６８ｂを介してそれぞれ接続されている。これ
ら絶縁性基板６１、電源用端子６２、６３、スルービア
ホール６４、信号用端子６５、６６、ブラインドビアホ
ール６７、６９、信号配線６８ａ、６８ｂ等を含んで多
層回路基板６０が構成されている。
【０００５】このように構成された多層回路基板６０で
は、プリント配線基板側から電源用端子６３に導入され
た電力がスルービアホール６４、及び電源用端子６３と
同一ｘ、ｙ座標を有する電源用端子６２を介してＬＳＩ
チップ側に供給されると共に、ＬＳＩチップ側から信号
用端子６５に入力されたマイクロ波信号等がブラインド
ビアホール６７、信号配線６８ａ、６８ｂ、ブラインド
ビアホール６９、信号用端子６６を介してプリント配線
基板側に出力され、あるいは逆にプリント配線基板側か
らＬＳＩチップ側へ出力される。
は、プリント配線基板側から電源用端子６３に導入され
た電力がスルービアホール６４、及び電源用端子６３と
同一ｘ、ｙ座標を有する電源用端子６２を介してＬＳＩ
チップ側に供給されると共に、ＬＳＩチップ側から信号
用端子６５に入力されたマイクロ波信号等がブラインド
ビアホール６７、信号配線６８ａ、６８ｂ、ブラインド
ビアホール６９、信号用端子６６を介してプリント配線
基板側に出力され、あるいは逆にプリント配線基板側か
らＬＳＩチップ側へ出力される。
【０００６】図７は従来の別の多層回路基板の一部を模
式的に示した斜視図であり、図中７１は絶縁性基板を示
している。基板上面７１ａにはＬＳＩチップ（図示せ
ず）側に接続される複数個の電源用端子７２が信号用端
子７５を取り囲む態様で形成される一方、基板下面７１
ｂにおける電源用端子７２と対向する箇所（同一のｘ、
ｙ座標を有する）には、プリント配線基板（図示せず）
側に接続される複数個の電源用端子７３が形成されてお
り、電源用端子７２、７３はスルービアホール７４を介
して接続されている。他方、基板上面７１ａにはＬＳＩ
チップ側に接続される複数個の信号用端子７５が形成さ
れる一方、基板下面７１ｂにおける電源用端子７３の外
側には、プリント配線基板側に接続される複数個の信号
用端子７６が形成されている。各信号用端子７５、７６
はブラインドビアホール７７、７９の一端部に接続さ
れ、ブラインドビアホール７７、７９の他端部７７ａ、
７９ａ間は信号配線（図示せず）を介して接続されてい
る。これら絶縁性基板７１、電源用端子７２、７３、ス
ルービアホール７４、信号用端子７５、７６、ブライン
ドビアホール７７、７９、信号配線等を含んで多層回路
基板７０が構成されている。
式的に示した斜視図であり、図中７１は絶縁性基板を示
している。基板上面７１ａにはＬＳＩチップ（図示せ
ず）側に接続される複数個の電源用端子７２が信号用端
子７５を取り囲む態様で形成される一方、基板下面７１
ｂにおける電源用端子７２と対向する箇所（同一のｘ、
ｙ座標を有する）には、プリント配線基板（図示せず）
側に接続される複数個の電源用端子７３が形成されてお
り、電源用端子７２、７３はスルービアホール７４を介
して接続されている。他方、基板上面７１ａにはＬＳＩ
チップ側に接続される複数個の信号用端子７５が形成さ
れる一方、基板下面７１ｂにおける電源用端子７３の外
側には、プリント配線基板側に接続される複数個の信号
用端子７６が形成されている。各信号用端子７５、７６
はブラインドビアホール７７、７９の一端部に接続さ
れ、ブラインドビアホール７７、７９の他端部７７ａ、
７９ａ間は信号配線（図示せず）を介して接続されてい
る。これら絶縁性基板７１、電源用端子７２、７３、ス
ルービアホール７４、信号用端子７５、７６、ブライン
ドビアホール７７、７９、信号配線等を含んで多層回路
基板７０が構成されている。
【０００７】このように構成された多層回路基板７０で
は、プリント配線基板側から電源用端子７３に導入され
た電力がスルービアホール７４、及び電源用端子７３と
同一のｘ、ｙ座標を有する電源用端子７２を介してＬＳ
Ｉチップ側に供給されると共に、ＬＳＩチップ側から信
号用端子７５に入力されたマイクロ波信号等がブライン
ドビアホール７７、信号配線、ブラインドビアホール７
９、信号用端子７６を介してプリント配線基板側に出力
され、あるいは逆にプリント配線基板側からＬＳＩチッ
プ側へ出力される。
は、プリント配線基板側から電源用端子７３に導入され
た電力がスルービアホール７４、及び電源用端子７３と
同一のｘ、ｙ座標を有する電源用端子７２を介してＬＳ
Ｉチップ側に供給されると共に、ＬＳＩチップ側から信
号用端子７５に入力されたマイクロ波信号等がブライン
ドビアホール７７、信号配線、ブラインドビアホール７
９、信号用端子７６を介してプリント配線基板側に出力
され、あるいは逆にプリント配線基板側からＬＳＩチッ
プ側へ出力される。
【０００８】
【発明が解決しようとする課題】上記した多層回路基板
６０においては、ブラインドビアホール６７、６９の他
端部６７ａ、６９ａの間に複数個のスルービアホール６
４が介在しており、これら他端部６７ａ、６９ａを直線
的に接続するのが困難であり、信号配線６８ａ、６８ｂ
が湾曲し、この距離が長くなり易い。この結果、インピ
ーダンスが大きくなり、マイクロ波信号の伝送特性に劣
り、信号処理の高速化に対応することが難しいという課
題があった。
６０においては、ブラインドビアホール６７、６９の他
端部６７ａ、６９ａの間に複数個のスルービアホール６
４が介在しており、これら他端部６７ａ、６９ａを直線
的に接続するのが困難であり、信号配線６８ａ、６８ｂ
が湾曲し、この距離が長くなり易い。この結果、インピ
ーダンスが大きくなり、マイクロ波信号の伝送特性に劣
り、信号処理の高速化に対応することが難しいという課
題があった。
【０００９】また上記した多層回路基板７０において
は、各スルービアホール７４間の間隔が狭いと、ブライ
ンドビアホール７７、７９の他端部７７ａ、７９ａ間を
信号配線により接続することが困難となり、結線率
（（接続端子数×／全端子数）×１００）が低下すると
いう課題があった。またこの問題に対処するため、各ス
ルービアホール７４間の距離を広げると、電源用端子７
２間の間隔が広がり、ＬＳＩチップの高集積化に対応す
ることが難しいという課題があった。
は、各スルービアホール７４間の間隔が狭いと、ブライ
ンドビアホール７７、７９の他端部７７ａ、７９ａ間を
信号配線により接続することが困難となり、結線率
（（接続端子数×／全端子数）×１００）が低下すると
いう課題があった。またこの問題に対処するため、各ス
ルービアホール７４間の距離を広げると、電源用端子７
２間の間隔が広がり、ＬＳＩチップの高集積化に対応す
ることが難しいという課題があった。
【００１０】本発明はこのような課題に鑑みなされたも
のであり、ＬＳＩチップ側及びプリント配線基板側の電
源用端子が同一のｘ、ｙ座標を有してそれぞれ形成さ
れ、ＬＳＩチップ側の電源用端子及び信号用端子が高密
度に配置されていても、ＬＳＩチップ側及びプリント配
線基板側の信号用端子間を短い距離で確実に接続するこ
とができ、信号処理の高速化と結線率の向上とを図ると
共に、ＬＳＩチップの高集積化に対応することができる
多層回路基板を提供することを目的としている。
のであり、ＬＳＩチップ側及びプリント配線基板側の電
源用端子が同一のｘ、ｙ座標を有してそれぞれ形成さ
れ、ＬＳＩチップ側の電源用端子及び信号用端子が高密
度に配置されていても、ＬＳＩチップ側及びプリント配
線基板側の信号用端子間を短い距離で確実に接続するこ
とができ、信号処理の高速化と結線率の向上とを図ると
共に、ＬＳＩチップの高集積化に対応することができる
多層回路基板を提供することを目的としている。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明に係る多層回路基板は、基板の両面に複数個の
信号用端子と電源用端子とを備えると共に、前記基板の
内部に電源層を備えた多層回路基板において、前記基板
の内部に電源に対応する電源層が少なくとも２層形成さ
れ、これら電源層と前記電源用端子とがブラインドビア
ホールを介して接続されると共に、前記電源層どうしが
ベリィドビアホールを介して接続されていることを特徴
としている。
に本発明に係る多層回路基板は、基板の両面に複数個の
信号用端子と電源用端子とを備えると共に、前記基板の
内部に電源層を備えた多層回路基板において、前記基板
の内部に電源に対応する電源層が少なくとも２層形成さ
れ、これら電源層と前記電源用端子とがブラインドビア
ホールを介して接続されると共に、前記電源層どうしが
ベリィドビアホールを介して接続されていることを特徴
としている。
【００１２】
【作用】上記構成の多層回路基板によれば、基板の内部
に電源に対応する電源層が少なくとも２層形成され、こ
れら電源層と電源用端子とがブラインドビアホールを介
して接続されると共に、前記電源層どうしがベリィドビ
アホールを介して接続されているので、前記基板の両面
に形成された前記電源用端子がそれぞれ同一のｘ、ｙ座
標を有して高密度に配置されていても、前記電源層を介
して前記ベリィドビアホール間の距離を一旦広げ得るた
め、該ベリィドビアホール間を通る短い信号配線により
前記基板の両面側の信号用端子にそれぞれ接続されたブ
ラインドビアホールの他端部どうしが確実、かつ直線的
に接続されることとなる。この結果、前記信号配線にお
けるマイクロ波信号の伝送特性が向上し、信号処理の高
速化を図り得ることとなる。また結線率を向上させ得る
こととなり、ＬＳＩの小形化、高密度化及び多ピン化に
容易に対応し得、ピンのピッチが狭くなっても配線が実
現できる。
に電源に対応する電源層が少なくとも２層形成され、こ
れら電源層と電源用端子とがブラインドビアホールを介
して接続されると共に、前記電源層どうしがベリィドビ
アホールを介して接続されているので、前記基板の両面
に形成された前記電源用端子がそれぞれ同一のｘ、ｙ座
標を有して高密度に配置されていても、前記電源層を介
して前記ベリィドビアホール間の距離を一旦広げ得るた
め、該ベリィドビアホール間を通る短い信号配線により
前記基板の両面側の信号用端子にそれぞれ接続されたブ
ラインドビアホールの他端部どうしが確実、かつ直線的
に接続されることとなる。この結果、前記信号配線にお
けるマイクロ波信号の伝送特性が向上し、信号処理の高
速化を図り得ることとなる。また結線率を向上させ得る
こととなり、ＬＳＩの小形化、高密度化及び多ピン化に
容易に対応し得、ピンのピッチが狭くなっても配線が実
現できる。
【００１３】
【実施例及び比較例】以下、本発明に係る多層回路基板
の実施例を図面に基づいて説明する。図１は本発明に係
る多層回路基板の実施例を模式的に示した断面図であ
り、図中１１は絶縁性基板を示している。基板上面１１
ａにはＬＳＩチップ（図示せず）側に接続される複数個
の電源用端子１２ａ、１２ｂ、…が形成される一方、基
板下面１１ｂにはプリント配線基板（図示せず）側に接
続される複数個の電源用端子１３ａ、１３ｂ、…が形成
されている。また絶縁性基板１１内部には複数個の信号
配線１４ａ、１４ｂ、…と、複数個の電源層１５ａ、１
５ｂ、…、１６ａ、１６ｂ、…とが形成されており、電
源層１５ａ、１６ａ、電源層１５ｂ、１６ｂ、電源層…
はそれぞれ電源に対応している。また電源用端子１２
ａ、１２ｂはブラインドビアホール１７ａ、１７ｂ、…
を介して電源層１５ａ、１５ｂ、…にそれぞれ接続さ
れ、電源層１５ａ、１５ｂ、…はベリィドビアホール１
８ａ、１８ｂ、…を介して電源層１６ａ、１６ｂ、…に
それぞれ接続されており、さらに電源層１６ａ、１６
ｂ、…はブラインドビアホール１９ａ、１９ｂ、…を介
して電源用端子１３ａ、１３ｂ、…にそれぞれ接続され
ている。これら絶縁性基板１１、電源用端子１２ａ、１
２ｂ、…、１３ａ、１３ｂ、…、電源層１５ａ、１５
ｂ、…、１６ａ、１６ｂ、…、ブラインドビアホール１
７ａ、１７ｂ、…、１９ａ、１９ｂ、…、ベリィドビア
ホール１８ａ、１８ｂ、…、信号配線１４ａ、１４ｂ、
…等を含んで多層回路基板１０が構成されている。
の実施例を図面に基づいて説明する。図１は本発明に係
る多層回路基板の実施例を模式的に示した断面図であ
り、図中１１は絶縁性基板を示している。基板上面１１
ａにはＬＳＩチップ（図示せず）側に接続される複数個
の電源用端子１２ａ、１２ｂ、…が形成される一方、基
板下面１１ｂにはプリント配線基板（図示せず）側に接
続される複数個の電源用端子１３ａ、１３ｂ、…が形成
されている。また絶縁性基板１１内部には複数個の信号
配線１４ａ、１４ｂ、…と、複数個の電源層１５ａ、１
５ｂ、…、１６ａ、１６ｂ、…とが形成されており、電
源層１５ａ、１６ａ、電源層１５ｂ、１６ｂ、電源層…
はそれぞれ電源に対応している。また電源用端子１２
ａ、１２ｂはブラインドビアホール１７ａ、１７ｂ、…
を介して電源層１５ａ、１５ｂ、…にそれぞれ接続さ
れ、電源層１５ａ、１５ｂ、…はベリィドビアホール１
８ａ、１８ｂ、…を介して電源層１６ａ、１６ｂ、…に
それぞれ接続されており、さらに電源層１６ａ、１６
ｂ、…はブラインドビアホール１９ａ、１９ｂ、…を介
して電源用端子１３ａ、１３ｂ、…にそれぞれ接続され
ている。これら絶縁性基板１１、電源用端子１２ａ、１
２ｂ、…、１３ａ、１３ｂ、…、電源層１５ａ、１５
ｂ、…、１６ａ、１６ｂ、…、ブラインドビアホール１
７ａ、１７ｂ、…、１９ａ、１９ｂ、…、ベリィドビア
ホール１８ａ、１８ｂ、…、信号配線１４ａ、１４ｂ、
…等を含んで多層回路基板１０が構成されている。
【００１４】図２は実施例に係る多層回路基板の図１と
は異なる一部分を詳細に示した模式的斜視図であり、図
中１１は絶縁性基板を示している。基板上面１１ａには
複数個の例えば電源用端子１２ａが近接して略一列状に
形成される一方、基板下面１１ｂにおける電源用端子１
２ａと対向する箇所（同一のｘ、ｙ座標を有する）に
は、複数個の例えば電源用端子１３ａが形成されてい
る。また絶縁性基板１１内部には電源に対応する例えば
２個の電源層１５ａ、１６ａが形成されており、電源層
１５ａ、１６ａ間は所定距離を有して分散させられた複
数個のベリィドビアホール１８ａを介して接続されると
共に、電源層１５ａ、１６ａはブラインドビアホール１
７ａ、１９ａを介して電源用端子１２ａ、１３ａにそれ
ぞれ接続されている。一方、基板上面１１ａにおける電
源用端子１２ａの右側にはＬＳＩチップ側に接続される
複数個の信号用端子２１が形成されており、信号用端子
２１には電源層１５ａの孔２３を貫通するブラインドビ
アホール２４の一端部が接続されている。また基板下面
１１ｂにおける電源用端子１３ａの左側にはプリント配
線基板側に接続される複数個の信号用端子２２が形成さ
れており、信号用端子２２には電源層１６ａの孔２３を
貫通するブラインドビアホール２５の一端部が接続され
ている。さらにブラインドビアホール２４、２５の他端
部２４ａ、２５ａ間は信号配線１４ａにより直線的に接
続されている。そしてプリント配線基板側から電源用端
子１３ａに導入された電力がブラインドビアホール１９
ａ、電源層１６ａ、ベリィドビアホール１８ａ、電源層
１５ａ、ブラインドビアホール１７ａ、電源用端子１２
ａを介してＬＳＩチップ側に供給される。またＬＳＩチ
ップ側から信号用端子２１に入力されたマイクロ波信号
等がブラインドビアホール２４、信号配線１４ａ、ブラ
インドビアホール２５、信号用端子２２を介してプリン
ト配線基板側に出力され、あるいは逆にプリント配線基
板側からＬＳＩチップ側へ出力されるようになってい
る。
は異なる一部分を詳細に示した模式的斜視図であり、図
中１１は絶縁性基板を示している。基板上面１１ａには
複数個の例えば電源用端子１２ａが近接して略一列状に
形成される一方、基板下面１１ｂにおける電源用端子１
２ａと対向する箇所（同一のｘ、ｙ座標を有する）に
は、複数個の例えば電源用端子１３ａが形成されてい
る。また絶縁性基板１１内部には電源に対応する例えば
２個の電源層１５ａ、１６ａが形成されており、電源層
１５ａ、１６ａ間は所定距離を有して分散させられた複
数個のベリィドビアホール１８ａを介して接続されると
共に、電源層１５ａ、１６ａはブラインドビアホール１
７ａ、１９ａを介して電源用端子１２ａ、１３ａにそれ
ぞれ接続されている。一方、基板上面１１ａにおける電
源用端子１２ａの右側にはＬＳＩチップ側に接続される
複数個の信号用端子２１が形成されており、信号用端子
２１には電源層１５ａの孔２３を貫通するブラインドビ
アホール２４の一端部が接続されている。また基板下面
１１ｂにおける電源用端子１３ａの左側にはプリント配
線基板側に接続される複数個の信号用端子２２が形成さ
れており、信号用端子２２には電源層１６ａの孔２３を
貫通するブラインドビアホール２５の一端部が接続され
ている。さらにブラインドビアホール２４、２５の他端
部２４ａ、２５ａ間は信号配線１４ａにより直線的に接
続されている。そしてプリント配線基板側から電源用端
子１３ａに導入された電力がブラインドビアホール１９
ａ、電源層１６ａ、ベリィドビアホール１８ａ、電源層
１５ａ、ブラインドビアホール１７ａ、電源用端子１２
ａを介してＬＳＩチップ側に供給される。またＬＳＩチ
ップ側から信号用端子２１に入力されたマイクロ波信号
等がブラインドビアホール２４、信号配線１４ａ、ブラ
インドビアホール２５、信号用端子２２を介してプリン
ト配線基板側に出力され、あるいは逆にプリント配線基
板側からＬＳＩチップ側へ出力されるようになってい
る。
【００１５】図３は実施例に係る多層回路基板のさらに
図２とは異なる別の一部分を詳細に示した模式的斜視図
であり、図中１１は絶縁性基板を示している。基板上面
１１ａには複数個の例えば電源用端子１２ｂが信号用端
子３１を取り囲む態様で形成される一方、基板下面１１
ｂにおける電源用端子１２ｂと対向する箇所（同一の
ｘ、ｙ座標を有する）には複数個の例えば電源用端子１
３ｂが形成されている。また絶縁性基板１１内部には電
源に対応する例えば２個の電源層１５ｂ、１６ｂが形成
されており、電源層１５ｂ、１６ｂ間は所定距離を有し
て分散させられた複数個のベリィドビアホール１８ｂを
介して接続されると共に、電源層１５ｂ、１６ｂはブラ
インドビアホール１７ｂ、１９ｂを介して電源用端子１
２ｂ、１３ｂにそれぞれ接続されている。他方、基板上
面１１ａに形成された複数個の信号用端子３１には電源
層１５ｂの孔３３を貫通するブラインドビアホール３４
の一端部が接続されている。また基板下面１１ｂにおけ
る電源用端子１３ｂの外側には複数個の信号用端子３２
が形成されており、信号用端子３２には電源層１６ｂの
孔３３を貫通するブラインドビアホール３５の一端部が
接続されている。さらにブラインドビアホール３４、３
５の他端部３４ａ、３５ａ間は信号配線１４ｂにより直
線的に接続されている。そしてプリント配線基板側から
電源用端子１３ｂに導入された電力がブラインドビアホ
ール１９ｂ、電源層１６ｂ、ベリィドビアホール１８
ｂ、電源層１５ｂ、ブラインドビアホール１７ｂ、電源
用端子１２ｂを介してＬＳＩチップ側に供給される。ま
たＬＳＩチップ側から信号用端子３１に入力されたマイ
クロ波信号等がブラインドビアホール３４、信号配線１
４ｂ、ブラインドビアホール３５、信号用端子３２を介
してプリント配線基板側に出力され、あるいは逆にプリ
ント配線基板側からＬＳＩチップ側へ出力されるように
なっている。
図２とは異なる別の一部分を詳細に示した模式的斜視図
であり、図中１１は絶縁性基板を示している。基板上面
１１ａには複数個の例えば電源用端子１２ｂが信号用端
子３１を取り囲む態様で形成される一方、基板下面１１
ｂにおける電源用端子１２ｂと対向する箇所（同一の
ｘ、ｙ座標を有する）には複数個の例えば電源用端子１
３ｂが形成されている。また絶縁性基板１１内部には電
源に対応する例えば２個の電源層１５ｂ、１６ｂが形成
されており、電源層１５ｂ、１６ｂ間は所定距離を有し
て分散させられた複数個のベリィドビアホール１８ｂを
介して接続されると共に、電源層１５ｂ、１６ｂはブラ
インドビアホール１７ｂ、１９ｂを介して電源用端子１
２ｂ、１３ｂにそれぞれ接続されている。他方、基板上
面１１ａに形成された複数個の信号用端子３１には電源
層１５ｂの孔３３を貫通するブラインドビアホール３４
の一端部が接続されている。また基板下面１１ｂにおけ
る電源用端子１３ｂの外側には複数個の信号用端子３２
が形成されており、信号用端子３２には電源層１６ｂの
孔３３を貫通するブラインドビアホール３５の一端部が
接続されている。さらにブラインドビアホール３４、３
５の他端部３４ａ、３５ａ間は信号配線１４ｂにより直
線的に接続されている。そしてプリント配線基板側から
電源用端子１３ｂに導入された電力がブラインドビアホ
ール１９ｂ、電源層１６ｂ、ベリィドビアホール１８
ｂ、電源層１５ｂ、ブラインドビアホール１７ｂ、電源
用端子１２ｂを介してＬＳＩチップ側に供給される。ま
たＬＳＩチップ側から信号用端子３１に入力されたマイ
クロ波信号等がブラインドビアホール３４、信号配線１
４ｂ、ブラインドビアホール３５、信号用端子３２を介
してプリント配線基板側に出力され、あるいは逆にプリ
ント配線基板側からＬＳＩチップ側へ出力されるように
なっている。
【００１６】以下に実施例に係る多層回路基板１０を用
い、信号配線の長さ及び信号用端子の結線率を調査した
結果について説明する。なお比較例として、従来の多層
回路基板を採用した。図４は信号配線の長さ及び信号用
端子の結線率を調査する際に用いた多層回路基板の信号
配線を概略的に示した水平断面図であり、（ａ）は実施
例のものの場合、（ｂ）は比較例のものの場合を示して
いる。図中黒丸は電源のベリィドビアホール１８ａ、白
丸は信号のブラインドビアホール２４を示し、図中１４
ａ、１４ｂは信号配線を示している（ａ）。また図中黒
丸は電源のスルービアホール７４、白丸は信号のブライ
ンドビアホール７７を示し、図中７８ａ、７８ｂは信号
配線を示している（ｂ）。調査結果を下記の表１、表２
に示した。
い、信号配線の長さ及び信号用端子の結線率を調査した
結果について説明する。なお比較例として、従来の多層
回路基板を採用した。図４は信号配線の長さ及び信号用
端子の結線率を調査する際に用いた多層回路基板の信号
配線を概略的に示した水平断面図であり、（ａ）は実施
例のものの場合、（ｂ）は比較例のものの場合を示して
いる。図中黒丸は電源のベリィドビアホール１８ａ、白
丸は信号のブラインドビアホール２４を示し、図中１４
ａ、１４ｂは信号配線を示している（ａ）。また図中黒
丸は電源のスルービアホール７４、白丸は信号のブライ
ンドビアホール７７を示し、図中７８ａ、７８ｂは信号
配線を示している（ｂ）。調査結果を下記の表１、表２
に示した。
【００１７】
【表１】
【００１８】
【表２】
【００１９】表１、２から明らかなように、比較例に係
る従来の多層回路基板では、信号配線７８ａ、７８ｂの
長さが１０．６８ｍｍ、１０．３３ｍｍであり、結線率
が８９．３％であった。一方、実施例に係る多層回路基
板１０では、信号配線１４ａ、１４ｂの長さが８．００
ｍｍ、８．３４ｍｍであり、結線率が１００％であっ
た。
る従来の多層回路基板では、信号配線７８ａ、７８ｂの
長さが１０．６８ｍｍ、１０．３３ｍｍであり、結線率
が８９．３％であった。一方、実施例に係る多層回路基
板１０では、信号配線１４ａ、１４ｂの長さが８．００
ｍｍ、８．３４ｍｍであり、結線率が１００％であっ
た。
【００２０】上記結果から明らかなように、実施例に係
る多層回路基板１０では、絶縁性基板１１の内部に電源
に対応する電源層１５ａ、１５ｂ、…、電源層１６ａ、
１６ｂ、…が２層形成され、電源層１５ａ、１５ｂ、…
と電源用端子１２ａ、１２ｂ、…とがブラインドビアホ
ール１７ａ、１７ｂ、…を介して接続され、電源層１６
ａ、１６ｂ、…と電源用端子１３ａ、１３ｂ、…とがブ
ラインドビアホール１９ａ、１９ｂ、…を介して接続さ
れると共に、電源層１５ａ〜１６ａ、１５ｂ〜１６ｂ、
…どうしがベリィドビアホール１８ａ、１８ｂ、…を介
して接続されているので、絶縁性基板１１の両面１１
ａ、１１ｂに形成された電源用端子１２ａ、１２ｂ、
…、電源用端子１３ａ、１３ｂ、…がそれぞれ同一の
ｘ、ｙ座標を有して高密度に配置されていても、電源層
１５ａ、１５ｂ、…、電源層１６ａ、１６ｂ、…を介し
てベリィドビアホール１８ａ、１８ｂ、…間の距離を一
旦広げることができる。このためベリィドビアホール１
８ａ、１８ｂ、…間を通る短い信号配線１４ａ、１４
ｂ、…により、ブラインドビアホール２４、２５の他端
部２４ａ、２５ａどうしを確実、かつ直線的に接続する
ことができる（共に図２）。あるいブラインドビアホー
ル３４、３５の他端部３４ａ、３５ａどうしを確実、か
つ直線的に接続することができる（共に図３）。これら
の結果、信号配線１４ａ、１４ｂ、…におけるマイクロ
波信号の伝送特性が向上し、信号処理の高速化を図るこ
とができる。また結線率を向上させることができ、ＬＳ
Ｉの小形化、高密度化及び多ピン化に容易に対応し得、
ピンのピッチが狭くなっても配線が実現できる。
る多層回路基板１０では、絶縁性基板１１の内部に電源
に対応する電源層１５ａ、１５ｂ、…、電源層１６ａ、
１６ｂ、…が２層形成され、電源層１５ａ、１５ｂ、…
と電源用端子１２ａ、１２ｂ、…とがブラインドビアホ
ール１７ａ、１７ｂ、…を介して接続され、電源層１６
ａ、１６ｂ、…と電源用端子１３ａ、１３ｂ、…とがブ
ラインドビアホール１９ａ、１９ｂ、…を介して接続さ
れると共に、電源層１５ａ〜１６ａ、１５ｂ〜１６ｂ、
…どうしがベリィドビアホール１８ａ、１８ｂ、…を介
して接続されているので、絶縁性基板１１の両面１１
ａ、１１ｂに形成された電源用端子１２ａ、１２ｂ、
…、電源用端子１３ａ、１３ｂ、…がそれぞれ同一の
ｘ、ｙ座標を有して高密度に配置されていても、電源層
１５ａ、１５ｂ、…、電源層１６ａ、１６ｂ、…を介し
てベリィドビアホール１８ａ、１８ｂ、…間の距離を一
旦広げることができる。このためベリィドビアホール１
８ａ、１８ｂ、…間を通る短い信号配線１４ａ、１４
ｂ、…により、ブラインドビアホール２４、２５の他端
部２４ａ、２５ａどうしを確実、かつ直線的に接続する
ことができる（共に図２）。あるいブラインドビアホー
ル３４、３５の他端部３４ａ、３５ａどうしを確実、か
つ直線的に接続することができる（共に図３）。これら
の結果、信号配線１４ａ、１４ｂ、…におけるマイクロ
波信号の伝送特性が向上し、信号処理の高速化を図るこ
とができる。また結線率を向上させることができ、ＬＳ
Ｉの小形化、高密度化及び多ピン化に容易に対応し得、
ピンのピッチが狭くなっても配線が実現できる。
【００２１】
【発明の効果】以上詳述したように本発明に係る多層回
路基板にあっては、基板の内部に電源に対応する電源層
が少なくとも２層形成され、これら電源層と電源用端子
とがブラインドビアホールを介して接続されると共に、
前記電源層どうしがベリィドビアホールを介して接続さ
れているので、前記基板の両面に形成された前記電源用
端子がそれぞれ同一のｘ、ｙ座標を有して高密度に配置
されていても、前記電源層を介して前記ベリィドビアホ
ール間の距離を一旦広げることができるため、該ベリィ
ドビアホール間を通る短い信号配線により前記基板の両
面側の信号用端子にそれぞれ接続されたブラインドビア
ホールの他端部どうしを確実、かつ直線的に接続するこ
とができる。この結果、前記信号配線におけるマイクロ
波信号の伝送特性が向上し、信号処理の高速化を図るこ
とができる。また結線率を向上させると共に、ＬＳＩの
小形化、高密度化及び多ピン化に容易に対応し得、ピン
のピッチが狭くなっても配線が実現できる。
路基板にあっては、基板の内部に電源に対応する電源層
が少なくとも２層形成され、これら電源層と電源用端子
とがブラインドビアホールを介して接続されると共に、
前記電源層どうしがベリィドビアホールを介して接続さ
れているので、前記基板の両面に形成された前記電源用
端子がそれぞれ同一のｘ、ｙ座標を有して高密度に配置
されていても、前記電源層を介して前記ベリィドビアホ
ール間の距離を一旦広げることができるため、該ベリィ
ドビアホール間を通る短い信号配線により前記基板の両
面側の信号用端子にそれぞれ接続されたブラインドビア
ホールの他端部どうしを確実、かつ直線的に接続するこ
とができる。この結果、前記信号配線におけるマイクロ
波信号の伝送特性が向上し、信号処理の高速化を図るこ
とができる。また結線率を向上させると共に、ＬＳＩの
小形化、高密度化及び多ピン化に容易に対応し得、ピン
のピッチが狭くなっても配線が実現できる。
【図１】本発明に係る多層回路基板の実施例を模式的に
示した断面図である。
示した断面図である。
【図２】実施例に係る多層回路基板の一部を詳細に示し
た模式的斜視図である。
た模式的斜視図である。
【図３】実施例に係る多層回路基板の別の一部を詳細に
示した模式的斜視図である。
示した模式的斜視図である。
【図４】信号配線の長さ及び信号用端子の結線率を調査
する際に用いた多層回路基板の信号配線を概略的に示し
た水平断面図であり、（ａ）は実施例のものの場合、
（ｂ）は比較例のものの場合を示している。
する際に用いた多層回路基板の信号配線を概略的に示し
た水平断面図であり、（ａ）は実施例のものの場合、
（ｂ）は比較例のものの場合を示している。
【図５】ビアホールの種類を説明するために示した断面
図であり、（ａ）はスルービアホール、（ｂ）はブライ
ンドビアホール、（ｃ）はベリィドビアホールである。
図であり、（ａ）はスルービアホール、（ｂ）はブライ
ンドビアホール、（ｃ）はベリィドビアホールである。
【図６】従来の多層回路基板の一部を模式的に示した斜
視図である。
視図である。
【図７】従来の別の多層回路基板の一部を模式的に示し
た斜視図である。
た斜視図である。
１０ 多層回路基板 １１ 絶縁性基板 １１ａ 基板上面 １１ｂ 基板下面 １２ａ、１２ｂ、…、１３ａ、１３ｂ、… 電源用端子 １５ａ、１５ｂ、…、１６ａ、１６ｂ、… 電源層 １７ａ、１７ｂ、…、１９ａ、１９ｂ、… ブラインド
ビアホール １８ａ、１８ｂ、… ベリィドビアホール
ビアホール １８ａ、１８ｂ、… ベリィドビアホール
Claims (1)
- 【請求項１】 基板の両面に複数個の信号用端子と電源
用端子とを備えると共に、前記基板の内部に電源層を備
えた多層回路基板において、前記基板の内部に電源に対
応する電源層が少なくとも２層形成され、これら電源層
と前記電源用端子とがブラインドビアホールを介して接
続されると共に、前記電源層どうしがベリィドビアホー
ルを介して接続されていることを特徴とする多層回路基
板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075758A JPH08274471A (ja) | 1995-03-31 | 1995-03-31 | 多層回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075758A JPH08274471A (ja) | 1995-03-31 | 1995-03-31 | 多層回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274471A true JPH08274471A (ja) | 1996-10-18 |
Family
ID=13585462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7075758A Pending JPH08274471A (ja) | 1995-03-31 | 1995-03-31 | 多層回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08274471A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002016174A (ja) * | 2000-06-30 | 2002-01-18 | Kyocera Corp | 多層配線基板 |
| JP2002185141A (ja) * | 2000-12-15 | 2002-06-28 | Ibiden Co Ltd | 多層プリント配線板 |
| EP1347674A2 (en) * | 2002-03-20 | 2003-09-24 | Nortel Networks Limited | Technique for reducing the number of layers in a multilayer circuit board |
| JP2008159897A (ja) * | 2006-12-25 | 2008-07-10 | Elpida Memory Inc | 多層プリント配線板 |
| JP2013089840A (ja) * | 2011-10-20 | 2013-05-13 | Kyocer Slc Technologies Corp | 配線基板 |
-
1995
- 1995-03-31 JP JP7075758A patent/JPH08274471A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002016174A (ja) * | 2000-06-30 | 2002-01-18 | Kyocera Corp | 多層配線基板 |
| JP2002185141A (ja) * | 2000-12-15 | 2002-06-28 | Ibiden Co Ltd | 多層プリント配線板 |
| EP1347674A2 (en) * | 2002-03-20 | 2003-09-24 | Nortel Networks Limited | Technique for reducing the number of layers in a multilayer circuit board |
| JP2008159897A (ja) * | 2006-12-25 | 2008-07-10 | Elpida Memory Inc | 多層プリント配線板 |
| US8198549B2 (en) | 2006-12-25 | 2012-06-12 | Elpida Memory, Inc. | Multi-layer printed wiring board |
| JP2013089840A (ja) * | 2011-10-20 | 2013-05-13 | Kyocer Slc Technologies Corp | 配線基板 |
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