JPH10341080A - 一次スルー・ホールおよび二次スルー・ホールを有する回路板および方法 - Google Patents

一次スルー・ホールおよび二次スルー・ホールを有する回路板および方法

Info

Publication number
JPH10341080A
JPH10341080A JP10145496A JP14549698A JPH10341080A JP H10341080 A JPH10341080 A JP H10341080A JP 10145496 A JP10145496 A JP 10145496A JP 14549698 A JP14549698 A JP 14549698A JP H10341080 A JPH10341080 A JP H10341080A
Authority
JP
Japan
Prior art keywords
circuit board
wiring layer
wiring
electrical contact
holes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10145496A
Other languages
English (en)
Other versions
JP3111053B2 (ja
Inventor
Irving Memis
アービング・メミス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH10341080A publication Critical patent/JPH10341080A/ja
Application granted granted Critical
Publication of JP3111053B2 publication Critical patent/JP3111053B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/36Assembling printed circuits with other printed circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • H05K1/112Pads for surface mounting, e.g. lay-out directly combined with via connections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15192Resurf arrangement of the internal vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09218Conductive traces
    • H05K2201/09227Layout details of a plurality of traces, e.g. escape layout for Ball Grid Array [BGA] mounting
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/096Vertically aligned vias, holes or stacked vias
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09627Special connections between adjacent vias, not for grounding vias
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10734Ball grid array [BGA]; Bump grid array
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4602Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Structure Of Printed Boards (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

(57)【要約】 【課題】 高い配線密度の多層プリント回路板を提供す
る。 【解決手段】 格子によって画定されたチップ・キャリ
ヤ30上のコンタクト・パッド34に係合するように配
列されたコンタクト20を表面上に有する回路板10が
提供される。複数の一次スルー・ホール22が格子内の
回路板位置に形成され、その上のチップ・コンタクト・
パッドに電気接続される。格子の外側に配置され、チッ
プ・コンタクト・パッドの内側に電気接続される複数の
二次スルー・ホール26が形成される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、高度の配線密度を
達成することができる改善された多層プリント回路板に
関する。
【0002】
【発明が解決しようとする課題】現代のチップ・キャリ
ヤは、よりコンパクトになるにつれて、隣接する電気コ
ンタクト間の短絡なしにキャリヤを下地の回路板に接続
することが一層困難になる。したがって、過去において
可能であったよりも一層さらに高い配線密度を可能にす
る回路板用の新しい設計を開発することが望ましい。
【0003】
【課題を解決するための手段】本発明によれば、新規の
多層回路板が提供される。この回路板は、チップ・キャ
リヤの電気コンタクト・パッドによって画定された格子
内に配置された一次スルー・ホールを含み、これらの一
次スルー・ホールは、チップ・キャリヤ上のコンタクト
・パッドのサブセットに対応する間隙アレイ中に配置さ
れる。これらの一次スルー・ホールの1つに接続されて
いないキャリヤ上のコンタクト・パッドは、チップ・キ
ャリヤ格子の外側に配置された二次スルー・ホールに接
続される。
【0004】一部のチップ・キャリヤ・コンタクト・パ
ッドだけをチップ・キャリヤによって画定された格子内
のスルー・ホールに接続すると、この領域内の隣接する
スルー・ホール間の間隔が開き、それにより多くのトレ
ースおよびより広いトレース幅、スペースおよびランド
・サイズをこれらの領域内の隣接するスルー・ホール間
領に収容することができる。これにより、より高い配線
密度およびフレキシビリティが得られる。残りのチップ
・キャリヤ・コンタクト・パッドをチップ・キャリヤ格
子の外側に配置されたスルー・ホールに接続すると、チ
ップ・キャリヤ上のアレイの密度を高くすることがで
き、それによりコンパクトさが得られる。したがって、
めくらビアを使用することによって配線密度およびフレ
キシビリティが著しく改善され、かつ全体的なデバイス
・コンパクトさも維持される。
【0005】
【発明の実施の形態】図1を参照すると、一般に10で
示される本発明による新規の多層回路板は、FR4、ガ
ラス強化エポキシなど電気絶縁材料の3つの層12、1
3、14から構成される。層12は上面15を有し、層
14は下面16を有し、2つの中間内表面17および1
8がそれぞれ層12/層13と層13/層14との間に
画定される。さらに、回路板10は、基板の表面15上
に複数のコンタクト20を含む。これらのコンタクト2
0は、以下で格子とも呼ばれる取り付けるべきI/Cチ
ップ・キャリヤ上のコンタクトのパターン中に配置され
る。で一部のコンタクト20は、めくらビア21によっ
てその真下にある充填めっきスルー・ホール22に接続
される。これらのホール22は、中間内表面18のとこ
ろで終端するか、または図1に示すように表面16まで
続く。これらのホール22は、一次ホールとも呼ばれ
る。他のコンタクト20は、ビア21によって表面17
または18上の配線24に接続される。表面17または
表面18はめっきスルー・ホール26に接続され、スル
ー・ホール26は、基板を貫通して延びるか、または任
意の表面15、16、17または18から任意の他の表
面まで延びる。さらに、ホール22または26またはビ
ア21またはパッド20を相互接続する配線トレース2
4が表面15、16、17および18のいずれかの上に
形成される。やがて説明するが、ホール22および26
の間隔はこの配線を可能にする。やがてより詳細に説明
するが、めっきスルー・ホール22はチップ・キャリヤ
の格子パターン内に配置され、まためっきスルー・ホー
ル26は格子パターンの外側に配置される。図2に示す
ように、要素13は、多数の誘電体材料の層からなり、
その中にめっきスルー・ホール22および26に連絡す
る多数の配線層24を有する。はんだボール28が回路
板10を構成要素(図示せず)上のパッド29に接続す
ることを可能にするコンタクト27が下面16上に備え
られる(同様の接続が図1の実施形態でも実施され
る)。これにより高密度チップ・キャリヤを基板表面に
接続することが可能になり、また電気接続が間隙格子パ
ターンの先に広がっためっきスルー・ホールから延び、
表面15および表面16上に配線用のより多くの余地が
でき、また要素13の内面上に配線用のより多くの余地
ができる。
【0006】回路板10上には高密度チップ・キャリヤ
30が取り付けられる。チップ・キャリヤ30は、その
下面32上で、凝集体中の電気コンタクト・パッド34
によって画定された格子44内に配置された電気コンタ
クト・パッド34の高密度アレイを画定する(図3、図
4、図5参照)。はんだボール35はパッド34をパッ
ド20に接続する。コンタクト・パッド34は、アレイ
中に一緒にぎっしりと詰められ、図示する特定の実施形
態では、それに直角な列36および行38中に配置され
る(図3)。コンタクト・パッド34は、基板の表面1
5上のコンタクト20と同じアレイ中にある。
【0007】図3にさらに示すように、電気コンタクト
・パッド34は、グループAおよびグループBの2つの
グループ中に配置される。特に、各列中の隣接するコン
タクト・パッドおよび各行中の隣接するコンタクト・パ
ッドが異なるグループ中にあるように配置される。これ
を図3に示す。図3において、列36中の「B」電気コ
ンタクト・パッド34のすぐ隣にある2つの電気コンタ
クト・パッド34がグループA中にあり、行38中の
「B」電気コンタクト・パッド34のすぐ隣にある2つ
の電気コンタクト・パッド34がグループA中にあるこ
とが理解できよう。グループAならびにグループBのパ
ッドはめくらビアを使用して表面17に接続される。
【0008】本発明によれば、スルー・ホールまたは一
次ホール22は、チップ・キャリヤ30中の電気コンタ
クト・パッド34のアレイ32に対応する間隙パターン
または間隙アレイ中に配置される。「間隙アレイ」と
は、アレイ中の項目が、1つの列中の項目が列中の項目
間の距離の約1/2だけ隣接する列中の項目からずれる
ように列および行中に配置されることを意味する。「ア
レイ32に対応する」とは、一次スルー・ホール22が
チップ・キャリヤ30中の選択された電気コンタクト・
パッド34と、具体的には図示の特定の実施形態におけ
るチップ・キャリヤの「B」電気コンタクト・パッド3
4に整列または整合することを意味する。
【0009】これを図4に示す。図4に、中央層13中
で観測したときの回路板10中の一次スルー・ホール2
2のパターンが示されている。この図からわかるよう
に、各一次スルー・ホール22は、チップ・キャリヤ3
0中の電気コンタクト・パッド34と同じ形で列および
行中に配置される。さらに、一次スルー・ホール22
は、チップ・キャリヤ中の対応する電気コンタクト・パ
ッド34に整合するように配置される。ただし、一次ス
ルー・ホール22は、対応する間隙アレイが形成される
ように互いにずれており、一次スルー・ホール22の数
は、チップ・キャリヤ中の電気コンタクト・パッド34
の数の約1/2である。したがって、一次スルー・ホー
ル22は、チップ・キャリヤ30中の1つおきの電気コ
ンタクト・パッド34にのみ、具体的には図示の実施形
態におけるチップ・キャリヤ30中の「B」電気コンタ
クト・パッド34にのみ整合する。
【0010】この構成では、チップ・キャリヤ30の電
気コンタクト・パッド34の約1/2、すなわち「B」
コンタクト・パッドのすべては、Bコンタクト・パッド
34の真下にある回路板の一次ホール22に電気接続さ
れる。これらのホール22は、チップ・キャリヤ30上
の接続パッド34の外側境界である格子44内に含まれ
る。したがって、チップ・キャリア30の残りの電気コ
ンタクト・パッドの約1/2、すなわち「A」電気コン
タクト・パッドのすべては、別の形で電気接続するため
に残される。(ほぼ1/2がホール22に接続される
が、1/2は代表的な構成であることを理解された
い。)
【0011】本発明によれば、これらの「A」電気コン
タクトは、めくらビア21によって、配線ラインまたは
配線トレース24、あるいは表面15、16、表面17
および18上の図示されていない多数の追加の配線層ま
たは二次配線層、あるいはその両方に接続され、格子4
4の外側に配置された二次スルー・ホール26に至る。
これを図5に示す。図5は、めっきスルー・ホール26
が格子44中の隙間パターンの外側に配置されることを
示す。これは、本発明によれば任意の従来の手段によっ
て実施される。たとえば、米国特許第5424492
号、第5451721号、および第5487218号に
記載されている面実装技術(SMT)技法およびめくら
ビア技法がこの目的に使用できる。これらの特許の開示
は、参照により本明細書の一部となる。
【0012】過去において、配線密度を最大にする多数
の手法がとられた。一次スルー・ホール22などスルー
・ホールをぎっしり詰めすぎると、隣接するホール間に
収容できるトレースの最大数およびライン幅が特に中間
平面内および回路板の下面内で著しく減少する。これ
は、回路板が、回路板中のスルー・ビアの全部ではない
としても大部分がチップ・キャリヤの格子内に形成され
る、すなわち「落ちる」ように設計される場合、特に問
題になる。格子内の間隙アレイ中のスルー・ホールの一
部および格子の外側の他のスルー・ホールを上述のよう
に配置すれば、隣接するスルー・ホール間にかなり多く
のスペースが形成されるのでこの問題が大いに軽減され
る。
【0013】したがって、一次スルー・ホール22の間
隙アレイの外側にスルー・ホール26を配置すれば、デ
バイス中の隣接するすべてのスルー・ホール間のスペー
スを十分に拡大することができることが理解できよう。
同時に、デバイス幾何形状も全体としてできるだけコン
パクトに保たれる。したがって、デバイスの全体的なサ
イズを過度に増大することなく構成要素配線中のより大
きいフレキシビリティおよびより高い密度の所望の目的
が達成される。これは、小形化が継続する目的である現
代の電子構成要素において特に有利である。
【0014】以上、本発明のいくつかの実施形態のみに
ついて説明したが、本発明の精神および範囲から逸脱す
ることなく多数の修正を加えることができることを理解
されたい。たとえば、上記の説明では、図3および図4
の間隙アレイを直角に配置された行および列から構成さ
れるものとして説明したが、間隙アレイは、互いに鋭角
をなして配置されるか、または円の形に配置された行お
よび列から構成することもできることを理解されたい。
さらに、ホール26は、ホール22のように充填めっき
スルー・ホールにすることもできることを理解された
い。そのようなすべての修正は、首記の請求の範囲によ
ってのみ限定される本発明の範囲内に含まれるものとす
る。
【0015】まとめとして、本発明の構成に関して以下
の事項を開示する。
【0016】(1)格子中に配置された電気コンタクト
・パッドの高密度アレイを有するチップ・キャリヤを受
容する多層回路板であって、上面および下面を有する電
気絶縁基板と、前記チップ・キャリヤの電気コンタクト
・パッドに接続するための前記上面上の複数の電気コン
タクトと、電気コンタクトをその中に有する第1の配線
層と、配線トレースをその中に有し、前記基板の上面に
関連する第2の配線層とを含み、前記回路板が、前記格
子内の間隙アレイ中に配置された一次スルー・ホールお
よび前記格子の外側に配置された二次スルー・ホールを
有し、前記一次スルー・ホールが前記上面の各第1の電
気コンタクトに電気連絡し、前記上面上の各第2の電気
コンタクトが前記第2のスルー・ホールに電気接触する
回路板。 (2)前記実装パッド中の電気コンタクトが列および行
中に配置され、各列中の電気コンタクトが隣接する行中
の電気コンタクトに整合し、前記電気コンタクトが第1
の電気コンタクトのグループおよび第2の電気コンタク
トのグループ内に配置され、それにより各コンタクト・
パッドのすぐ隣にあるコンタクト・パッドがそのコンタ
クト・パッドと異なるグループ内にある、上記(1)に
記載の回路板。 (3)前記列および行が互いに直角に配置される上記
(2)に記載の回路板。 (4)前記一次スルー・ホールが充填される上記(2)
に記載の回路板。 (5)第1の配線層を第2の配線層に相互接続するめく
らビアによってさらに特徴付けられる上記(2)に定義
された発明。 (6)前記第1の配線層が前記基板の下面上にある上記
(2)に記載の回路板。 (7)前記第2の配線層が前記基板の上面上に担持され
る上記(5)に記載の回路板。 (8)前記第2の配線層が前記基板の上面と下面との中
間にあり、さらに前記実装パッドの第2の電気コンタク
トがめくらビアによって前記第2の配線層の各配線トレ
ースに電気接続される上記(6)に記載の回路板。 (9)前記回路板が前記上面と前記下面との中間に多数
の第2の配線層を含み、少なくとも1つの第2の電気コ
ンタクトが各前記第2の配線層に電気接触する上記
(8)に記載の回路板。 (10)前記第2の配線層が前記基板の上面上に担持さ
れる上記(2)に記載の回路板。 (11)前記第2の配線層が前記基板の上面と下面との
中間にあり、さらに前記実装パッドの第2の電気コンタ
クトがめくらビアによって前記第2の配線層の各配線ト
レースに電気接続される上記(10)に記載の回路板。 (12)前記回路板が前記上面と前記下面との中間に多
数の第2の配線層を含み、少なくとも1つの第2の電気
コンタクトが各前記第2の配線層に電気接触する上記
(11)に記載の回路板。 (13)前記回路板が前記格子の外側に配置された二次
スルー・ビアを画定し、前記二次スルー・ビアがまた前
記実装パッドの各第1の電気コンタクトに電気連絡し、
かつまた前記第1の配線層の各配線トレースに電気連絡
する上記(10)に記載の回路板。 (14)前記二次スルー・ビアが前記一次スルー・ビア
と同じ間隙アレイ中に配置される上記(13)に記載の
回路板。 (15)格子中に配列された電気コンタクト・パッドの
高密度アレイを有するチップ・キャリアを受容する多層
回路板を形成する方法であって、上面および下面を有す
る電気絶縁基板を備えるステップと、前記チップ・キャ
リアの電気コンタクト・パッドに接続するための複数の
電気コンタクトを前記上面上に形成するステップと、電
気コンタクトをその中に有する第1の配線層を形成する
ステップと、配線トレースをその中に有し、前記基板の
上面に関連する第2の配線層を形成するステップと、前
記格子内の間隙アレイ中に複数の一次スルー・ホールを
形成し、かつ前記格子の外側に配置される複数の二次ス
ルー・ホールを形成するステップと、前記一次スルー・
ホールを前記上面上の第1の電気コンタクトに電気接続
するステップと、前記上面上の第2の電気コンタクトを
前記二次スルー・ホールに電気接続するステップとを含
む方法。 (16)前記第1の配線層と前記第2の配線層とがめく
らビアによって相互接続される上記(15)に定義され
た発明。 (17)上面と下面とを相互接続する多数の配線層を形
成するステップによってさらに特徴付けられる上記(1
6)に定義された発明。 (18)配線層がめくらビアによって相互接続される上
記(17)に定義された発明。
【図面の簡単な説明】
【図1】本発明によって作成される多層回路板の一部の
略縦断面図を示す。回路板上には高密度チップ・キャリ
ヤが取り付けられている。
【図2】図1と同じ図であるが、本発明による追加の誘
電材料層および回路を示す図である。
【図3】チップ・キャリヤ上のコンタクトに結合する回
路板上の電気コンタクト・パッドのアレイの略図であ
る。
【図4】図1のチップ・キャリヤによって画定された格
子内に配置された図1の回路板中の一次スルー・ホール
のアレイを示す略内部平面図である。
【図5】間隙格子の内側ならびに外側に配置されたスル
ー・ホールを示す図3と同じ略内部平面図である。
【符号の説明】
10 回路板 12 層 13 中央層 14 層 15 上面 16 下面 17 中間内部層 18 中間内部層 20 コンタクト 21 めくらビア 22 一次スルー・ホール 24 配線トレース 26 二次スルー・ホール 27 コンタクト 28 はんだボール 29 パッド 30 チップ・キャリヤ 32 チップ・キャリヤの下面 34 電気コンタクト・パッド 35 はんだボール 36 列 38 行 40 列 42 行 44 格子

Claims (18)

    【特許請求の範囲】
  1. 【請求項1】格子中に配置された電気コンタクト・パッ
    ドの高密度アレイを有するチップ・キャリヤを受容する
    多層回路板であって、 上面および下面を有する電気絶縁基板と、 前記チップ・キャリヤの電気コンタクト・パッドに接続
    するための前記上面上の複数の電気コンタクトと、 電気コンタクトをその中に有する第1の配線層と、 配線トレースをその中に有し、前記基板の上面に関連す
    る第2の配線層とを含み、 前記回路板が、前記格子内の間隙アレイ中に配置された
    一次スルー・ホールおよび前記格子の外側に配置された
    二次スルー・ホールを有し、前記一次スルー・ホールが
    前記上面の各第1の電気コンタクトに電気連絡し、 前記上面上の各第2の電気コンタクトが前記第2のスル
    ー・ホールに電気接触する回路板。
  2. 【請求項2】前記実装パッド中の電気コンタクトが列お
    よび行中に配置され、各列中の電気コンタクトが隣接す
    る行中の電気コンタクトに整合し、前記電気コンタクト
    が第1の電気コンタクトのグループおよび第2の電気コ
    ンタクトのグループ内に配置され、それにより各コンタ
    クト・パッドのすぐ隣にあるコンタクト・パッドがその
    コンタクト・パッドと異なるグループ内にある、請求項
    1に記載の回路板。
  3. 【請求項3】前記列および行が互いに直角に配置される
    請求項2に記載の回路板。
  4. 【請求項4】前記一次スルー・ホールが充填される請求
    項2に記載の回路板。
  5. 【請求項5】第1の配線層を第2の配線層に相互接続す
    るめくらビアによってさらに特徴付けられる請求項2に
    定義された発明。
  6. 【請求項6】前記第1の配線層が前記基板の下面上にあ
    る請求項2に記載の回路板。
  7. 【請求項7】前記第2の配線層が前記基板の上面上に担
    持される請求項5に記載の回路板。
  8. 【請求項8】前記第2の配線層が前記基板の上面と下面
    との中間にあり、さらに前記実装パッドの第2の電気コ
    ンタクトがめくらビアによって前記第2の配線層の各配
    線トレースに電気接続される請求項6に記載の回路板。
  9. 【請求項9】前記回路板が前記上面と前記下面との中間
    に多数の第2の配線層を含み、少なくとも1つの第2の
    電気コンタクトが各前記第2の配線層に電気接触する請
    求項8に記載の回路板。
  10. 【請求項10】前記第2の配線層が前記基板の上面上に
    担持される請求項2に記載の回路板。
  11. 【請求項11】前記第2の配線層が前記基板の上面と下
    面との中間にあり、さらに前記実装パッドの第2の電気
    コンタクトがめくらビアによって前記第2の配線層の各
    配線トレースに電気接続される請求項10に記載の回路
    板。
  12. 【請求項12】前記回路板が前記上面と前記下面との中
    間に多数の第2の配線層を含み、少なくとも1つの第2
    の電気コンタクトが各前記第2の配線層に電気接触する
    請求項11に記載の回路板。
  13. 【請求項13】前記回路板が前記格子の外側に配置され
    た二次スルー・ビアを画定し、前記二次スルー・ビアが
    また前記実装パッドの各第1の電気コンタクトに電気連
    絡し、かつまた前記第1の配線層の各配線トレースに電
    気連絡する請求項1に記載の回路板。
  14. 【請求項14】前記二次スルー・ビアが前記一次スルー
    ・ビアと同じ間隙アレイ中に配置される請求項13に記
    載の回路板。
  15. 【請求項15】格子中に配列された電気コンタクト・パ
    ッドの高密度アレイを有するチップ・キャリアを受容す
    る多層回路板を形成する方法であって、 上面および下面を有する電気絶縁基板を備えるステップ
    と、 前記チップ・キャリアの電気コンタクト・パッドに接続
    するための複数の電気コンタクトを前記上面上に形成す
    るステップと、 電気コンタクトをその中に有する第1の配線層を形成す
    るステップと、 配線トレースをその中に有し、前記基板の上面に関連す
    る第2の配線層を形成するステップと、 前記格子内の間隙アレイ中に複数の一次スルー・ホール
    を形成し、かつ前記格子の外側に配置される複数の二次
    スルー・ホールを形成するステップと、 前記一次スルー・ホールを前記上面上の第1の電気コン
    タクトに電気接続するステップと、 前記上面上の第2の電気コンタクトを前記二次スルー・
    ホールに電気接続するステップとを含む方法。
  16. 【請求項16】前記第1の配線層と前記第2の配線層と
    がめくらビアによって相互接続される請求項15に定義
    された発明。
  17. 【請求項17】上面と下面とを相互接続する多数の配線
    層を形成するステップによってさらに特徴付けられる請
    求項16に定義された発明。
  18. 【請求項18】配線層がめくらビアによって相互接続さ
    れる請求項17に定義された発明。
JP10145496A 1997-06-03 1998-05-27 一次スルー・ホールおよび二次スルー・ホールを有する多層回路板 Expired - Fee Related JP3111053B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/868090 1997-06-03
US08/868,090 US6162997A (en) 1997-06-03 1997-06-03 Circuit board with primary and secondary through holes

Publications (2)

Publication Number Publication Date
JPH10341080A true JPH10341080A (ja) 1998-12-22
JP3111053B2 JP3111053B2 (ja) 2000-11-20

Family

ID=25351056

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10145496A Expired - Fee Related JP3111053B2 (ja) 1997-06-03 1998-05-27 一次スルー・ホールおよび二次スルー・ホールを有する多層回路板

Country Status (8)

Country Link
US (1) US6162997A (ja)
EP (1) EP0883330B1 (ja)
JP (1) JP3111053B2 (ja)
KR (1) KR100304089B1 (ja)
CN (1) CN1084586C (ja)
DE (1) DE69800514T2 (ja)
MY (1) MY121703A (ja)
TW (1) TW374289B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7420131B2 (en) 2003-02-28 2008-09-02 Ngk Spark Plug Co., Ltd. Wiring substrate

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6833613B1 (en) 1997-12-18 2004-12-21 Micron Technology, Inc. Stacked semiconductor package having laser machined contacts
US6620731B1 (en) 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
US6107109A (en) * 1997-12-18 2000-08-22 Micron Technology, Inc. Method for fabricating a semiconductor interconnect with laser machined electrical paths through substrate
KR100259359B1 (ko) * 1998-02-10 2000-06-15 김영환 반도체 패키지용 기판 및 반도체 패키지, 그리고 그 제조방법
KR20080017496A (ko) * 1998-02-26 2008-02-26 이비덴 가부시키가이샤 필드 바이어 구조를 갖는 다층프린트 배선판
US6266249B1 (en) * 1998-10-20 2001-07-24 Lsi Logic Corporation Semiconductor flip chip ball grid array package
TW512467B (en) * 1999-10-12 2002-12-01 North Kk Wiring circuit substrate and manufacturing method therefor
US6538213B1 (en) * 2000-02-18 2003-03-25 International Business Machines Corporation High density design for organic chip carriers
US7088002B2 (en) * 2000-12-18 2006-08-08 Intel Corporation Interconnect
US6599778B2 (en) * 2001-12-19 2003-07-29 International Business Machines Corporation Chip and wafer integration process using vertical connections
US6583517B1 (en) 2002-04-09 2003-06-24 International Business Machines Corporation Method and structure for joining two substrates with a low melt solder joint
JP3527229B2 (ja) 2002-05-20 2004-05-17 沖電気工業株式会社 半導体装置、半導体装置の実装方法、及び半導体装置のリペア方法
JP2004282033A (ja) * 2003-02-28 2004-10-07 Ngk Spark Plug Co Ltd 樹脂製配線基板
JP4170137B2 (ja) 2003-04-24 2008-10-22 新光電気工業株式会社 配線基板及び電子部品実装構造
US7196908B2 (en) * 2003-06-05 2007-03-27 International Business Machines Corporation Dual pitch contact pad footprint for flip-chip chips and modules
CN1293793C (zh) * 2003-06-13 2007-01-03 威盛电子股份有限公司 线路基板
GB2405533A (en) * 2003-09-01 2005-03-02 Siemens Ag Printed circuit board having through-hole vias and micro-vias
US7345350B2 (en) 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
CN100463585C (zh) * 2005-08-12 2009-02-18 鸿富锦精密工业(深圳)有限公司 具有改良过孔的印刷电路板
US20070045812A1 (en) * 2005-08-31 2007-03-01 Micron Technology, Inc. Microfeature assemblies including interconnect structures and methods for forming such interconnect structures
US20070274656A1 (en) * 2005-12-30 2007-11-29 Brist Gary A Printed circuit board waveguide
US7996806B2 (en) * 2008-02-06 2011-08-09 Electronics For Imaging, Inc. Methods and apparatus for layout of multi-layer circuit substrates
CN102065645B (zh) * 2009-11-17 2012-10-10 王定锋 带元件的双面电路板及其互连导通方法
US9365947B2 (en) 2013-10-04 2016-06-14 Invensas Corporation Method for preparing low cost substrates
CN107408786B (zh) 2014-11-21 2021-04-30 安费诺公司 用于高速、高密度电连接器的配套背板
JP6502751B2 (ja) * 2015-05-29 2019-04-17 東芝メモリ株式会社 半導体装置および半導体装置の製造方法
US10349517B2 (en) 2015-06-29 2019-07-09 Hewlett-Packard Development Company, L.P. Pad patterns
US10121734B2 (en) 2016-01-20 2018-11-06 Micron Technology, Inc. Semiconductor device
US10201074B2 (en) 2016-03-08 2019-02-05 Amphenol Corporation Backplane footprint for high speed, high density electrical connectors
WO2017155997A1 (en) 2016-03-08 2017-09-14 Amphenol Corporation Backplane footprint for high speed, high density electrical connectors
TWI830739B (zh) 2018-06-11 2024-02-01 美商安芬諾股份有限公司 包含用於高速且高密度之電連接器的連接器佔位面積之印刷電路板和互連系統以及其製造方法
CN110740569A (zh) * 2018-07-19 2020-01-31 鸿富锦精密工业(武汉)有限公司 印刷电路板
EP3973597A4 (en) 2019-05-20 2023-06-28 Amphenol Corporation High density, high speed electrical connector
US11510318B2 (en) * 2020-01-07 2022-11-22 Translarity, Inc. Redistribution plate
CN115298912A (zh) 2020-01-27 2022-11-04 安费诺有限公司 具有高速安装接口的电连接器
CN115315855A (zh) 2020-01-27 2022-11-08 安费诺有限公司 具有高速安装接口的电连接器

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4202007A (en) * 1978-06-23 1980-05-06 International Business Machines Corporation Multi-layer dielectric planar structure having an internal conductor pattern characterized with opposite terminations disposed at a common edge surface of the layers
JPS6028296A (ja) * 1983-07-27 1985-02-13 株式会社日立製作所 セラミツク多層配線回路板
JPS62136098A (ja) * 1985-12-09 1987-06-19 富士通株式会社 高密度配線基板
JPH0294460A (ja) * 1988-09-30 1990-04-05 Hitachi Ltd 半導体素子の実装構造
US5001605A (en) * 1988-11-30 1991-03-19 Hughes Aircraft Company Multilayer printed wiring board with single layer vias
US5097593A (en) * 1988-12-16 1992-03-24 International Business Machines Corporation Method of forming a hybrid printed circuit board
US4927983A (en) * 1988-12-16 1990-05-22 International Business Machines Corporation Circuit board
US5264325A (en) * 1988-12-30 1993-11-23 International Business Machines Corporation Composition for photo imaging
US5439766A (en) * 1988-12-30 1995-08-08 International Business Machines Corporation Composition for photo imaging
JP2739726B2 (ja) * 1990-09-27 1998-04-15 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 多層プリント回路板
JPH06120623A (ja) * 1992-10-07 1994-04-28 Showa Denko Kk 配線板
WO1994018701A1 (en) * 1993-02-05 1994-08-18 W.L. Gore & Associates, Inc. Stress-resistant semiconductor chip-circuit board interconnect
US5490040A (en) * 1993-12-22 1996-02-06 International Business Machines Corporation Surface mount chip package having an array of solder ball contacts arranged in a circle and conductive pin contacts arranged outside the circular array
US5424492A (en) * 1994-01-06 1995-06-13 Dell Usa, L.P. Optimal PCB routing methodology for high I/O density interconnect devices
AU3415095A (en) * 1994-09-06 1996-03-27 Sheldahl, Inc. Printed circuit substrate having unpackaged integrated circuit chips directly mounted thereto and method of manufacture
US5477933A (en) * 1994-10-24 1995-12-26 At&T Corp. Electronic device interconnection techniques
US5487218A (en) * 1994-11-21 1996-01-30 International Business Machines Corporation Method for making printed circuit boards with selectivity filled plated through holes

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7420131B2 (en) 2003-02-28 2008-09-02 Ngk Spark Plug Co., Ltd. Wiring substrate

Also Published As

Publication number Publication date
DE69800514D1 (de) 2001-03-08
KR100304089B1 (ko) 2001-10-19
US6162997A (en) 2000-12-19
EP0883330B1 (en) 2001-01-31
DE69800514T2 (de) 2001-09-27
MY121703A (en) 2006-02-28
TW374289B (en) 1999-11-11
CN1084586C (zh) 2002-05-08
CN1202794A (zh) 1998-12-23
JP3111053B2 (ja) 2000-11-20
EP0883330A1 (en) 1998-12-09
KR19990006405A (ko) 1999-01-25

Similar Documents

Publication Publication Date Title
JP3111053B2 (ja) 一次スルー・ホールおよび二次スルー・ホールを有する多層回路板
US7863526B2 (en) High performance chip carrier substrate
US5847936A (en) Optimized routing scheme for an integrated circuit/printed circuit board
US20150223335A1 (en) Printed circuit board with coextensive electrical connectors and contact pad areas
US7738259B2 (en) Shared via decoupling for area arrays components
US6011695A (en) External bus interface printed circuit board routing for a ball grid array integrated circuit package
US6407343B1 (en) Multilayer wiring board
US7081672B1 (en) Substrate via layout to improve bias humidity testing reliability
EP1714530B1 (en) Method for increasing a routing density for a circuit board and such a circuit board
US5691569A (en) Integrated circuit package that has a plurality of staggered pins
JP2001144205A (ja) 多端子素子及びプリント配線板
US20050235488A1 (en) Selective area solder placement
US7157647B2 (en) Circuitized substrate with filled isolation border, method of making same, electrical assembly utilizing same, and information handling system utilizing same
US7105926B2 (en) Routing scheme for differential pairs in flip chip substrates
JPH1167396A (ja) 端子ピッチ変換基板
JP2002009449A (ja) プリント配線基板装置
US20040129453A1 (en) Electronic substrate with direct inner layer component interconnection
JPH03233991A (ja) プリント配線板
JPH05218228A (ja) 電子部品搭載用基板
JP2002124742A (ja) プリント配線板、接続部品、及び電子機器
JPH08779Y2 (ja) 多層プリント板
JPH10233462A (ja) 半導体装置および基板ならびに半導体装置の実装構造
JPS582091A (ja) 印刷配線基板
JPH10209641A (ja) Ledプリント配線板の配線方法
JPH03184398A (ja) 多層フレキシブルプリント基板

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080914

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080914

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090914

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090914

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100914

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100914

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110914

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120914

Year of fee payment: 12

LAPS Cancellation because of no payment of annual fees