KR19990006405A - 다층 회로 기판 및 그의 형성방법 - Google Patents

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KR19990006405A
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Abstract

본 발명의 회로 기판은 그리드에 의해 경계가 설정되는 칩 캐리어상의 접점 패드에 결합하도록 배열된 표면상의 접점을 갖는다. 다수의 주 통공이 그리드내의 회로 기판 위치에 제공되고 또 그위의 칩 접점 패드에 전기적으로 접속된다. 다수의 부 통공이 그리드의 외부에 배치되고 또 칩 접점 패드의 내부에 전기적으로 접속된다.

Description

다층 회로 기판 및 그의 형성방법
본 발명은 고도의 배선 밀도를 달성하는 것이 가능한 개선된 다층 인쇄 회로 기판에 관한 것이다.
현대의 칩 캐리어가 보다 소형화 되어감에 따라, 인접한 전기 접점들간의 단락(shorting) 없이 칩 캐리어를 하측 회로 기판에 접속시키는 것은 보다 어려워지고 있다. 따라서, 종래에 가능했던 것보다 더 높은 배선 밀도를 허용하는 회로 기판의 신규한 설계를 개발하는 것이 요망된다.
본 발명에 따르면, 신규한 다층 회로 기판이 제공된다. 이 회로 기판은 칩 캐리어(chip carrier)의 전기 접점 패드에 의해서 규정된 그리드(grid)내에 배치되는 주 통공(primary through holes)을 포함한다. 이들 주 통공은 칩 캐리어상의 접점 패드의 서브세트(subset)에 대응하는 인터스티셜 어레이(interstitial array)로 배열된다. 이들 주 통공중 하나에 접속되지 않은 칩 캐리어상의 그들 접점 패드는 칩 캐리어 그리드의 외부에 배치된 부 통공(secondary through holes)에 접속된다.
칩 캐리어 접점 패드 중 일부만을 칩 캐리어에 의해 규정된 그리드내의 통공에 접속하는 것에 의하여, 이 영역에서 인접한 통공들 사이의 간격이 개방되어, 보다 많은 트레이스(traces)와, 보다 넓은 트레이스의 폭과, 공간 및 랜드의 크기(land size)를 인접한 통공들 사이의 이들 영역내에 수용하는 것이 가능하다. 이것은 또한 높은 배선 밀도와 유연성(flexibility)을 용이하게 한다. 나머지 칩 캐리어 접점 패드를 칩 캐리어 그리드 외부에 위치한 통공에 접속하면, 칩 캐리어상에 고밀도의 어레이를 형성하는 것이 가능하여 소형화에 기여하게 된다. 그 결과, 블라인드 비아(blind vias)를 사용하여, 배선 밀도와 유연성이 상당히 개선됨과 아울러, 전체 장치의 소형화가 여전히 유지된다.
본 발명은 첨부된 도면을 참조하여 보다 용이하게 이해될 수도 있다.
도 1은 본 발명에 따라 제조되는 다층 회로 기판의 일부분을 개략적으로 도시하는 것으로, 이 회로 기판은 그위에 장착된 고밀도 칩 캐리어를 갖는 종단면도,
도 2는 본 발명에 따른 유전 재료의 추가 층과 회로를 도시하는, 도 1과 유사한 도면,
도 3은 칩 캐리어상의 접점과 결합되는 회로 기판상의 전기 접점 패드의 어레이를 도시하는 개략도,
도 4는 도 1의 칩 캐리어에 의해 규정된 그리드내에 위치하는 도 1의 회로 기판내의 주 통공의 어레이를 개략적으로 도시하는 내부 평면도,
도 5는 인터스티셜 그리드(interstitial grid)의 내부와 외부 양측에 배치된 통공을 도시하는, 도 3과 유사한 개략적 내부 평면도.
도면의 주요부분에 대한 부호의 설명
10 : 다층 회로 기판 12, 13, 14 : 전기 절연 재료의 층
15 : 상부 표면 16 : 하부 표면
17, 18 : 내부 표면 20 : 전기 접점
21 : 블라인드 비아 22 : 주 통공
24 : 배선(층) 26 : 부 통공
30 : 칩 캐리어 34 : 전기 접점 패드
44 : 그리드
도 1을 참조하면, 본 발명에 따른 신규한 다층 회로 기판(10)은 FR4, 유리 보강 에폭시와 같은 전기 절연 재료의 3개의 층(12, 13, 14)으로 이루어져 있다. 층(12)은 상부 표면(15)을 가지며, 층(14)은 하부 표면(16)을 가지고, 그리고 2개의 중간 내부 표면(17, 18)이 층(12/13 및 13/14) 사이에 각각 규정되어 있다. 또한, 회로 기판(10)은 그의 상부 표면(15)상에 있는 다수의 접점(20)을 구비한다. 이들 접점(20)은 이하 그리드로 종종 언급되는 부착될 I/C 칩 캐리어상의 접점의 패턴으로 배열된다. 접점(20)중의 일부는 블라인드 비아(21)에 의해 그 바로 밑의 충전된 도금 통공(22)에 접속된다. 이 통공(22)은 내부 표면(18)에서 종단될 수도 있거나, 또는 도 1에 도시된 바와 같이 하부 표면(16)까지 관통하여 연장될 수도 있다. 이 통공(22)은 종종 주 통공으로 언급된다. 접점(20)중의 다른 일부는 비아(21)에 의해서 내부 표면(17 또는 18)상의 배선층(배선 트레이스)(24)에 접속되며, 이 배선층은 기판 전체를 통해 연장될 수 있거나 또는 임의의 표면(15, 16, 17 또는 18)으로부터 임의의 다른 표면으로 연장될 수 있는 도금된 통공(26)에 접속된다. 또한, 배선 트레이스(wiring traces)(배선층)(24)는 임의의 표면(15, 16, 17 또는 18)상에 제공되어 통공(22 또는 26)이나 비아(21) 또는 접점(20)을 상호접속한다. 통공(22 및 26)의 간격은 이후 설명하는 바와 같이 이러한 배선을 허용한다. 이제 보다 상세히 설명하는 바와 같이, 도금된 통공(22)은 칩 캐리어의 그리드 패턴내에 배치되고, 도금된 통공(26)은 그리드 패턴의 외부에 배치된다. 도 2에 도시된 바와 같이, 층(13)은 유전 재료의 다수의 층으로 이루어지고 그리고 도금된 통공(22, 26)과 연결되는 다수의 배선 층(24)을 그내부에 갖는다. 하부 표면(16)상의 접점(27)은 솔더 볼(solder balls)(28)이 회로 기판(10)을 구성요소(도시 않됨)상의 패드(29)에 연결하는 것을 허용하기 위해 제공된다. (유사한 접속이 도 1의 실시예에도 이루어진다.) 이것은 고밀도의 칩 캐리어가 기판 표면에 접속되는 것을 허용하고, 또한 전기 접속이 인터스티셜 그리드 패턴(interstitial grid pattern)을 지나 외부로 확장된 도금 통공으로부터 연장되어 표면(15, 16)상의 배선을 위한 많은 공간과 층(13)의 내부상의 배선을 위한 많은 공간을 허용한다.
회로 기판(10)상에 고밀도 칩 캐리어(30)가 장착된다. 칩 캐리어의 하부 표면(32)상에, 칩 캐리어(30)는 전기 접점 패드(34)에 의해 집합체로 규정된 그리드(44)내에 배치되는 전기 접점 패드(34)의 고밀도 어레이를 규정한다(도 3, 4, 5 참조). 솔더 볼(35)은 접점 패드(34)를 접점(20)에 접속한다. 접점 패드(34)는 어레이 형태로 함께 밀접하게 패킹되고 그리고 도시된 특정한 실시예에서는 행(columns)(36)과 이것에 직교하는 열(rows)(38)로 배열된다(도 3 참조). 접점 패드(34)는 기판의 표면(15)상의 접점(20)과 동일한 어레이로 되어 있다.
도 3에 더 상세히 도시된 바와 같이, 전기 접점 패드(34)는 A 그룹과 B 그룹의 두 그룹으로 배열된다. 특히, 전기 접점 패드(34)는 각 행내의 인접한 접점 패드와 각 열내의 인접한 접점 패드가 상이한 그룹으로 존재하도록 배열된다. 이것은 도 3에 도시되어 있는데, 여기서 행(36)내의 B 전기 접점 패드(34)에 바로 인접한 2개의 전기 접점 패드(34)는 A 그룹내에 존재하는 반면, 열(38)내의 B 전기 접점 패드(34)에 바로 인접한 2개의 전기 접점 패드(34)도 또한 A 그룹내에 존재한다. A 그룹과 B 그룹 양자의 패드는 블라인드 비아에 의해 표면(17)에 접속될 수 있다.
본 발명에 따르면, 통공 또는 주 통공(22)은 칩 캐리어(30)내의 전기 접점 패드의 어레이에 대응하는 인터스티셜 패턴 또는 어레이로 배열된다. 인터스티셜 어레이(interstitial array)는, 하나의 행내의 요소(items)가 인접한 행내의 요소로부터 행의 요소들간의 거리의 대략 절반만큼 오프셋(offset)되도록, 어레이내의 요소들이 행과 열로 배열되는 것을 의미한다. 어레이에 대응하는 것이란 의미는 주 통공(22)이 칩 캐리어(30)내의 선택된 전기 접점 패드(34), 특히 도시된 특정 실시예에서 칩 캐리어의 B 전기 접점 패드(34)와 정렬되거나 또는 일치하는 것을 의미한다.
이것은 도 4에 도시되어 있는데, 도 4는 중간층(13)에서 관찰하는 바와 같은 회로 기판(10)내의 주 통공(22)의 패턴을 도시한 것이다. 이 도면에 도시된 바와 같이, 각각의 주 통공(22)은 칩 캐리어(30)내의 전기 접점 패드(34)와 같은 방식으로 행과 열로 배열된다. 또한, 주 통공(22)은 칩 캐리어내의 대응하는 전기 접점 패드(34)와 일치하도록 배열된다. 그러나, 주 통공(22)은 대응하는 인터스티셜 어레이를 형성하기 위해 서로로부터 오프셋되어 있기 때문에, 주 통공(22)의 수는 칩 캐리어내의 전기 접점 패드(34)의 수의 대략 절반 정도이다. 따라서, 주 통공(22)은 칩 캐리어(30)내의 하나 걸러서의 전기 접점 패드(34), 특히 도시된 실시예에 있어서 칩 캐리어(30)내의 B 전기 접점 패드(34)에만 일치한다.
이러한 배치에 의해, 칩 캐리어(30)의 전기 접점 패드(34)의 대략 절반, 즉 B 접점 패드의 전체는 그 B 접점 패드(34) 바로 밑에 있는 회로 기판의 주 통공(22)에 전기적으로 접속된다. 이들 주 통공(22)은 칩 캐리어(30)상의 접점 패드(34)의 외부 경계인 그리드(44)내에 수용된다. 이것은 칩 캐리어(30)의 나머지 전기 접점의 대략 절반, 즉 A 전기 접점 전체를 다른 방식으로 전기적으로 접속하기 위하여 남겨둔다. [절반 이상 또는 그이하의 전기 접점이 통공(22)에 접속될 수 있지만, 전기 접점의 절반은 전형적인 형상을 갖는다는 것을 이해할 것이다.]
본 발명에 따르면, 이들 A 전기 접점은 블라인드 비아(21)에 의해서 배선 라인 또는 트레이스(24) 및/또는 표면(15, 16 17 및 18)상의 도시되지 않은 다수의 추가 층 또는 제 2 배선 층에 접속되고, 그리드(44) 외부에 위치한 부 통공(26)에 접속된다. 이것은 도 5에 도시되어 있는데, 도 5는 도금된 통공(26)이 그리드(44)의 인터스티셜 패턴 외부에 위치되어 있는 것을 도시한 것이다. 이것은 본 발명에 따라서 임의의 통상적인 수단에 의해 수행될 수 있다. 예를 들면, 미국 특허 제 5,424,492 호, 제 5,451,721 호 및 제 5,487,218 호에 개시된 표면 장착 기술(SMT)과 블라인드 비아 기법(blind via techniques)이 이러한 목적을 위해 사용될 수 있다. 이들 특허는 본 명세서에서 참고로 인용된다.
과거에 배선 밀도를 최대화 하기 위한 많은 접근이 이루어져 왔다. 주 통공(22)과 같은 통공이 매우 밀접하게 패킹되면, 인접한 통공들 사이에 수용될 수 있는 트레이스의 최대 수와 라인의 폭은, 특히 회로 기판의 하부 표면 뿐만 아니라 중간 표면에서 상당히 감소된다. 이것은 기판내의 통공 비아의 전체는 아니지만 대부분이 칩 캐리어의 그리드내에 형성되거나 또는 드롭(dropped)되도록 회로 기판을 설계하는 경우에 특별한 문제점이 된다. 전술한 바와 같이, 인터스티셜 어레이내의 통공중 일부를 그리드 내부에 배치하고 그리고 그 나머지를 그리드의 외부에 배치하면, 상당히 많은 공간이 인접한 통공들 사이에 제공되므로 이러한 문제점이 상당히 줄어든다.
따라서, 부 통공(26)을 주 통공(22)의 인터스티셜 어레이 외부에 배치하면, 장치에서 인접한 통공들 사이의 공간의 충분한 확장을 허용할 수 있다는 것을 이해할 것이다. 이와 동시에, 이것은 또한 장치의 기하학적 구조를 전체적으로 가능한 소형으로 유지한다. 그 결과, 장치의 전체 크기를 과도하게 증가시키지 않고 구성요소의 배선에서 높은 유연성과 고밀도의 소망의 목적을 달성할 수 있다. 이것은 소형화가 지속적인 목표인 현대의 전자 요소분야에서 특별한 이점이 된다.
본 발명의 일부 실시예만을 상기에 설명하였으나, 본 발명의 정신과 범위로부터 벗어남이 없이 많은 수정이 이루어질 수 있음을 이해하여야 한다. 예를 들면, 전술한 설명은 도 3 및 도 4의 인터스티셜 어레이가 직각으로 배열된 열과 행으로 구성되는 것으로 설명하고 있지만, 인터스티셜 어레이는 서로에 대해 예각으로 배열되거나 또는 심지어는 원으로 배열되는 행과 열로 구성될 수 있음을 이해하여야 한다. 또한, 부 통공(26)은 주 통공(22)과 같이 충전된 도금 통공일 수 있다는 점을 이해하여야 한다. 모든 이러한 수정은 본 발명의 범위내에 포함되는 것으로 의도되어 있다.
본 발명의 다층 회로 기판은 칩 캐리어의 접점 패드중 일부를 그 칩 캐리어에 의해 규정된 그리드내에 배열되는 회로 기판의 주 통공에 접속하고 그리고 칩 캐리어의 나머지 접점 패드를 칩 캐리어 그리드의 외부에 위치한 회로 기판의 부 통공에 접속하는 것에 의하여, 높은 배선 밀도와 유연성을 용이하게 할 수 있고, 또한 칩 캐리어상에 고밀도 어레이를 형성하는 것이 가능하여 장치의 소형화를 달성할 수 있다.

Claims (18)

  1. 그리드(grid)내에 배치된 전기 접점 패드의 고밀도 어레이를 갖는 칩 캐리어(chip carrier)를 수용하기 위한 다층 회로 기판(multi-layer circuit board)에 있어서,
    ① 상부 표면과 하부 표면을 갖는 전기 절연 기판(substrate)과,
    ② 상기 칩 캐리어의 전기 접점 패드에 접속하기 위한 상기 상부 표면상의 다수의 전기 접점과,
    ③ 내부에 전기 접점을 갖는 제 1 배선 층과,
    ④ 내부에 배선 트레이스(wiring traces)를 가지며, 상기 기판의 상부 표면과 결합되는 제 2 배선 층을 포함하고,
    상기 다층 회로 기판은 상기 그리드내에 인터스티셜 어레이(interstitial array)로 배열된 주 통공(primary through holes)과 상기 그리드의 외부에 배치된 부 통공(secondary through holes)을 가지며, 상기 주 통공은 상기 상부 표면의 각각의 제 1 전기 접점과 전기적으로 연결되고,
    상기 상부 표면상의 각각의 제 2 전기 접점은 상기 부 통공과 전기적으로 접촉하는 다층 회로 기판.
  2. 제 1 항에 있어서,
    상기 접점 패드내의 전기 접점은 행(columns)과 열(rows)로 배열되며, 각 행내의 전기 접점은 인접한 열내의 전기 접점과 정렬되고, 상기 전기 접점은 제 1 전기 접점의 그룹과 제 2 전기 접점의 그룹으로 배열되어, 각 접점 패드에 바로 인접한 접점 패드가 그 접점 패드와는 상이한 그룹내에 있도록 하는 다층 회로 기판.
  3. 제 2 항에 있어서,
    상기 행과 열은 서로에 대해 직각으로 배열되는 다층 회로 기판.
  4. 제 2 항에 있어서,
    상기 주 통공은 충전되는 다층 회로 기판.
  5. 제 2 항에 있어서,
    상기 제 1 배선 층과 상기 제 2 배선 층을 상호접속하는 블라인드 비아(blind vias)를 더 포함하는 다층 회로 기판.
  6. 제 2 항에 있어서,
    상기 제 1 배선 층은 상기 기판의 하부 표면상에 있는 다층 회로 기판.
  7. 제 5 항에 있어서,
    상기 제 2 배선 층은 상기 기판의 상부 표면상에 지지되는 다층 회로 기판.
  8. 제 6 항에 있어서,
    상기 제 2 배선 층은 상기 기판의 상부 표면과 하부 표면의 중간에 있으며, 상기 접점 패드의 제 2 전기 접점은 블라인드 비아에 의해서 상기 제 2 배선 층의 각 배선 트레이스에 전기적으로 접속되는 다층 회로 기판.
  9. 제 8 항에 있어서,
    상기 회로 기판은 상기 상부 표면과 상기 하부 표면의 중간에 있는 다수의 제 2 배선 층을 포함하며, 적어도 하나의 상기 제 2 전기 접점은 상기 각각의 제 2 배선 층과 전기적으로 접촉하는 다층 회로 기판.
  10. 제 2 항에 있어서,
    상기 제 2 배선 층은 상기 기판의 상부 표면상에 지지되는 다층 회로 기판.
  11. 제 10 항에 있어서,
    상기 제 2 배선 층은 상기 기판의 상부 표면과 하부 표면의 중간에 있으며, 상기 접점 패드의 제 2 전기 접점은 블라인드 비아에 의해서 상기 제 2 배선 층의 각 배선 트레이스에 전기적으로 접속되는 다층 회로 기판.
  12. 제 11 항에 있어서,
    상기 회로 기판은 상기 상부 표면과 상기 하부 표면의 중간에 있는 다수의 제 2 배선 층을 포함하며, 적어도 하나의 상기 제 2 전기 접점은 상기 각각의 제 2 배선 층과 전기적으로 접촉하는 다층 회로 기판.
  13. 제 1 항에 있어서,
    상기 회로 기판은 상기 그리드의 외부에 배치되는 부 관통 비아를 규정하며, 상기 부 관통 비아는 상기 접점 패드의 각각의 제 1 전기 접점과 상기 제 1 배선 층의 각각의 배선 트레이스와 전기적으로 연결되는 다층 회로 기판.
  14. 제 13 항에 있어서,
    상기 부 관통 비아는 상기 주 관통 비아와 동일한 인터스티셜 어레이로 배치되는 다층 회로 기판.
  15. 그리드내에 배치된 전기 접점 패드의 고밀도 어레이를 갖는 칩 캐리어를 수용하기 위한 다층 회로 기판을 형성하는 방법에 있어서,
    ① 상부 표면과 하부 표면을 갖는 전기 절연 기판을 제공하는 단계와,
    ② 상기 칩 캐리어의 전기 접점 패드에 접속하기 위해 상기 상부 표면상에 다수의 전기 접점을 형성하는 단계와,
    ③ 내부에 전기 접점을 갖는 제 1 배선 층을 형성하는 단계와,
    ④ 내부에 배선 트레이스를 가지며 상기 기판의 상부 표면과 결합되는 제 2 배선 층을 형성하는 단계와,
    ⑤ 상기 그리드내에 다수의 주 통공을 인터스티셜 어레이로 형성하고 그리고 상기 그리드의 외부에 배치되는 다수의 부 통공을 형성하는 단계와,
    ⑥ 상기 주 통공을 상기 상부 표면상의 제 1 전기 접점과 전기적으로 접속하고 그리고 상기 상부 표면상의 제 2 전기 접점을 상기 부 통공과 전기적으로 접속하는 단계를 포함하는
    다층 회로 기판의 형성방법.
  16. 제 15 항에 있어서,
    상기 제 1 배선 층 및 상기 제 2 배선 층은 블라인드 비아에 의해서 상호접속되는
    다층 회로 기판의 형성 방법.
  17. 제 16 항에 있어서,
    상기 상부 표면과 상기 하부 표면을 상호접속하는 다수의 배선 층을 형성하는 단계를 더 포함하는
    다층 회로 기판의 형성 방법.
  18. 제 17 항에 있어서,
    상기 배선 층은 블라인드 비아에 의해 상호접속되는
    다층 회로 기판의 형성 방법.
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