CN1951161B - 区域阵列零件的共用通路退耦 - Google Patents

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Abstract

一种用于安装高性能的球栅阵列(BGA)器件，而将退耦电容器安装在印刷线路板(PWB)上的方法。连接BGA器件的通路阵列经过改良。改良就是使所述通路阵列的一排的至少一部分失去至少二个相邻的通路。该失去的通路被在相邻的排中的相应的共用通路代替，并且该共用通路与电源供给或电源返回连接。该共用通路在所述PWB的另一侧面上还带有通路衬垫，并且退耦电容器电气上可连接在一对通路衬垫的两端，以便在二个相邻的通路中，使电源供给和电源返回退耦。

Description

区域阵列零件的共用通路退耦
技术领域
本发明涉及高性能的IC(集成电路)封装，特别是涉及便于球栅阵列(BGA)式封装的退耦或终止。
背景技术
对高密度，高集成度，多功能和高性能的电子电路的要求使电子器件的封装，基板设计和安装技术大大发展。
封装技术的发展可生产间距更小和引脚数更多的集成电路。例如，最近几年来，在ASIC(应用特定集成电路)上的引线(I/O引脚)数达到800～1800。引线形成占据IC“背面”整个面积的图形，今天其1.00mm的间距是很普通的。
为了满足具有较多的引线数和较小的固定点的封装的要求，开发了格栅阵列封装，例如球栅阵列(BGAs)，塑料BGAs(PBGAs)，有机LAN格栅阵列(OLGAs)等。BGA封装典型地具有排列成从组件底部突出的焊锡球阵列的引线(或引脚或I/O终端)。这些终端钎焊在位于电子线路基板的表面上的多个衬垫/球上。为了改善在信号触点上的信号质量，选择特定的电源和接地引线。
印刷线路板(PWBs)，例如印刷电路板，芯片载体或多芯片组件，为电子线路基板的众所周知的例子。PWBs通常包括层叠在一起的导电和介电材料层。一些层包括用技术上熟知的方法制备的，在介电质层上的轨迹或信号线，由放置在介电质层上的金属片构成的一些接地和一些电源平面。PWBs的设计是与ICs和电子零件的设计平行进行的。这样，为了容纳设计带有给定间距(1.27mm、1.00mm、0.8mm或更小)的ICs和零件的路线，ICs和零件的轨迹之间和该轨迹与安装衬垫之间允许的距离必需相应地减小，同样轨迹的宽度也必须相应地减小。ICs和零件的通路与安装衬垫的设计与位置也是有关系的。
在PWBs上作出通路，以便在内层上形成路线，以及使ICs和安装在板的相反侧上的零件之间进行电气连接。当用于安装零件时，相应的通路带有可保证电气连接的衬垫。另一种方式是，通路在一个短的“八字试块”连接上可与相邻的球触点垫连接，以便与IC或零件上的相应的球连接。
有各种形式的通路。例如，电镀的通孔(PTH)通路穿过该板。一般，不通的通路从板表面层只穿过几个层，而埋藏的通路连接在该板的二个内部层上的轨迹。
还知道电路高性能工作所需要的退耦电容器必需安装得尽可能靠近IC。IC正常工作所需要的电容器数目不但随着IC组件中的电路数目，而且随着在相应的IC封装上的电源和接地连接的数目而增加。这是不容易的，因为在IC下面的区域被用于使IC与板连接的通路阵列占据。因为许多电源和接地通路在阵列的中间，由于阵列的通路之间(间距)很小，因此在阵列内的路线数目有限制。当IC的集成度较大时，IC的接地和电源连接的数目增加，使这个问题更复杂。另外，对于不同的IC，IC接地和电源引脚的布局是不同的，因此对于退耦的电容器需要提供特殊的安装方法。
结果，今天，为了安装BGA器件和相应的退耦电容器拥有各种方法。这些方法取决于电源和接地引线的位置，间距，被IC器件占据的面积大小，板上的衬垫尺寸，用于通路的形式和工艺等。最好，当安装时，退耦电容器放置在板的IC面的背面上。然而，因为通路非常接近，通常在该板的背面上的通路阵列内没有空间。
目前使用的一个方法由用于“在衬垫中的通道(ViP)”方案的PTH(电镀通孔)通路组成。在这种情况下，通路从板的前面直的到达板的背面，并且电容器放置在板的“背面”上。在这种情况下，假设通路数不能减少和电容器必需尽可能靠近地与电源和接地焊点连接。这种方法的缺点是要求IC的电源和接地引脚的形式非常特殊。另外，为了适应电容器的尺寸，需要退耦的电源和接地引脚需要由信号或不使用的引脚隔开。这个引脚被退耦电容器的体覆盖，因此不能接近进行测试。另外，在该阵列中的电源和接地PTH必需带有衬垫使给路线留下的空间小，不能布线电容器和相邻的不使用通路之间的连接。另外，由于该方法要求在一排/列电容器之间没有通路行/列，因此可以这样安装的退耦电容器的数目有限制。
在最近的设计中目前使用的另一种方法使用先进的PWB工艺。这个方法由在PWB上使用HDI，使不通的和埋藏的通路综合，以便可以进入BGA零件的背面组成。这个方法使设计的自由度最大。在这种情况下，由于前面至背面的连接可以使用许多综合，因此不需要指定零件间距，引脚布局和电容器尺寸。还可以使装入所拥有的空间中的退耦电容器的数目为最大。然而，由于板的成本可能较高，因此这可增加产品的成本。
还已知在板的安装IC面的“背面”上的通路阵列中设置路线通道，如在2003年10月2日公布的美国专利申请公报2003/0183419A1(Miller等人)中所述那样。这个专利申请说明了通路列和排的图形，每一个通路在一个短的连接上带有一个衬垫。该衬垫配置在通路的列和排之间，使得连接形成一定角度。通过改变二个相邻排的二个通路的衬垫角度，可以得到在二个通路列(或二个排)之间的一个路线通道。例如，如果在右列中的通路的连接与水平线成45°角，则左列中的通路的连接形成135°角的一个补角。如其名字所指示的，该通道用于为该阵列的核心处的通路布线。
寻找高性能芯片封装的退耦电容器安装的新的和可接受的方法经常是一场斗争。如所讨论的，这是因为使用比先前设计较紧的间距以及不同的电源和接地结构的新封装的改变引起的。另外，可安装退耦电容器的位置由在相应的印刷电路板上的电路布局和通路结构的总的构型决定的。结果当引入新的组件时，需要引入新的方法。
因此需要可以更成功地实现和进一步改善的格栅阵列安装和封装技术的1.27mm、1.00mm和0.8mm间距及其以下的BGA零件的改善的退耦方法。
发明内容
本发明的目的是要提供一种退耦方法，它可使在日益增加的BGA器件数目中使用的共用通路的配置更合理，从而全部或部分地消除先前技术方法的缺点。
因此，本发明旨在提供一种可将高性能的球栅阵列(BGA)器件安装在PWB的一侧上的印刷线路板(PWB)。该印刷线路板包括：一个改良的通路阵列。改良就在于一列或一行通路的至少一部分被相邻排中的相应的共用通路代替，并且该共用通路与电源供给或电源返回连接；另外，每一个共用通路的通路衬垫的一部分位于PWB的另一侧上，从而可使一个退耦电容器连接在该通路衬垫的两端，使得在二个相邻通路对电源供给和电源返回退耦。
另外，本发明还提供一种安装高性能的集成电路的印刷线路板(PWB)。该PWB包括：在其顶面上，带有球形连接衬垫的BGA列和BGA行的改良的球栅阵列(BGA)接触面图形；电镀通孔(PTH)通路的改良的通路阵列。同时，每一个通路列Col(n)排列在二个相应的BGA列C(11)和C(n+1)之间，并每一个通路排R(k)排列在二个相应的BGA排r(k)和r(k+1)之间，其中放置在该改良的通路阵列的依次的通路排R(k)至R(k+2m-1)上的通路列Col(n)的2m个通路数目减少，以便得到在PWB背面上的自由空间。另外，与列Col(n)相邻和放置在通路阵列的依次的排R(k)至R(k+2m-1)上的通路列C(n+1)中的2m个相应的通路为共用通路。
另外，本发明还提供了将退耦电容器安装在印刷线路板(PWB)上的方法。该PWB具有将BGA器件安装在一个侧面上的接触面图形和使BGA器件与PWB连接的通路阵列。该方法包括减小通路阵列的第一排的一部分中至少二个相邻通路的数目；用与第一排相邻的第二排中的一对共用通路代替该数目减少的通路；分别将共用通路与电源供给和电源返回连接；和为在PWB的另一侧上的每一个通路部分提供一个相应的通路衬垫；和电气上将该退耦电容器连接在该一对共用通路的两端，以使在二个相邻的通路上的电源供给和电源返回退耦。
有利地，因为使用PWB上标准的PTH(电镀通孔)工艺，因此，实现由本发明提出的方法的成本低。
本发明的另一个优点为，与必需小心设计接触面图形和开发有效的处理的PTH ViP方法相反，可以使用标准的工艺来处理在产品上的电容器。这还可避免使用其他工艺，例如充满的通路，来完成同样的任务。利用这些工艺中的一些工艺来完成该任务目前认为是不稳定的和昂贵的。
附图说明
本发明的上述和其他目的、特点和优点从以下结合附图对优选实施例的更详细说明中可以了解。其中：
图1a表示如何使用电镀通孔(PTH)的通道在衬垫(ViP)方法，将退耦电容器安装在板上；
图1b为使用图1a的ViP方法安装在板上的电容器的照片；
图2a和2b表示用于连接BGA零件的引线的HDI工艺(不通和埋藏通路)的使用；
图2c为使用图2a和2b所示的通路得到的放置退耦电容器的“停车场(parking lot)”的照片；
图3为表示使用共用通路如何能够形成路线通道的电路板的俯视图；
图4a为表示根据本发明形成安装退耦电容器的自由空间的共用通路图形的电路板的后视图；
图4b为表示根据本发明形成安装退耦电容器的自由空间的共用通路图形的另一个例子的电路板的后视图；和
图4c为放置在BGA零件下面的PWB的背面上的退耦电容器的照片。
具体实施方式
这里提出的方法的优点是，在BGA零件上的电源和接地引脚的位置设计成可以在通路阵列中形成路线通道，用于将该零件与板连接。这种方法特别适合于将尺寸为0603(0.06英寸×0.03英寸)，0402(0.04英寸×0.02英寸)和0201(0.02英寸×0.01英寸)的退耦电容器安装在1.27mm、1.00mm和0.8mm间距BGAs的通路区域中。
图1a、1b、2a～2c表示先前技术的方法，为了更好地表示本发明提出的方法的优点将在下面说明。
图1a和1b所示的方法目前用于使用电镀通孔(PTH)，将退耦电容器安装在1.27mm和1.00mm间距的BGA零件的板上。这个方法称为通道在衬垫中(ViP)，并且该例子表示安装0805电容器(0.08英寸×0.05英寸)。
图1a表示穿过该电路板的PTH通路-例如通路1.5和5’。通路1由在该板的表面上的环氧树脂2保护，因为它不用于安装零件。当用于安装零件时，相应的通路带有形成电气连接的衬垫。
根据通道在衬垫中方法，退耦电容器100安装在PTH电源和接地通路5和5’中。衬垫6和6’用于钎焊电容器100的引线。为了将0805电容器安装在1.00mm格栅的背面，需要利用与在通路阵列上的通路7相应的信号或不使用的引脚，将需要退耦的IC上的电源和接地引脚5.5’分开。这样，当安装电容器时，通路7被相应的电容器100的体覆盖，不能接近通路7。
这个方法的缺点是，芯片需要具有从上面看形式非常特殊的引脚，另外，电源和接地引脚必需用一个引脚(信号的或不使用的)隔开。另外，ViP方法还有一些处理的问题，即在X射线检查时会产生问题，和不能进入电容器下面的信号引脚。
图2a～2c表示芯片引脚结构有更大柔性的另一个变型。这可以通过使用不通的和埋藏的通路允许进入在BGA零件的背面上的电源和接地引脚的先进的PWB工艺达到。
图2a表示可使在板的顶面(BGA零件侧)上的球形衬垫10与背面上的衬垫14接触的不通和埋藏的一通路综合的一个例子。可以利用不通的通路11和13与埋藏通路12，将电源和接地引脚设在板内的相应的BGA零件引线上。在这种情况下，衬垫14可以在通路阵列的任何排和列中形成。
图2b表示辅助复合通路的另一个例子。如以前一样，板的顶面上(BGA零件侧)的球10之间的触点与背面上的衬垫14连接。在这个例子中，衬垫14在通路阵列中的位置与在BGA零件上的相应引线的位置相适应。
利用这种方法，不需要规定零件的间距，引脚的配置和电容器尺寸，接地和电源可以放置在任何地方的事实使得可有许多间距，尺寸和触点配置的综合。结果，如图2c的照片所示，在BGA的背面上可以形成像“停车场”状的配置。这种方法可使可装入通路阵列中的无功元件(退耦电容器或终端电阻)的数目达到最大，可使设计的自由度高。
然而，由于板的成本较高，这个方法更加增加了产品的成本。
图3为表示使用共用通路如何可以形成自由空间40的电路板的表面层的俯视图。对于BGA零件，例如通路15一类的通路在一个短的连接4上与球形触点衬垫16连接，形成安装时与IC或零件上的相应的引线(球)的触点。从图可看出，在二个相邻的通路列/排之间配置一个球形触点衬垫，和触点4与水平线成一个角度α。应当注意由于球形触点衬垫放置在行和列之间，因此，角度α的值由该排和列之间的距离确定。对于带有等距离的排和列的通路阵列，角度α可以为225°或45°。
在相应的共用通路30的二个侧面上，用30表示的共用通路与放置在通路排和列之间的二个相邻的球形触点衬垫31和32连接。例如，球形衬垫31的触点4’与水平线形成角度α(例如225°)，右边的球形衬垫32的触点4”的角度为β＝α+90(例如-45°)。
如上所述，在用50表示的阵列中配置通路。图3表示6个列Col1～Col6。对于N×K通路阵列，列称为Col(n)，行称为R(k)。球形衬垫也形成一个格栅阵列60，它的触点衬垫放置在列C1，C2等和排r1，r2等中。对于N×K触点衬垫阵列，列称为C(n)，行称为r(k)。阵列60和阵列50之间的偏移给与球形衬垫连接4，4’和4”的长度与角度。
假设多个共用通路占据阵列50的列中的依次的位置，如通路SV1，SV2，SV3...SVm所示。如图所示，共用通路与Col2右边的列C2的相应通路和与Col2左边的列C3的相应通路接触。这样，在Col2中的共用通路30在Col1和Col2之间有球形触点衬垫31。因为BGA零件的相应引线与共用通路连接，因此Col3中不需要通路。
我们称通路数目减小的区域为“自由空间”。如果空缺通路“放置”成特殊图形，则可在通路阵列中得到没有通路的区域。利用获得这种自由空间的共用通路，还可设计各种结构。在图3的例子中，通过减少通路的Col3数目得到的自由空间40的宽度为D1＝2×D-通道尺寸。应当指出，装在自由空间40内的退耦电容器必需比D1小。
对于D为0.8mm(0.0314英寸)或1mm(0.0393英寸)和通路尺寸在0.020英寸～0.030英寸范围内，在最坏情况下，自由空间的宽度D1，对于0.8mm(0.0314英寸)间距为0.0328英寸，对于1mm(0.0394英寸)间距为0.0486英寸。在二种情况下，D1都足以容纳0402电容器(0.04英寸×0.02英寸)和0201电容器(0.02英寸×0.01英寸)。在最坏情况下，自由空间的宽度D1对于D＝1.27mm(0.050英寸)间距为0.070英寸，它足以容纳0603电容器(0.06英寸×0.03英寸)，0402电容器(0.04英寸×0.02英寸)和0201电容器(0.02英寸×0.01英寸)。
一般，BGA器件具有大量的接地和电源引线，因此可以和希望设计封装将在相邻的列和行中的这些引线分组，以便使用用于安装该器件的在通路组件上的共用通路。本发明适用于在二个依次的排和列中具有至少一对电源球形衬垫触点和一对接地衬垫触点的任何BGA。这是因为至少需要二个共用通路，以容纳无源元件(电容器或电阻)的二个引线。换句话说，本发明适用于在球栅阵列60中具有至少2×2子阵列，用于连接二个连续的电源和接地通路。
如所指出的，二个阵列50和60可以不需要在所有的列和行中包括通路/球形触点衬垫。目前已拥有带有数目减少的通路/球形触点衬垫的各种设计，然而，本说明书将这些图形称为阵列。根据本发明，通过减少通路阵列50的通路数得到的图形称为“改良的通路阵列”。
还应指出，术语“列”和“行”是相对的术语，它取决于在图中相应阵列的表示。这样，如果本发明提及由一行和一列表示的通路或衬垫，则如果该列和行的表示互换了，同样的说明也可应用。
另外，为了容纳m个电容器需要偶数个2m的共用通路，在通路阵列中可以准备附加的共用通路(奇数或偶数的附加通路)，但这与本发明无关。还应指出，如果设计要求，可以使用信号引脚的共用通路。另外，本领域的技术人员知道，这与本发明无关，本发明涉及放置退耦电容器。
图4a和4b表示根据本发明，为了提供安装退耦电容器的自由空间的共用通路图形的例子。这些图表示共用通路的二个变型，第一个变型为共用一个通路的球形衬垫形成一个角度，而另一个变型为共用一个通路的球形衬垫为共线的。
图4a为表示通路阵列的5个列，即Col1～Col5的PWB的背面图。应注意球形衬垫用虚线表示，因为它们在PWB的顶部上，只有例如15、30、33一类的通路和相应的通路衬垫占据在背面上的宽大空间。在这个结构中，共用通路30(相应地33等)设在Col3中，相应的球形触点衬垫列设在Col3的左边的右边。这样，包括衬垫31(相应地34)的球形衬垫的列放置在Col2和Col3之间，和包括衬垫32(相应地35)的球形衬垫的列放置在Col3和Col4之间。Col1，Col2和Col5中的通路-例如通路15不共用，而与相应的球形触点衬垫16相关联。
如结合图3所述，在Col4中没有为放置轨迹和放置退耦电容器100提供自由空间的通路。如图所示，每一个电容器100的引线钎焊在相应的电源和接地通路上。例如，电容器100的电源引线与通路30连接，而接地引线与通路33连接。电容器100的体装入自由空间中，不妨碍任何通路，同时，相应的球形衬垫31、32、34和35用于连接BGA零件的引线。
图4b为表示通路阵列的四个列，即Col1～Col4的PWB的背面图。在这个结构中，共用通路30’和33’等设在Col1中，而共用通路35和37设在Col3中。如图所示，球形衬垫触点共线地配置，形成Col1和Col3左边和右边的列。这样，包括衬垫31’的球形触点衬垫的列放置在Col1的左边，而包括衬垫32’的球形衬垫的列放置在Col1和Col2之间。在Col2和Col4中没有为在Col2中放置退耦电容器100和在Col4中放置电容器100’提供相应的自由空间的通路。每一个电容器100的电源引线与通路30’钎焊在一起，而接地引线与通路33’连接。同样，电容器100’的电源引线钎焊在通路36’上，而接地引线与通路37连接。相应的电容器100，100’的体装在自由空间中，不妨碍任何通路，同时，在一PWB的顶上的相应的球形触点衬垫用于与BGA零件的引线连接。
图4c为放置在BGA零件下的PWB的背面上的退耦电容器的照片。
使用这种方法，通过减少通路的列/行或部分列/行的数目，可以在BGA中得到自由空间的列/行或部分列/行。如上所述，通过使用共用通路，可以部分地减小BGA的通路数，为退耦电容器留下空间。当将本发明提供的方法与相应的组装方法结合时，可以将所希望数目的退耦电容器放置在BGA阵列的背面上。结果，可得到在相应IC中电路的高性能工作。
另外，在上述的方法中，在退耦电容器下面没有通路。这表示由于使用标准的PTH通路形成路线和不需要ViP，因此该方法没有与处理有关的问题。

Claims (11)

1.一种用于安装高性能集成电路的印刷线路板，包括：
在所述印刷线路板的顶面上，带有球形连接衬垫(16；31；32)的球栅阵列的列和球栅阵列的行的一个改良的通路阵列；
电镀通孔通路(2；15)的所述改良的通路阵列(50)，每一个通路列Col(n)配置在二个相应的球栅阵列的列C(n)和C(n+1)之间，并且每一个通路行R(k)配置在二个相应的球栅阵列的行r(k)和r(k+1)之间；
其中减少放置在所述改良的通路阵列(50)的依次的通路行R(k)至R(k+2m-1)中的所述通路列Col(n)的2m个通路的数目，以便在所述印刷线路板的背面上得到自由空间(40)；和
其中在与所述列Col(n)相邻的并放置在所述通路阵列的所述依次的通路行R(k)至R(k+2m-1)中的通路列Col(n+1)中，2m个对应的通路为共用通路，
其中所述共用通路与电源供给或电源返回连接，
这样，退耦电容器可以电气上连接在一对共用通路的两端，以在两个相邻通路上使电源供给和电源返回退耦。
2.如权利要求1所述的印刷线路板，其中为了容纳宽度D1基本上相同的m个无源元件，所述自由空间的宽度D1等于二倍所述通路阵列的间距D减去通路尺寸。
3.如权利要求1所述的印刷线路板，其中m至少为1。
4.如权利要求1所述的印刷线路板，其中在所述列Col(n)和所述行R(k)中的第一个共用通路形成到所述列C(n)和所述行r(k)中的第一个相应球形连接衬垫和到所述列C(n+1)和所述行r(k)中的第二个相应的球形连接衬垫的电源触点。
5.如权利要求4所述的印刷线路板，其中在所述列Col(n)和行R(k+1)中的第二个共用通路形成到所述列C(n)和所述行r(k+1)中的第三个相应的球形连接衬垫和到所述列C(n+1)和所述行r(k)中的第四个相应的球形连接衬垫的接地触点。
6.如权利要求1所述的印刷线路板，其中在所述列Col(n)和所述行R(k)中的第一个共用通路形成到所述列C(n)和所述行r(k)中的第一个相应的球形连接衬垫和到所述列C(n+1)和所述行r(k+1)中的第二个相应的球形连接衬垫的电源触点。
7.如权利要求6所述的印刷线路板，其中在所述列Col(n)和行R(k+1)中的第二个共用通路形成到所述列C(n)和所述行r(k+1)中的第三个相应的球形连接衬垫和到所述列C(n+1)和行r(k+2)中的第四个相应的球形连接衬垫的接地触点。
8.如权利要求1所述的印刷线路板，其中在所述列Col(n)和所述行R(k)中的第一个共用通路形成到所述列C(n)和所述行r(k+1)中的第一个相应的球形连接衬垫和到所述列C(n+1)和所述行r(k)中的第二个相应的球形连接衬垫的电源触点。
9.如权利要求8所述的印刷线路板，其中在所述列Col(n)和行R(k+1)中的第二个共用通路形成到所述列C(n)和行r(k+2)中的第三个相应的球形连接衬垫和到所述列C(n+1)和行r(k+1)中的第四个相应的球形连接衬垫的接地触点。
10.如权利要求2所述的印刷线路板，其中所述无源元件为0.06英寸×0.03英寸、0.04英寸×0.02英寸、0.02英寸×0.01英寸或较小的退耦电容器。
11.如权利要求2所述的印刷线路板，其中所述无源元件为0.06英寸×0.03英寸、0.04英寸×0.02英寸、0.02英寸×0.01英寸或较小的电阻。
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