JPS62136098A - 高密度配線基板 - Google Patents

高密度配線基板

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JPS62136098A JP60277580A JP27758085A JPS62136098A JP S62136098 A JPS62136098 A JP S62136098A JP 60277580 A JP60277580 A JP 60277580A JP 27758085 A JP27758085 A JP 27758085A JP S62136098 A JPS62136098 A JP S62136098A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 プリント配線基板の入出力端子接続パッドと基板内配線
パターン接続ビア（Ｖ　Ｉ　Ａ）パッドを素子の外形寸
法内に配置し、素子の改造時、前記入出力端子接続パッ
ドと基板内配線パターン接続■ＩＡパッドを接続した改
造時切断パターンを切断　′し、ディスクリート配線を
使用して入出力端子接続パッドと改造パッドを結合する
ようにし、多層プリント配線基板に搭載する半導体素子
の高密度実装を可能にする。
〔産業上の利用分野〕
本発明は電子機器におけるプリント配線基板に関し、 特に改造性の良い回路パターンを有した高密度配線基板
に関する。
〔従来の技術〕
従来は、第３図に示すように半導体素子（以下素子と云
う）と接続する入出力端子接続パッド３（以下端子パッ
ドと云う）のアース、電源を除く全端子が改造できによ
うに、端子パッド３と基板表面及び、基板内層接続パタ
ーン（７２，７３）で接続した改造パッド５をその外周
即ち、点線で囲んだ素子の投影外周の各辺に所定間隔を
置いて所定数設置し、更にその外側に基板内配線パター
ン接続ＶＩＡパッド４　（以下ＶＩＡパッドと云う）を
配置して改造時切断パターン７１（以下切断パターンと
云う）により接続している。
しかし、前記素子の入出力端子数が多数となると、この
切断パターン７１で接続した改造パッド５とＶＩＡパッ
ド４が三重又は、四重のレイアウトとなり、前記端子パ
ッド３との接続に多数本の基板内層接続パターン７３を
配している。
以上のレイアウトの多層プリント配線基板に素子を実装
し、その素子の改造が必要となると、改造を必要とする
入出力端子の端子パッド３に接続した改造パッド５とＶ
ＩＡパッド４との間の切断パターン７１を切断し、改造
パッド５に改造ワイヤを半田付けしてその他端を任意の
ＶＩＡパッドと接続している。
〔発明が解決しようとする問題点〕
以上説明の従来の素子の実装方法では、端子パッドの外
周に設けた二重以上の改造パッドとＶＩＡパッドにより
、素子の一個の搭載に要する所要面積が大きくなり実装
密度が粗くなる。
又、素子の入出力端子が多くなると周囲のＶＩＡパッド
と改造パッドが多くなり、この改造パッドと端子パッド
を結ぶ接続パターンも多数本となって多層プリント配線
基板の表面だけで配線できず、多くの基板内層接続パタ
ーンにより基板の層数が多くなる。
本発明は以上のような状況から多層プリント配線基板に
搭載する素子の実装密度を高くし、基板の層数を少なく
する高密度配線基板の提供を目的としたものである。
〔問題点を解決するための手段〕
上記問題点は、第２図に示すように素子１の多数の入出
力端子に一致した位置に端子パッド３を配置し、それぞ
れ前記端子パッド３の実線矢印方向の近接した位置にＶ
ＩＡパッド４と基板内接続ＶＩＡ（図示せず）を設け、
素子実装面に切断パターン７１で接続したレイアウトと
する。そして実装した素子１に対し全入出力端子の改造
は不必要のため改造パッド５は、前記パターンの周囲即
ち、素子１の外形寸法より一定の距離を置いた線上に基
板内配線パターン（以下配線パターンと云う）と無接続
で一重に配置する。
そして素子１を改造する時には、その端子パッド３とＶ
ＩＡパッド４を接続する切断パターン７１を切断し、端
子パッド３よりディスクリート配線で最寄りの改造パッ
ド５に接続する本発明の高密度前ｍ基板により解決され
る。
〔作用〕
即ち本発明においては、多数の端子パッド３とＶＩＡパ
ッド４が素子１の外形寸法内に収まり、改造パッド５は
その外周に一重に配置することで素子１の実装ピッチが
小さくなる。
又、改造時にはＶＩＡパッド４と端子パッド３を接続す
る切断パターン７１を切断し、前記端子パッド３よりデ
ィスクリート配線で最寄りの改造パッド５に接続するた
め、この改造パッド５と端子パッド３を結んだ基板表面
接昏パターン７２と基板内層接続パターン７３が不必要
となって基板の層数を少なくできると共に、前記の素子
１実装ピツチが小さくできることにより高密度実装が可
能となる。
〔実施例〕
以下第１図〜第２図について本発明の一実施例を説明す
る。
第１図は本実施例による高密度配線基板の斜視図である
。
図に示すように多数の入出力端子を有する素子１を所定
個搭載する多層のプリント配線基板２例えば、銅張りを
施した絶縁基板をホトエツチングにより所定の配線パタ
ーンを形成し複数枚を積層した最上層の外層基板の実装
面に、第２図に示すように各素子１の入出力端子に対応
する位置に端子パッド３を所定個配置し、その端子パッ
ド３に対し実線矢印方向で隣接する端子パッド３の中間
位置となる距離でＶＩＡパッド４と基板内接続ＶＩＡ（
図示せず）を設け、前記端子パッド３と切断パターン７
１で接続したレイアウトとする。
又、これら端子パッド３及び、ＶＩＡパッド４に対し改
造パッド５は、前記回路の配線パターンと独立して前述
のレイアウトしたパターンの外周即ち、素子１の外形寸
法より一定の間隔を置いた四角形の線上に端子パッド３
と同一ピッチで配置する。そして従来配線していた各層
の基板内層接続パターン７３を皆無とし、上記基板内接
続ＶＩＡと接続する所要回路の配線パターンのみを形成
して多層に積層する。
この多層プリント配線基板２に素子１を実装し改造を要
する時は、素子１の実装前又は、素子を取り外した後、
第１図に示すようＶＩＡパッド４と端子パッド３を結合
している切断パターン７１を専用工具を用いて切断し、
端子パッド３よりディスクリート配線６で最寄りの改造
パッド５に接続し、更にこの改造パッド５から改造ワイ
ヤ５１で引き出してその先端を任意のＶＩＡパッド４と
接続した改造パッド５に結合する。
以上説明の多層プリント配線基板２により基板内層接続
パターン７３を皆無にすると共に、端子パッド３外周の
改造パターン面積を減少させることができ、素子の高密
度実装が可能となる。
尚本方式は、ディスクリート配線６を多層プリント配線
基板２の表面に接着剤で固定することにより、フリップ
チップ素子及び、バンプ形式のパンケージのように素子
１と基板表面との隙間が少ない実装にも適用可能である
。
〔発明の効果〕
以上説明したように本発明によれば、極めて簡単なパタ
ーンで改造用パッドを配置することにより素子の高密度
実装ができ、改造パッドへの基板内層接続パターンも無
いため素子間の配線ディレィも小さくなり性能が向上す
ると共に、基板サイズも小さくなり、且つ基板層数も少
なくなって基板コストも低下する等著しい経済的の効果
が期待でき工業的には極めて有用である。
【図面の簡単な説明】
第１図は本発明の一実施例による素子の高密度実装方式
を示す斜視図、 第２図は実施例による素子−個分のパターンを説明する
図、 第３図は従来方法における素子−個分のパターンを説明
する図である。 図において、 １は半導体素子、 ２はプリント配線基板、 ３は入出力端子接続パッド、 ４は基板内配線パターン接続ＶＩＡパッド、５は改造パ
ッド、 ５１は改造ワイヤ、 ６はディスクリート配線、 ７１は改造時切断パターン、 ７２は基板表面接続パターン、 ７３は基板内層接続パターン、 夛 ｆｓｌ　　図 銅化４列のパターンｆｔ説明す引Ｚ 第　２　図

Claims (1)

    【特許請求の範囲】
  1. 　半導体素子（１）と接続する多数の入出力端子接続パ
    ッド（３）に対し、近接した位置で改造時切断パターン
    （７１）で接続した基板内配線パターン接続ＶＩＡパッ
    ド（４）と、その外周に基板内配線パターンと無接続の
    多数の改造用パッド（５）を実装面に設けた多層プリン
    ト配線基板（２）と、前記入出力端子接続パッド（３）
    と改造用パッド（５）を接続するディスクリート配線（
    ６）を備えてなることを特徴とする高密度配線基板。
JP60277580A 1985-12-09 1985-12-09 高密度配線基板 Granted JPS62136098A (ja)

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DE8686309571T DE3669431D1 (de) 1985-12-09 1986-12-09 Gedruckte schaltungsplatte mit hoher dichte.
EP86309571A EP0226433B1 (en) 1985-12-09 1986-12-09 High density printed wiring board
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