JPH0227838B2 - - Google Patents

Info

Publication number
JPH0227838B2
JPH0227838B2 JP60277580A JP27758085A JPH0227838B2 JP H0227838 B2 JPH0227838 B2 JP H0227838B2 JP 60277580 A JP60277580 A JP 60277580A JP 27758085 A JP27758085 A JP 27758085A JP H0227838 B2 JPH0227838 B2 JP H0227838B2
Authority
JP
Japan
Prior art keywords
board
pad
pads
terminal
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP60277580A
Other languages
English (en)
Other versions
JPS62136098A (ja
Inventor
Kyotaka Seyama
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP60277580A priority Critical patent/JPS62136098A/ja
Priority to DE8686309571T priority patent/DE3669431D1/de
Priority to ES86309571T priority patent/ES2014239B3/es
Priority to EP86309571A priority patent/EP0226433B1/en
Publication of JPS62136098A publication Critical patent/JPS62136098A/ja
Priority to US07/327,424 priority patent/US4912603A/en
Publication of JPH0227838B2 publication Critical patent/JPH0227838B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0286—Programmable, customizable or modifiable circuits
    • H05K1/0292—Programmable, customizable or modifiable circuits having a modifiable lay-out, i.e. adapted for engineering changes or repair
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/114—Pad being close to via, but not surrounding the via
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10704—Pin grid array [PGA]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10719—Land grid array [LGA]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49156—Manufacturing circuit on or in base with selective destruction of conductive paths

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

【発明の詳細な説明】 〔概要〕 プリント配線基板の入出力端子接続パツドと基
板内配線パターン接続ビア（VIA）パツドを素
子の外形寸法内に配置し、素子の改造時、前記入
出力端子接続パツドと基板内配線パターン接続
VIAパツドを接続した改造時切断パターンを切
断し、デイスクリート配線を使用して入出力端子
接続パツドと改造パツドを結合するようにし、多
層プリント配線基板に搭載する半導体素子の高密
度実装を可能にする。
〔産業上の利用分野〕
本発明は電子機器におけるプリント配線基板に
関し、 特に改造性の良い回路パターンを有した高密度
配線基板に関する。
〔従来の技術〕 従来は、第３図に示すように半導体素子（以下
素子と云う）と接続する入出力端子接続パツド３
（以下端子パツドと云う）のアース、電源を除く
全端子が改造できにように、端子パツド３と基板
表面及び、基板内層接続パターン７２，７３で接
続した改造パツド５をその外周即ち、点線で囲ん
だ素子の投影外周の各辺に所定間隔を置いて所定
数設置し、更にその外側に基板内配線パターン接
続VIAパツド４（以下VIAパツドと云う）を配
置して改造時切断パターン７１（以下切断パター
ンと云う）により接続している。
しかし、前記素子の入出力端子数が多数となる
と、この切断パターン７１で接続した改造パツド
５とVIAパツド４が三重又は、四重のレイアウ
トとなり、前記端子パツド３との接続に多数本の
基板内層接続パターン７３を配している。
以上のレイアウトの多層プリント配線基板に素
子を実装し、その素子の改造が必要となると、改
造を必要とする入出力端子の接続パツド３に接続
した改造パツド５とVIAパツド４との間の切断
パターン７１を切断し、改造パツド５に改造ワイ
ヤを半田付けしてその他端を任意のVIAパツド
と接続している。
〔発明が解決しようとする問題点〕
以上説明の従来の素子の実装方法では、端子パ
ツドの外周に設けた二重以上の改造パツドと
VIAパツドにより、素子の一個の搭載に要する
所要面積が大きくなり実装密度が粗くなる。
又、素子の入出力端子が多くなると周囲の
VIAパツドと改造パツドが多くなり、この改造
パツドと端子パツドを結ぶ接続パターンも多数本
となつて多層プリント配線基板の表面だけで配線
できず、多くの基板内層接続パターンにより基板
の層数が多くなる。
本発明は以上のような状況から多層プリント配
線基板に搭載する素子の実装密度を高くし、基板
の層数を少なくする高密度配線基板の提供を目的
としたものである。
〔問題点を解決するための手段〕
上記問題点は、第２図に示すように素子１の多
数の入出力端子に一致した位置に端子パツド３を
配置し、それぞれ前記端子パツド３の実線矢印方
向の近接した位置にVIAパツド４と基板内接続
VIA（図示せず）を設け、素子実装面に切断パタ
ーン７１で接続したレイアウトとする。そして実
装した素子１に対し全入出力端子の改造は不必要
のため改造パツド５は、前記パターンの周囲即
ち、素子１の外形寸法より一定の距離を置いた線
上に基板内配線パターン（以下配線パターンと云
う）と無接続で一重に配置する。
そして素子１を改造する時には、その端子パツ
ド３とVIAパツド４を接続する切断パターン７
１を切断し、端子パツド３よりデイスクリート配
線で最寄りの改造パツド５に接続する本発明の高
密度配線基板により解決される。
〔作用〕
即ち本発明においては、多数の端子パツド３と
VIAパツド４が素子１の外形寸法内に収まり、
改造パツド５はその外周に一重に配置することで
素子１の実装ピツチが小さくなる。
又、改造時にはVIAパツド４と端子パツド３
を接続する切断パターン７１を切断し、前記端子
パツド３よりデイスクリート配線で最寄りの改造
パツド５に接続するため、この改造パツド５と端
子パツド３を結んだ基板表面接続パターン７２と
基板内層接続パターン７３が不必要となつて基板
の層数を少なくできると共に、前記の素子１実装
ピツチが小さくできることにより高密度実装が可
能となる。
〔実施例〕
以下第１図〜第２図について本発明の一実施例
を説明する。
第１図は本実施例による高密度配線基板の斜視
図である。
図に示すように多数の入出力端子を有する素子
１を所定個搭載する多層のプリント配線基板２例
えば、銅張りを施した絶縁基板をホトエツチング
により所定の配線パターンを形成し複数枚を積層
した最上層の外層基板の実装面に、第２図に示す
ように各素子１の入出力端子に対応する位置に端
子パツド３を所定個配置し、その端子パツド３に
対し実線矢印方向で隣接する端子パツド３の中間
位置となる距離でVIAパツド４と基板内接続
VIA（図示せず）を設け、前記端子パツド３と切
断パターン７１で接続したレイアウトとする。
又、これら端子パツド３及び、VIAパツド４
に対し改造パツド５は、前記回路の配線パターン
と独立して前述のレイアウトしたパターンの外周
即ち、素子１の外形寸法より一定の間隔を置いた
四角形の線上に端子パツド３と同一ピツチで配置
する。そして従来配線していた各層の基板内層接
続パターン７３を皆無とし、上記基板内接続
VIAと接続する所要回路の配線パターンのみを
形成して多層に積層する。
この多層プリント配線基板２に素子１を実装し
改造を要する時は、素子１の実装前又は、素子を
取り外した後、第１図に示すようVIAパツド４
と端子パツド３を結合している切断パターン７１
を専用工具を用いて切断し、端子パツド３よりデ
イスクリート配線６で最寄りの改造パツド５に接
続し、更にこの改造パツド５から改造ワイヤ５１
で引き出してその先端を任意のVIAパツド４と
接続した改造パツド５に結合する。
以上説明の多層プリント配線基板２により基板
内層接続配線パターン７３を皆無にすると共に、
端子パツド３外周の改造パターン面積を減少させ
ることができ、素子の高密度実装が可能となる。
尚本方式は、デイスクリート配線６を多層プリ
ント配線基板２の表面に接着剤で固定することに
より、フリツプチツプ素子及び、バンプ形式のパ
ツケージのように素子１と基板表面との隙間が少
ない実装にも適用可能である。
〔発明の効果〕
以上説明したように本発明によれば、極めて簡
単なパターンで改造用パツドを配置することによ
り素子の高密度実装ができ、改造パツドへの基板
内層接続パターンも無いため素子間の配線デイレ
イも小さくなり性能が向上すると共に、基板サイ
ズも小さくなり、且つ基板層数も少なくなつて基
板コストも低下する等著しい経済的の効果が期待
でき工業的には極めて有用である。
【図面の簡単な説明】
第１図は本発明の一実施例による素子の高密度
実装方式を示す斜視図、第２図は実施例による素
子一個分のパターンを説明する図、第３図は従来
方法における素子一個分のパターンを説明する図
である。 図において、１は半導体素子、２はプリント配
線基板、３は入出力端子接続パツド、４は基板内
配線パターン接続VIAパツド、５は改造パツド、
５１は改造ワイヤ、６はデイスクリート配線、７
１は改造時切断パターン、７２は基板表面接続パ
ターン、７３は基板内層接続パターン、を示す。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体素子１と接続する多数の入出力端子接
    続パツド３に対し、近接した位置で改造時切断パ
    ターン７１で接続した基板内配線パターン接続
    VIAパツド４と、その外周に基板内配線パター
    ンと無接続の多数の改造用パツド５を実装面に設
    けた多層プリント配線基板２と、前記入出力端子
    接続パツド３と改造用パツド５を接続するデイス
    クリート配線６を備えてなることを特徴とする高
    密度配線基板。
JP60277580A 1985-12-09 1985-12-09 高密度配線基板 Granted JPS62136098A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP60277580A JPS62136098A (ja) 1985-12-09 1985-12-09 高密度配線基板
DE8686309571T DE3669431D1 (de) 1985-12-09 1986-12-09 Gedruckte schaltungsplatte mit hoher dichte.
ES86309571T ES2014239B3 (es) 1985-12-09 1986-12-09 Tablero de instalacion electrica impreso de alta densidad.
EP86309571A EP0226433B1 (en) 1985-12-09 1986-12-09 High density printed wiring board
US07/327,424 US4912603A (en) 1985-12-09 1989-03-23 High density printed wiring board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60277580A JPS62136098A (ja) 1985-12-09 1985-12-09 高密度配線基板

Publications (2)

Publication Number Publication Date
JPS62136098A JPS62136098A (ja) 1987-06-19
JPH0227838B2 true JPH0227838B2 (ja) 1990-06-20

Family

ID=17585448

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60277580A Granted JPS62136098A (ja) 1985-12-09 1985-12-09 高密度配線基板

Country Status (5)

Country Link
US (1) US4912603A (ja)
EP (1) EP0226433B1 (ja)
JP (1) JPS62136098A (ja)
DE (1) DE3669431D1 (ja)
ES (1) ES2014239B3 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10381251B2 (en) 2002-06-19 2019-08-13 Murata Machinery Ltd. Automated material handling system for semiconductor manufacturing based on a combination of vertical carousels and overhead hoists

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2634340B1 (fr) * 1988-07-13 1994-06-17 Thomson Csf Dispositif d'interconnexion entre un circuit integre et un circuit electrique, application du dispositif a la connexion d'un circuit integre notamment a un circuit imprime, et procede de fabrication du dispositif
US5162792A (en) * 1990-08-03 1992-11-10 American Telephone And Telegraph Company On-the-fly arrangement for interconnecting leads and connectors
US5155577A (en) * 1991-01-07 1992-10-13 International Business Machines Corporation Integrated circuit carriers and a method for making engineering changes in said carriers
US5155302A (en) * 1991-06-24 1992-10-13 At&T Bell Laboratories Electronic device interconnection techniques
AU3415095A (en) * 1994-09-06 1996-03-27 Sheldahl, Inc. Printed circuit substrate having unpackaged integrated circuit chips directly mounted thereto and method of manufacture
US5784262A (en) * 1995-11-06 1998-07-21 Symbios, Inc. Arrangement of pads and through-holes for semiconductor packages
US5774340A (en) * 1996-08-28 1998-06-30 International Business Machines Corporation Planar redistribution structure and printed wiring device
US6162997A (en) * 1997-06-03 2000-12-19 International Business Machines Corporation Circuit board with primary and secondary through holes
US6310398B1 (en) 1998-12-03 2001-10-30 Walter M. Katz Routable high-density interfaces for integrated circuit devices
GB9828656D0 (en) 1998-12-23 1999-02-17 Northern Telecom Ltd High density printed wiring board having in-via surface mounting pads
US6077766A (en) * 1999-06-25 2000-06-20 International Business Machines Corporation Variable thickness pads on a substrate surface
EP1098555B1 (en) * 1999-11-02 2008-07-23 Canon Kabushiki Kaisha Printed-wiring board
KR100400032B1 (ko) 2001-02-07 2003-09-29 삼성전자주식회사 와이어 본딩을 통해 기판 디자인을 변경하는 반도체 패키지
US6707683B1 (en) * 2001-07-27 2004-03-16 Daktronics, Inc. Circuit board having improved soldering characteristics
US6713686B2 (en) * 2002-01-18 2004-03-30 International Business Machines Corporation Apparatus and method for repairing electronic packages
CN1659810B (zh) * 2002-04-29 2012-04-25 三星电子株式会社 直接连接信号传送系统
US7750446B2 (en) 2002-04-29 2010-07-06 Interconnect Portfolio Llc IC package structures having separate circuit interconnection structures and assemblies constructed thereof
US6891272B1 (en) 2002-07-31 2005-05-10 Silicon Pipe, Inc. Multi-path via interconnection structures and methods for manufacturing the same
US7014472B2 (en) * 2003-01-13 2006-03-21 Siliconpipe, Inc. System for making high-speed connections to board-mounted modules
JP5223571B2 (ja) * 2008-09-30 2013-06-26 富士通株式会社 半導体装置、基板設計方法、基板設計装置
KR101736984B1 (ko) * 2010-09-16 2017-05-17 삼성전자 주식회사 벌집형 범프 패드를 갖는 반도체 패키지 기판용 인쇄회로기판 및 이를 포함하는 반도체 패키지
WO2013095492A1 (en) * 2011-12-22 2013-06-27 Intel Corporation Interconnect arrangement for hexagonal attachment configurations
US9651585B2 (en) * 2013-12-18 2017-05-16 National Instruments Corporation Via layout techniques for improved low current measurements

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3777221A (en) * 1972-12-18 1973-12-04 Ibm Multi-layer circuit package
US4016463A (en) * 1973-10-17 1977-04-05 Amdahl Corporation High density multilayer printed circuit card assembly and method
FR2404990A1 (fr) * 1977-10-03 1979-04-27 Cii Honeywell Bull Substrat d'interconnexion de composants electroniques a circuits integres, muni d'un dispositif de reparation
DE3020196C2 (de) * 1980-05-28 1982-05-06 Ruwel-Werke Spezialfabrik für Leiterplatten GmbH, 4170 Geldern Mehrebenen-Leiterplatte und Verfahren zu deren Herstellung
US4302625A (en) * 1980-06-30 1981-11-24 International Business Machines Corp. Multi-layer ceramic substrate
US4489364A (en) * 1981-12-31 1984-12-18 International Business Machines Corporation Chip carrier with embedded engineering change lines with severable periodically spaced bridging connectors on the chip supporting surface
US4521449A (en) * 1984-05-21 1985-06-04 International Business Machines Corporation Process for forming a high density metallurgy system on a substrate and structure thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10381251B2 (en) 2002-06-19 2019-08-13 Murata Machinery Ltd. Automated material handling system for semiconductor manufacturing based on a combination of vertical carousels and overhead hoists

Also Published As

Publication number Publication date
EP0226433A2 (en) 1987-06-24
ES2014239B3 (es) 1990-07-01
EP0226433A3 (en) 1987-09-02
US4912603A (en) 1990-03-27
DE3669431D1 (de) 1990-04-12
EP0226433B1 (en) 1990-03-07
JPS62136098A (ja) 1987-06-19

Similar Documents

Publication Publication Date Title
JPH0227838B2 (ja)
KR930010086B1 (ko) 반도체 집적회로장치
JPH0677618A (ja) 電子パッケージおよびその作成方法
JPH0236285Y2 (ja)
JPS594873B2 (ja) 印刷配線板
JP2002261402A (ja) 電子回路ユニットの回路基板
JPH04273451A (ja) 半導体装置
US5184284A (en) Method and apparatus for implementing engineering changes for integrated circuit module
JPS60160641A (ja) リ−ドレスパツケ−ジｉｃの基板実装方法
JPH0621628A (ja) 印刷配線板
JPH053402A (ja) 混成集積回路装置
JPS63213399A (ja) 基板改造方法及びその構造
JPH0735413Y2 (ja) 混成集積回路におけるチツプ電子部品の取付構造
JPH0442930Y2 (ja)
JP2697345B2 (ja) 混成集積回路
JPH03297151A (ja) プリント配線板
JPS61189695A (ja) 多層プリント板の配線パタ−ン構造
JPH09199819A (ja) 基板上の配線端子間の接続構造
JPH02213148A (ja) テープキャリア
JPH0432762Y2 (ja)
JP3045592B2 (ja) 複数の芯導体を有する層間接続体付き配線板
JPH0955450A (ja) 実装基板
JPH01145888A (ja) 印刷配線板
JPH0548239A (ja) 回路基板の形成方法
JPH0297042A (ja) 電子部品搭載用基板

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term