JPH0227838B2 - - Google Patents

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JPH0227838B2
JPH0227838B2 JP60277580A JP27758085A JPH0227838B2 JP H0227838 B2 JPH0227838 B2 JP H0227838B2 JP 60277580 A JP60277580 A JP 60277580A JP 27758085 A JP27758085 A JP 27758085A JP H0227838 B2 JPH0227838 B2 JP H0227838B2
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Description

【発明の詳細な説明】 〔概要〕 プリント配線基板の入出力端子接続パツドと基
板内配線パターン接続ビア（VIA）パツドを素
子の外形寸法内に配置し、素子の改造時、前記入
出力端子接続パツドと基板内配線パターン接続
VIAパツドを接続した改造時切断パターンを切
断し、デイスクリート配線を使用して入出力端子
接続パツドと改造パツドを結合するようにし、多
層プリント配線基板に搭載する半導体素子の高密
度実装を可能にする。
〔産業上の利用分野〕
本発明は電子機器におけるプリント配線基板に
関し、 特に改造性の良い回路パターンを有した高密度
配線基板に関する。
〔従来の技術〕 従来は、第３図に示すように半導体素子（以下
素子と云う）と接続する入出力端子接続パツド３
（以下端子パツドと云う）のアース、電源を除く
全端子が改造できにように、端子パツド３と基板
表面及び、基板内層接続パターン７２，７３で接
続した改造パツド５をその外周即ち、点線で囲ん
だ素子の投影外周の各辺に所定間隔を置いて所定
数設置し、更にその外側に基板内配線パターン接
続VIAパツド４（以下VIAパツドと云う）を配
置して改造時切断パターン７１（以下切断パター
ンと云う）により接続している。
しかし、前記素子の入出力端子数が多数となる
と、この切断パターン７１で接続した改造パツド
５とVIAパツド４が三重又は、四重のレイアウ
トとなり、前記端子パツド３との接続に多数本の
基板内層接続パターン７３を配している。
以上のレイアウトの多層プリント配線基板に素
子を実装し、その素子の改造が必要となると、改
造を必要とする入出力端子の接続パツド３に接続
した改造パツド５とVIAパツド４との間の切断
パターン７１を切断し、改造パツド５に改造ワイ
ヤを半田付けしてその他端を任意のVIAパツド
と接続している。
〔発明が解決しようとする問題点〕
以上説明の従来の素子の実装方法では、端子パ
ツドの外周に設けた二重以上の改造パツドと
VIAパツドにより、素子の一個の搭載に要する
所要面積が大きくなり実装密度が粗くなる。
又、素子の入出力端子が多くなると周囲の
VIAパツドと改造パツドが多くなり、この改造
パツドと端子パツドを結ぶ接続パターンも多数本
となつて多層プリント配線基板の表面だけで配線
できず、多くの基板内層接続パターンにより基板
の層数が多くなる。
本発明は以上のような状況から多層プリント配
線基板に搭載する素子の実装密度を高くし、基板
の層数を少なくする高密度配線基板の提供を目的
としたものである。
〔問題点を解決するための手段〕
上記問題点は、第２図に示すように素子１の多
数の入出力端子に一致した位置に端子パツド３を
配置し、それぞれ前記端子パツド３の実線矢印方
向の近接した位置にVIAパツド４と基板内接続
VIA（図示せず）を設け、素子実装面に切断パタ
ーン７１で接続したレイアウトとする。そして実
装した素子１に対し全入出力端子の改造は不必要
のため改造パツド５は、前記パターンの周囲即
ち、素子１の外形寸法より一定の距離を置いた線
上に基板内配線パターン（以下配線パターンと云
う）と無接続で一重に配置する。
そして素子１を改造する時には、その端子パツ
ド３とVIAパツド４を接続する切断パターン７
１を切断し、端子パツド３よりデイスクリート配
線で最寄りの改造パツド５に接続する本発明の高
密度配線基板により解決される。
〔作用〕
即ち本発明においては、多数の端子パツド３と
VIAパツド４が素子１の外形寸法内に収まり、
改造パツド５はその外周に一重に配置することで
素子１の実装ピツチが小さくなる。
又、改造時にはVIAパツド４と端子パツド３
を接続する切断パターン７１を切断し、前記端子
パツド３よりデイスクリート配線で最寄りの改造
パツド５に接続するため、この改造パツド５と端
子パツド３を結んだ基板表面接続パターン７２と
基板内層接続パターン７３が不必要となつて基板
の層数を少なくできると共に、前記の素子１実装
ピツチが小さくできることにより高密度実装が可
能となる。
〔実施例〕
以下第１図〜第２図について本発明の一実施例
を説明する。
第１図は本実施例による高密度配線基板の斜視
図である。
図に示すように多数の入出力端子を有する素子
１を所定個搭載する多層のプリント配線基板２例
えば、銅張りを施した絶縁基板をホトエツチング
により所定の配線パターンを形成し複数枚を積層
した最上層の外層基板の実装面に、第２図に示す
ように各素子１の入出力端子に対応する位置に端
子パツド３を所定個配置し、その端子パツド３に
対し実線矢印方向で隣接する端子パツド３の中間
位置となる距離でVIAパツド４と基板内接続
VIA（図示せず）を設け、前記端子パツド３と切
断パターン７１で接続したレイアウトとする。
又、これら端子パツド３及び、VIAパツド４
に対し改造パツド５は、前記回路の配線パターン
と独立して前述のレイアウトしたパターンの外周
即ち、素子１の外形寸法より一定の間隔を置いた
四角形の線上に端子パツド３と同一ピツチで配置
する。そして従来配線していた各層の基板内層接
続パターン７３を皆無とし、上記基板内接続
VIAと接続する所要回路の配線パターンのみを
形成して多層に積層する。
この多層プリント配線基板２に素子１を実装し
改造を要する時は、素子１の実装前又は、素子を
取り外した後、第１図に示すようVIAパツド４
と端子パツド３を結合している切断パターン７１
を専用工具を用いて切断し、端子パツド３よりデ
イスクリート配線６で最寄りの改造パツド５に接
続し、更にこの改造パツド５から改造ワイヤ５１
で引き出してその先端を任意のVIAパツド４と
接続した改造パツド５に結合する。
以上説明の多層プリント配線基板２により基板
内層接続配線パターン７３を皆無にすると共に、
端子パツド３外周の改造パターン面積を減少させ
ることができ、素子の高密度実装が可能となる。
尚本方式は、デイスクリート配線６を多層プリ
ント配線基板２の表面に接着剤で固定することに
より、フリツプチツプ素子及び、バンプ形式のパ
ツケージのように素子１と基板表面との隙間が少
ない実装にも適用可能である。
〔発明の効果〕
以上説明したように本発明によれば、極めて簡
単なパターンで改造用パツドを配置することによ
り素子の高密度実装ができ、改造パツドへの基板
内層接続パターンも無いため素子間の配線デイレ
イも小さくなり性能が向上すると共に、基板サイ
ズも小さくなり、且つ基板層数も少なくなつて基
板コストも低下する等著しい経済的の効果が期待
でき工業的には極めて有用である。
【図面の簡単な説明】
第１図は本発明の一実施例による素子の高密度
実装方式を示す斜視図、第２図は実施例による素
子一個分のパターンを説明する図、第３図は従来
方法における素子一個分のパターンを説明する図
である。 図において、１は半導体素子、２はプリント配
線基板、３は入出力端子接続パツド、４は基板内
配線パターン接続VIAパツド、５は改造パツド、
５１は改造ワイヤ、６はデイスクリート配線、７
１は改造時切断パターン、７２は基板表面接続パ
ターン、７３は基板内層接続パターン、を示す。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体素子１と接続する多数の入出力端子接
    続パツド３に対し、近接した位置で改造時切断パ
    ターン７１で接続した基板内配線パターン接続
    VIAパツド４と、その外周に基板内配線パター
    ンと無接続の多数の改造用パツド５を実装面に設
    けた多層プリント配線基板２と、前記入出力端子
    接続パツド３と改造用パツド５を接続するデイス
    クリート配線６を備えてなることを特徴とする高
    密度配線基板。
JP60277580A 1985-12-09 1985-12-09 高密度配線基板 Granted JPS62136098A (ja)

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JP60277580A JPS62136098A (ja) 1985-12-09 1985-12-09 高密度配線基板
DE8686309571T DE3669431D1 (de) 1985-12-09 1986-12-09 Gedruckte schaltungsplatte mit hoher dichte.
EP86309571A EP0226433B1 (en) 1985-12-09 1986-12-09 High density printed wiring board
ES86309571T ES2014239B3 (es) 1985-12-09 1986-12-09 Tablero de instalacion electrica impreso de alta densidad.
US07/327,424 US4912603A (en) 1985-12-09 1989-03-23 High density printed wiring board

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JPS62136098A JPS62136098A (ja) 1987-06-19
JPH0227838B2 true JPH0227838B2 (ja) 1990-06-20

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ID=17585448

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EP (1) EP0226433B1 (ja)
JP (1) JPS62136098A (ja)
DE (1) DE3669431D1 (ja)
ES (1) ES2014239B3 (ja)

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