JP2938733B2 - Cadシステムにおける部品配置方法 - Google Patents

Cadシステムにおける部品配置方法

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JP2938733B2
JP2938733B2 JP5282993A JP28299393A JP2938733B2 JP 2938733 B2 JP2938733 B2 JP 2938733B2 JP 5282993 A JP5282993 A JP 5282993A JP 28299393 A JP28299393 A JP 28299393A JP 2938733 B2 JP2938733 B2 JP 2938733B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、CADシステムにおけ
る部品配置方法に関するものである。
【0002】
【従来の技術】一般にCADシステムを使用したプリン
ト基板の設計は、配置すべき素子(部品)を指定するこ
とにより、当該素子が必要とするパッド等を配置するこ
とが行われている。
【0003】システム中では、素子の指定情報に基づい
て部品ライブラリ中の対応する部品実装情報をアクセス
し、該部品実装情報に含まれるパッドサイズ情報、ある
いは周辺に配置される素子種類の制限等の情報をもとに
パッド等の配置計画を作成する。
【0004】
【発明が解決しようとする課題】一方、同一の素子を配
置する場合であっても、基板の裏面に配置する場合に
は、例えばパッドの寸法の例に取ると、ハンダ付け時の
素子リードの仮保持力を高める必要から、パッドの寸法
を表面側より大きくする等、異なった条件で配置計画を
立てなければならないことがある。
【0005】かかる状況の下で、同一部品の正しい配置
計画を作成するためには、従来、同一部品であっても表
面用と裏面用として管理番号を異ならせる等して区別し
た状態で個別に部品ライブラリに登録しておく必要があ
り、管理が面倒な上に、設計時においても、同一部品を
配置するに関わらず、あたかも異なった部品を配置する
ようにして部品を指定する必要があり、作業効率が悪い
という欠点を有するものであった。
【0006】本発明は、以上の欠点を解消すべくなされ
たものであって、基板の表裏面を意識することなく部品
配置を設計することのできるCADシステムにおける部
品配置方法を提供することを目的とする。
【0007】
【課題を解決するための手段】本発明によれば上記目的
は、実施例に対応する図1に示すように、部品ライブラ
リ1中の部品実装情報2に基づいて実装対象部品の基板
上への配置計画を出力するCADシステムにおける部品
配置方法であって、前記部品実装情報2は、基板表面へ
の実装時に採用されるパッドサイズ情報31等の実体情
報3と、基板裏面への実装時に実体情報3が異なること
を示すフラグ情報4とから構成されるメイン実装情報5
と、基板裏面への実装時に採用される実体情報3’から
なるサブ実装情報6とから構成され、基板裏面への部品
実装時には、前記フラグ情報4に基づいてメイン実装情
報5、あるいはサブ実装情報6中の実体情報3、3’を
選択的に参照して部品の配置を計画するCADシステム
における部品配置方法を提供することにより達成され
る。
【0008】
【作用】部品ライブラリ1における部品実装情報2は、
メイン実装情報5とサブ実装情報6とから構成される。
メイン実装情報5は、基板表面に実装する際の種々の実
体情報3と、表裏面で実体情報3、3’が異なることを
示すフラグ情報4とから構成され、サブ実装情報6に
は、裏面への実装に際してのみ使用される実体情報3’
が含まれる。
【0009】しかして、基板表面への部品実装計画を立
てる際には、メイン実装情報5中の実体情報3が参照さ
れ、基板裏面への部品実装計画立案の際には、フラグ情
報4の状態により、メイン実装情報5、あるいはサブ実
装情報6中の実体情報3、3’が参照される。
【0010】この結果、同一部品は、部品ライブラリ1
中で表裏面に関わらず同一部品として管理することがで
き、設計時に特別な意識をする必要がなくなる。
【0011】
【実施例】以下、本発明の望ましい実施例を添付図面に
基づいて詳細に説明する。図1に本発明の実施例に係る
部品ライブラリ1のファイル構造を示し、部品番号7を
ヘッダとしてその下層に部品実装情報2を配置して構成
される。
【0012】部品実装情報2は、メイン実装情報5とサ
ブ実装情報6とに階層化されており、メイン実装情報5
には、部品を基板上に配置する際に必要な情報、この実
施例においては、リード接合用パッドの寸法を記憶した
パッドサイズ情報31、部品のリード間隔を記憶したピ
ン間隔情報32、隣接配置が禁止される部品を記憶した
実装限界情報33、およびシルク印刷情報34からなる
実体情報3を含んでいる。
【0013】一方、サブ実装情報6は、上記メイン実装
情報5のうち、基板の表裏によって情報内容を異ならせ
る必要の或る項目の実体情報3’、この実施例において
は、パッドサイズ情報31’、および実装限界情報3
3’から構成される。
【0014】さらに、上述したメイン実装情報5には、
フラグ情報4が含まれる。フラグ情報4は、基板の表裏
によって情報内容を異ならせる必要の或る実体情報3に
対して各々設けられており、パッドサイズフラグ情報4
1、および実装限界フラグ情報42からなる。
【0015】かかるファイル構造を有する部品ライブラ
リ1への部品実装情報2の登録は、メイン実装情報5に
実体情報3を登録することにより行われる。登録時にお
いて実体情報3が基板の表裏で異なる場合には、関係す
るフラグ情報4に例えば”1”を立てて表面側の実体情
報3をメイン実装情報5に、裏面側の実体情報3’をサ
ブ実装情報6に登録する。
【0016】これに対し、実体情報3が表裏で同一の場
合には、フラグ情報4を”0”としたままで、当該実体
情報3をメイン実装情報5側に登録する。次に、かかる
部品ライブラリ1のアクセス手順を図2に示す。部品ラ
イブラリ1へのアクセスに際して、予め基板の表面への
実装計画を行うのか、あるいは基板裏面への実装計画を
立てるのかは予め決定されているために、実装部品が指
定され、当該部品実装情報2がアクセスされると、先
ず、実装面情報に基づいて、制御が分岐される。
【0017】すなわち、表面側の実装計画がなされてい
る場合には、必要な項目を全て読み込むまで、部品実装
情報2のうち、メイン実装情報5が読み込まれる。一
方、裏面側の実装計画が行われている際には、先ず、当
該項目のフラグ情報4を判定し、該フラグ情報4が”
1”である場合には、サブ実装情報6が読み込まれ、”
0”である場合には、メイン実装情報5が読み込まれ
る。
【0018】なお、上述した実施例の説明においては、
フラグ情報4の作用が容易に理解できるように、部品実
装情報2の各項目をシリアルに読み込む場合が示されて
いるが、実際には、フラグ情報4をメイン実装情報5と
サブ実装情報6へのアクセスのスイッチとして使用して
同時に読み出しが行われる。
【0019】
【発明の効果】以上の説明から明らかなように、本発明
によれば、設計時にプリント板の表裏を意識することな
く実装計画を立てることができるために、設計効率、お
よび管理効率を向上させることができる。
【図面の簡単な説明】
【図1】本発明の実施例を示す図である。
【図2】読み出し手順を示すフローチャートである。
【符号の説明】
1 部品ライブラリ 2 部品実装情報 3、3’ 実体情報 31 パッドサイズ情報 4 フラグ情報 41 パッドサイズフラグ情報 5 メイン実装情報 6 サブ実装情報

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】部品ライブラリ(1)中の部品実装情報
    (2)に基づいて実装対象部品の基板上への配置計画を
    出力するCADシステムにおける部品配置方法であっ
    て、 前記部品実装情報(2)は、基板表面への実装時に採用
    されるパッドサイズ情報(31)等の実体情報(3)
    と、基板裏面への実装時に実体情報(3)が異なること
    を示すフラグ情報(4)とから構成されるメイン実装情
    報(5)と、 基板裏面への実装時に採用される実体情報(3’)から
    なるサブ実装情報(6)とから構成され、 基板裏面への部品実装時には、前記フラグ情報(4)に
    基づいてメイン実装情報(5)、あるいはサブ実装情報
    (6)中の実体情報(3、3’)を選択的に参照して部
    品の配置を計画するCADシステムにおける部品配置方
    法。
  2. 【請求項2】前記フラグ情報(4)には、パッドサイズ
    情報(31、31’)の表裏面での相違を示すパッドサ
    イズフラグ情報(41)を含む請求項1記載のCADシ
    ステムにおける部品配置方法。
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JPH07141409A JPH07141409A (ja) 1995-06-02
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US7281326B1 (en) 2000-06-19 2007-10-16 Nortel Network Limited Technique for routing conductive traces between a plurality of electronic components of a multilayer signal routing device
US7256354B2 (en) 2000-06-19 2007-08-14 Wyrzykowska Aneta O Technique for reducing the number of layers in a multilayer circuit board
US7259336B2 (en) 2000-06-19 2007-08-21 Nortel Networks Limited Technique for improving power and ground flooding

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