JPH0527985B2 - - Google Patents

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JPH0527985B2
JPH0527985B2 JP59500438A JP50043884A JPH0527985B2 JP H0527985 B2 JPH0527985 B2 JP H0527985B2 JP 59500438 A JP59500438 A JP 59500438A JP 50043884 A JP50043884 A JP 50043884A JP H0527985 B2 JPH0527985 B2 JP H0527985B2
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holes
signal
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ground
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    • H05K7/10—Plug-in assemblages of components, e.g. IC sockets
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    • H05K7/1076—Plug-in assemblages of components, e.g. IC sockets having interior leads co-operating by sliding
    • H05K7/1084—Plug-in assemblages of components, e.g. IC sockets having interior leads co-operating by sliding pin grid array package carriers
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    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
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Description

請求の範囲 １ 複数の誘電体層８５、 チツプパツケージ上にすえつけるべき半導体チ
ツプに接続するよう該誘電体層のうちの１つの層
の表面１３上に配列された導電性接点１４、 導電性接地層１９、 導電性電源層２０、 一対の信号層であつて、その各々が該誘電体層
の異なる対の間に配置され、また複数の離間した
導線４３，３７を含む一対の信号層１６，１７、
及び 該層１９，２０，１６，１７のいくつかを通過
して伸び、該導電性接点１４の異なるものを該導
電性の層の異なるものと相互接続するためのスル
ーホール２１を含む半導体パツケージ１０におい
て、 該信号層のうちの一方１６から該接地層および
電源層１９，２０のうちの最も近い層１９までの
距離に対する該信号層のうちの該一方１６の導線
の幅の比率が、該信号層の他方１７から該接地層
および電源層のうちの最も近い層２０までの距離
に対する該信号層の該他方１７の導線の幅の比率
と実質的に等しいことを特徴とする半導体チツプ
パツケージ。
２ 請求の範囲第１項に記載の半導体チツプパツ
ケージにおいて、 該電源層及び接地層に接続されたスルーホール
７１，６９がそれぞれ該半導体チツプパツケージ
上で互いに対称位置にあるように配置され、また
該電源層に接続されたスルーホール及び接地層に
接続されたスルーホールの各々は、該信号層の１
つに相互接続されたスルーホール６５によつて分
離されていることを特徴とする半導体チツプパツ
ケージ。
３ 請求の範囲第２項に記載の半導体チツプパツ
ケージにおいて、 信号層に接続された各スルーホール６５〜６８
は電源層に接続されたスルーホール又は接地層に
接続されたスルーホールの１つに隣接して配置さ
れることを特徴とする半導体チツプパツケージ。
発明の背景 本発明は、半導体集積回路（IC）のチツプを
プリント基板に接続するためのチツプパツケー
ジ、特に高速・多ピンのチツプパツケージに関す
る。
LSI又はVlSIのチツプを回路基板に取り付ける
方法としては、チツプの電気接点あるいはワイヤ
を回路基板上の接続部に直接接続することで十分
である。しかしながら、ICチツプを回路基板上
に直接取り付けるとチツプの取り外しが困難とな
るので、この方法は修理やテストが目的のときに
は得策でない。
ICチツプを回路基板に取り付ける方法として
望ましい方法は、１又は２以上のチツプをチツプ
パツケージ上に取り付け、そしてこのチツプパツ
ケージを回路基板に取り付けることである。この
チツプパツケージは、形状的には小型のプリント
基板状をなし、回路基板に取り付けるためのリー
ド又はピンを多数有するものである。このような
チツプパツケージの伝送特性は、その物理的構成
の形あるいは種類によつて異なる。ICチツプの
動作速度が増大するに伴ない、チツプパツケージ
の伝送特性を考慮することが必要になつてくる。
特に、チツプパツケージとプリント基板の間に生
ずる誘導雑音によつてチツプパツケージの設計は
自ら制限されてしまう。この雑音は、チツプとプ
リント基板の間で伝送されるパルス信号の立上り
時間が5uS（５×10-9sec）又はそれ以下になると
問題になつてくる。さらに、チツプパツケージの
ピン（信号用、接地用及び電源用リード）の数が
増大すると、リード相互間の間隔がつまり、クロ
ストークが増加することから、このような誘導雑
音による信号歪みの問題は、益々厳しくなつてく
る。
それ故、問題は誘導雑音を低減した高速・多ピ
ンのチツプパツケージを設計することである。こ
こで高速であるとは、一般に信号の立上り時間が
5nS以下の場合を意味し、また多ピンであること
とはピン数が60以上の場合を意味している。
解決すべき課題および解決手段 本発明は、回路パツクにチツプパツケージを接
続することに向けられている。このような接続に
おいては、（特に多ピン出力パツケージおよび高
速チツプの場合）誘導雑音が問題となる。この雑
音は、本発明に従い次の２つの方法で減少させる
ことができる。
(1) 各導線の幅と、その導線からパツケージの最
も近い電源又は接地平面層までの距離を制御す
る。具体的には、信号導線の幅と、電源層また
は接地層からのその信号導線までの距離との比
率をすべての導線についてほぼ同一にする。こ
の条件は、導線のインピーダンスを制御するこ
ととなり、これによりパツケージと回路パツク
の間の反射が最小化される。
(2) パツケージにおけるスルーホールを特別の方
法で配列する。具体的には、電源および接地用
スルーホールを対称的に配列し、かつ信号用ス
ルーホールを電源および接地用スルーホールに
対してできるだけ近くに位置づける。
発明の要約 本発明に基づくチツプパツケージは、少なくと
も１つのICチツプを取り付けられるようになつ
ており、少なくとも１層の接地用導電層、少なく
とも１層の導電用導電層及び分離した複数の信号
線を有する信号層を少なくとも１層含む積層から
なるものである。相隣接する導電層は誘電体によ
つて分離されている。このパツケージは、各信号
線の幅及び最も近いところにある接地層又は電源
層との距離を調節することによつて、プリント基
板に対するインピーダンス整合を図つている。パ
ツケージには、信号線、接地層及び電源層をそれ
ぞれ回路基板に接続するためのスルーホールが多
数設けられており、このスルーホールは誘導雑音
を低減するため一定のパターンで配列されてい
る。特に、接地用及び電源用スルーホールは、パ
ツケージ上で完全な対称配列となるように配置さ
れており、また各信号用スルーホールは電源用又
は接地用スルーホールの近くに配置されている。
【図面の簡単な説明】
第１図は本発明に基づくチツプパツケージを示
したものであり、ICチツプを２つ取り付けるよ
うになつている。
第２図は第１図のチツプパツケージの断面図を
示すものである。
詳細な説明 ２つの図面は、２つの高速・多ピンのICチツ
プ（示されていない）を回路基板（示されていな
い）に接続するよう設計したチツプパツケージ１
０を示している。このチツプパツケージは、番号
１５，１６，１７，１８，１９及び２０で示され
た６層の導電層を含む積層からなつている。層１
５〜１８には、それぞれ、銅などの導体が間隔を
置いて多数配置されており、この目的は後に述べ
ることにするが、これらの層は以後信号層S1，
S2，S3及びS4ということにする。層１９及び２０
は、それぞれ銅などの導電体を材料とする１枚の
膜からなつており、層１９はチツプパツケージ１
０の接地プレインＧとなり、また層２０は電源プ
レインＰとなつている。層１５〜１８の各層の間
には、誘電体であるエポキシガラスを材料とする
層８５が配置されている。
チツプパツケージ１０は、この上に２つのIC
チツプを取り付け、これを回路基板に取り付けた
とき、２つのチツプの信号、電源及び接地の各入
出力と回路基板とを電気的に接続するのに適する
ようになつている。さらにチツプ１０は、必要に
より２つのチツプを直接電気的に接続できるよう
になつている。
２つの半導体チツプを取り付けるため、本実施
例においては、チツプパツケージ１０の上面１３
に接点群１４からなるコネクター部１１及び１２
が設けられている。コネクター部１１及び１２の
接点群１４は、ここに取り付けるICチツプの端
子パターンに合せて矩形状に配列されている。こ
こに示した実施例においては、コネクター部１１
及び１２はそれぞれ各辺21本ずつ合計84本の入
力、出力、電源及び接地リードからなる多ピンの
ICチツプを取り付けるようになつている。
電気的接続を行うため、本実施例に基づくチツ
プパツケージ１０には２つのスルーホールのアレ
イが設けられており、第１のアレイは平行な８つ
の孔の列からなり、また他方のアレイの孔は前記
第１のアレイの間に配置され、「連絡線」と言わ
れるものである。各スルーホール２１は通常のプ
リント基板技術におけると同じように、開口２２
があり、パツケージ１０内の複数の層を貫通し、
そして開口２２の内壁は例えば銅などの金属膜２
３で覆われている。例えば第２図のスルーホール
２４のように、第１のアレイの列６９及び７２の
２つの列の各スルーホールは接地プレイン１９と
電気的に接続されている。列６９及び７２のスル
ーホールは、したがつて「接地ホール」と言われ
る。クリアランスホール２５は、スルーホール２
４の導電面２３と電源プレイン２０とを分離して
いる。同様に第２図の２６のように、第１のアレ
イの列７０及び７１の各スルーホールは、電源プ
レイン２０と電気的に接続され、また接地プレイ
ン１９とはこの上のクリアランスホールによつて
電気的に分離されている。これらの列７０及び７
１のスルーホールは「電源ホール」と言われる。
第２図のスルーホール２７のように、他の４つ
の列６５，６６，６７及び６８の各スルーホール
は、接点１４に接続された導体２８に電気的に接
続されている。接地プレイン１９及び電源プレイ
ン２０のクリアランスホール２９―１及び２９―
２は、これら（信号用）スルーホールと接地プレ
イン及び電源プレインとを電気的に分離する。
接地用、電源用及び信号用スルーホールの１つ
の目的は、スルーホール内壁の導電面２３に接続
された種々の素子をチツプパツケージ１０が取り
付けられるプリント基板上の導体に電気的に接続
するためのものである。これは、導体ピンをこの
スルーホール内に挿入し、そしてこのピンをスル
ーホール壁面及び回路基板の導体素子にハンダ付
けすることによつて目的を達することができる。
一方スルーホールの導体２３の端部は、回路基板
の素子に直接ハンダ付けされる。
「連絡用」スルーホールの目的は、信号層１５
〜１８のいずれかの導体を経由して接点群１４の
個々の接点間を接続するためのものである。また
場合によつては、連絡用スルーホールは、接点群
１４の１つの接点と接地用、電源用及び信号用ス
ルーホールのどれかと接続するための導電路の１
部を形成する役目もはたす。
各信号層の上に配線をし、また各配線間の交叉
をさけるため、導体は各信号層の上を一定の方向
に敷かれている。したがつて、信号層１５及び１
８の導体は外縁３０及び３１に平行に走り、また
信号層１６及び１７の導体は外縁３２及び３３に
平行に走つている。
図面を見易くするため、図中には多数ある導体
のうち、一部の導体のみを示している。第１図は
実例であるが、この図で接点群１４の番号３４で
示した接点は、信号層１５の導体３６、信号層１
６の導体３７及び導体３６と３７を接続する連絡
線３８とによつて信号用スルーホール３５に接続
されている。同様に、接点部１１の接点３９と接
点部１２の接点４０の間の接続線は、層１５の導
体４１、層１６の導体４３及び層１５の導体４５
から構成さされている。連絡線４２は、導体４１
及び４３を接続し、また連絡線４４は導体４３及
び４５を接続している。
同じく実例として第２図をみると、接点４６は
層１５の導体４７に接続されている。連絡線４８
は、導体４７を層１６の導体４９に接続し、この
導体４９は第２図で示した断面に垂直の方向に配
置されている。接地プレイン１９及び電源プレイ
ン２０のクリアランスホール５０及び５１は、い
ずれもこれらの面と連絡線４８とを分離するもの
である。もう１つ別の例として、連絡線５２は層
１７の導体５３と層１８の導体５４を接続し、こ
の導体５３は、信号用スルーホール５５に接続さ
れている。
再び第１図を参照すると、一部の接地用又は電
源用接点１４は、連絡線によつて、直接接地層１
９又は電源層２０に接続されている。例えば、接
地用接点５６は連絡線５７によつて接地プレイン
１９に接続され、また電源用接点５８は連絡線５
９によつて電源プレイン２０に接続されている。
これまで述べてきたように、ICチツプの動作
速度が増大し、またチツプパツケージのピン数が
増加するに伴ない、チツプパツケージの誘導雑音
を低減することが重要になつてきている。本発明
に基づくチツプパツケージ１０においては、２つ
の設計要領つまりチツプパツケージ１０を、これ
を取り付けようとする回路基板とのインピーダン
ス整合をとるように設計すること、及びスルーホ
ールを一定の設計基準に基づきチツプパツケージ
１０内に分散配置することによつて誘導雑音を低
減している。
よく知られるように、プリント基板はどのよう
な形にしても種々の要因により決まる特性インピ
ーダンスを有している。本発明に基づくチツプパ
ツケージ１０は、各信号層１５，１６，１７及び
１８の導体のインピーダンスを調整することによ
つて、このチツプパツケージを取り付けようとす
る回路基板の特性インピーダンスに整合させてい
る。信号用導体のインピーダンスは、導体の幅及
び導体とこれに一番近い定電位面（例えば接地プ
レイン１９又は電源プレイン２０）との距離を調
節して決められる。
細い裸線を埋めた線路の理論から、誘電体中に
埋没し、定電位面に沿うような導体のインピーダ
ンスを計算することができる。誘電率＜Ｒが4.2
のエポキシガラス中に埋没し、等電位面上ｈの距
離にある幅Ｗの導体のインピーダンスＺは、理論
的にも実験的にも次式によつて与えられる。
Ｚ＝25ln（8h／Ｗ） (1) また、誘電率＜Ｒの物体内にある導体に関して
は一般に次式によつて与えられる。
Ｚ＝25√4.2＜ln（8h／Ｗ） (2) (1)及び(2)式から各信号層の導体のインピーダン
スが完全に等しくなるためには、各層の導体それ
ぞれについて、ｈとＷの比が完全に等しくなけれ
ばならないことが明らかである。したがつて、イ
ンピーダンス整合を最良に保つに信号層１５及び
１８、これは等電位面１９及び２０よりずつと離
れているが、この層の導体の幅Ｗは信号層１６及
び１７の上の導体の幅より広くなつている。
チツプパツケージ１０及びこれを取り付けよう
とする回路基板との間の誘導雑音を低減するた
め、信号用、接地用及び電源用スルーホールは本
発明に基づく３つの規則を満足するように配列さ
れている。即ちこの規則は(1)接地用スルーホール
及び電源用スルーホールは信号用スルーホールに
よつて隔離し、(2)チツプパツケージ上に対称的に
配列し、そして(3)信号用スルーホールは、電源用
及び接地用スルーホールに隣接して配置すること
である。
これらの規則のチツプパツケージ１０への適用
法について、再び第１図を参照しつつ説明するこ
とにする。信号用スルーホールＳは、側縁３２及
び３３に平行な列６５，６６，６７及び６８をな
して一定間隔で配列されている。接地用スルーホ
ールＧの列６９は、信号列６５と６６を分離し、
また電源用スルーホールＰの列７０は６７と６８
を分離する。電源用スルーホールの列７１は、信
号列６５と側縁３３の間にあり、また、接地用ス
ルーホールは信号列６８と側縁３２の間にある。
したがつて、電源用及び接地用スルーホールは、
信号用スルーホールによつて分離され、かつ対称
に配置されることになる。即ち、もし全ての電源
用スルーホールを接地用スルーホールとし、また
接地用スルーホールを電源用スルーホールとする
と、チツプパツケージ上のスルーホールの配列は
結果的に変わらないことを意味している。例えば
第１図の配列において、信号列６５及び６８はそ
れぞれ両側に電源列及び接地列７１，６９及び７
０，７２をもつている。同様の配列は前述のよう
な電源用と接地用スルーホールの接続を変換する
ことによつても定現できる。また、信号用スルー
ホールは電源用及び接地用スルーホールに隣接し
て配置されている。したがつて、この配置は、誘
導雑音を低減するための前述の規則を満している
ことになる。
信号用、電源用及び接地用スルーホールに関す
る前述の規則を満足させるような別の配置も考え
ることができる。
各信号用スルーホールは、接点部１１又は１２
のいずれかの接点１４に接続されている。接地用
スルーホールは接地プレイン１９に直接接続され
ており、電源用スルーホールは電源プレイン２０
に直接接続されている。一方、一般には、信号用
スルーホールと信号用接点１４との間には１対１
の対応が成り立つが（ただし、接点部１１と１２
の内部接続用接点即ち接点３９と４０は除く）接
地用及び電源用スルーホールの数は接地用及び電
源用接点１４の数よりも多くなつている。このよ
うにチツプパツケージ１０の接地用及び電源用ス
ルーホールが余分にあるのは、前述の誘導雑音を
低減するための規則を満足させるためである。
チツプパツケージ１０の製造法については、こ
こで述べるようなスルーホールを有するような積
層構造に関する製造技術は既存のものであるが、
ここでは述べないことにした。
JP59500438A 1982-12-29 1983-12-08 半導体チツプパツケ−ジ Granted JPS60500111A (ja)

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US06/454,197 US4498122A (en) 1982-12-29 1982-12-29 High-speed, high pin-out LSI chip package
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JPS60500111A JPS60500111A (ja) 1985-01-24
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JP (1) JPS60500111A (ja)
CA (1) CA1202732A (ja)
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