JPH0642515B2 - 回路基板 - Google Patents
回路基板Info
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- JPH0642515B2 JPH0642515B2 JP59273401A JP27340184A JPH0642515B2 JP H0642515 B2 JPH0642515 B2 JP H0642515B2 JP 59273401 A JP59273401 A JP 59273401A JP 27340184 A JP27340184 A JP 27340184A JP H0642515 B2 JPH0642515 B2 JP H0642515B2
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- Japan
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- substrate
- insulating layer
- crosstalk
- conductor
- thickness
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- H01L23/64—Impedance arrangements
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- H—ELECTRICITY
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- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
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- H—ELECTRICITY
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- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Structure Of Printed Boards (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は回路基板、特に比較的高誘電率の基板上に導
体配線を形成した回路基板に関する。
体配線を形成した回路基板に関する。
ＧａＡｓ（ガリウムひ素）ＩＣのように、高誘電率の半
絶縁性基板上に高速ディジタル回路を形成した場合、回
路間ないし回路と外部装置との接続のために基板上に形
成される導体配線間のクロストークによるノイズ増大が
しばしば問題となる。この点については例えば文献
（１）吉原 他“ＧａＡｓＩＣにおける高速パルス伝送
特性の数値解析”，電子通信学会研究会資料ＳＳＤ83-1
59，p.109（1984），“Design Aspects ofVLSI for Com
puter Logic”ＩＥＥＥＪ．Solid-state Circuits，vo
l．ＳＣ−17,No.2,pp.381-386，Apr．1982．等に記述さ
れている。これらの文献でも言及しているように、この
ような回路基板においては基板上の導体配線の対接地容
量よりも線間容量が大きいときに、上記のクロストーク
は著しくなる。
絶縁性基板上に高速ディジタル回路を形成した場合、回
路間ないし回路と外部装置との接続のために基板上に形
成される導体配線間のクロストークによるノイズ増大が
しばしば問題となる。この点については例えば文献
（１）吉原 他“ＧａＡｓＩＣにおける高速パルス伝送
特性の数値解析”，電子通信学会研究会資料ＳＳＤ83-1
59，p.109（1984），“Design Aspects ofVLSI for Com
puter Logic”ＩＥＥＥＪ．Solid-state Circuits，vo
l．ＳＣ−17,No.2,pp.381-386，Apr．1982．等に記述さ
れている。これらの文献でも言及しているように、この
ような回路基板においては基板上の導体配線の対接地容
量よりも線間容量が大きいときに、上記のクロストーク
は著しくなる。
同様の問題はアルミナセラミックのような高誘電率の絶
縁性基板上に高速ディジタルＩＣを実装し、導体配線で
ＩＣの相互接続を行なう回路基板においても起り得る。
このような回路基板では、配線長はＧａＡｓ基板上の配
線よりも長いことが多いのであるが、その場合にはより
低い周波数、即ち導体配線を伝搬する信号が立上がり特
性の緩やかなパルス信号のときにも配線間のクロストー
クが発生する。
縁性基板上に高速ディジタルＩＣを実装し、導体配線で
ＩＣの相互接続を行なう回路基板においても起り得る。
このような回路基板では、配線長はＧａＡｓ基板上の配
線よりも長いことが多いのであるが、その場合にはより
低い周波数、即ち導体配線を伝搬する信号が立上がり特
性の緩やかなパルス信号のときにも配線間のクロストー
クが発生する。
この発明の目的は、配線間のクロストークを効果的に減
少させた回路基板を提供することにある。
少させた回路基板を提供することにある。
この発明に係る回路基板は、上記目的を達成するため半
絶縁性または絶縁性の基板上に該基板よりも低誘電率の
絶縁体材料からなる絶縁層を形成し、この絶縁層上に複
数の導体配線を形成したものであり、特に上記絶縁層の
厚さが前記導体配線の線間スペースの０．５〜２．５倍
であることを特徴とする。
絶縁性または絶縁性の基板上に該基板よりも低誘電率の
絶縁体材料からなる絶縁層を形成し、この絶縁層上に複
数の導体配線を形成したものであり、特に上記絶縁層の
厚さが前記導体配線の線間スペースの０．５〜２．５倍
であることを特徴とする。
この発明によれば、導体配線の接する部分が低誘電率の
絶縁層であることにより、導体配線の線間容量を小さく
することができ、それによって配線間のクロストークを
減少させることができる。この場合、本発明者らの実験
によればクロストーク低減効果は配線間のスペースと絶
縁層の厚さとの比と大きな相関を持ち、上記のように絶
縁層の厚さを配線間スペースの０．５〜２．５倍に選ぶ
ことにより、最も効果的にクロストークが減少すること
が確認された。
絶縁層であることにより、導体配線の線間容量を小さく
することができ、それによって配線間のクロストークを
減少させることができる。この場合、本発明者らの実験
によればクロストーク低減効果は配線間のスペースと絶
縁層の厚さとの比と大きな相関を持ち、上記のように絶
縁層の厚さを配線間スペースの０．５〜２．５倍に選ぶ
ことにより、最も効果的にクロストークが減少すること
が確認された。
この発明の一実施例に係る回路基板の構成を第１図に示
す。図において、基板１は例えばＧａＡｓ基板のような
半絶縁性基板、またはアルミナセラミックのような絶縁
性基板であり、その裏面には接地導体層２が被着されて
いる。この基板１上には該基板１の誘電率より低い誘電
率の絶縁体、例えばＳｉＯ２，ポリノミド、テフロン，
エポキシ樹脂等からなる絶縁層３が形成され、この絶縁
層３上に複数の導体配線４が形成されている。なお、図
示していないが基板１にはＧａＡｓ基板等の場合、所望
の回路が半導体プロセスにより形成され導体配線４と接
続されることによって、高速ディジタルＩＣを構成して
いる。また、基板１がアルミナセラミック基板の場合、
その上にチップ形態のディジタルＩＣ等が搭載され、ワ
イヤボンディングその他の手段により導体配線４と接続
されることによって、全体としてハイブリッドＩＣを構
成している。なお、基板１上に形成される，または搭載
される回路は、絶縁層３上に形成または搭載されていて
もよいし、絶縁層３の除去された領域上に形成または搭
載されていてもよい。
す。図において、基板１は例えばＧａＡｓ基板のような
半絶縁性基板、またはアルミナセラミックのような絶縁
性基板であり、その裏面には接地導体層２が被着されて
いる。この基板１上には該基板１の誘電率より低い誘電
率の絶縁体、例えばＳｉＯ２，ポリノミド、テフロン，
エポキシ樹脂等からなる絶縁層３が形成され、この絶縁
層３上に複数の導体配線４が形成されている。なお、図
示していないが基板１にはＧａＡｓ基板等の場合、所望
の回路が半導体プロセスにより形成され導体配線４と接
続されることによって、高速ディジタルＩＣを構成して
いる。また、基板１がアルミナセラミック基板の場合、
その上にチップ形態のディジタルＩＣ等が搭載され、ワ
イヤボンディングその他の手段により導体配線４と接続
されることによって、全体としてハイブリッドＩＣを構
成している。なお、基板１上に形成される，または搭載
される回路は、絶縁層３上に形成または搭載されていて
もよいし、絶縁層３の除去された領域上に形成または搭
載されていてもよい。
第１図（ａ）に示したＣ１，Ｃ２はそれぞれ導体配線４
と接地導体層２との間の静電容量（対接地容量）、導体
配線４の相互間の静電容量（線間容量）であり、高誘電
率基板を用いた場合は基板の厚さの関係でＣ１に対しＣ
２が大きくなる傾向にあり、これが原因で導体配線４間
のクロストークが無視できなくなる。これは特に高速パ
ルス信号が導体配線４上を伝搬する場合に問題となる。
と接地導体層２との間の静電容量（対接地容量）、導体
配線４の相互間の静電容量（線間容量）であり、高誘電
率基板を用いた場合は基板の厚さの関係でＣ１に対しＣ
２が大きくなる傾向にあり、これが原因で導体配線４間
のクロストークが無視できなくなる。これは特に高速パ
ルス信号が導体配線４上を伝搬する場合に問題となる。
この発明によれば、基板１より低誘電率である絶縁層３
を導体配線４の下に介在させたことにより、このような
問題が解決される。ここで、絶縁層３の厚さＨ２は基板
１の厚さＨ１より十分小さく選ばれるが、この厚さＨ２
に対する導体配線４間のクロストーク低減効果の関係は
単調ではなく、第１図（ｂ）に示される導体配線４の線
幅Ｗおよび導体配線４の線間スペースＳ、特に線間スペ
ースＳを一定としたとき、ある特定のＨ２でクロストー
クのピーク値が最小となることが分った。
を導体配線４の下に介在させたことにより、このような
問題が解決される。ここで、絶縁層３の厚さＨ２は基板
１の厚さＨ１より十分小さく選ばれるが、この厚さＨ２
に対する導体配線４間のクロストーク低減効果の関係は
単調ではなく、第１図（ｂ）に示される導体配線４の線
幅Ｗおよび導体配線４の線間スペースＳ、特に線間スペ
ースＳを一定としたとき、ある特定のＨ２でクロストー
クのピーク値が最小となることが分った。
第２図はこの様子を示す実験結果であり、基板１として
誘電率１２のＧａＡｓ基板，絶縁層３として誘電率３．
８のＳｉＯ２を用い、絶縁層３の厚さを0,0.3,0.8,1.5,
2.5,4.5,10,20μｍと変えた場合の導体配線４上の伝搬
信号（出力）レベルと、クロストークレベルの波形を示
した。但し、導体配線４の線幅Ｗおよび線間スペースＳ
は図中に示されるようにいずれも２μｍ、また配線長ｌ
は３mmとし、測定条件は導体配線４の一端に１ｋΩの終
端抵抗Ｒ１を装荷して、ここに立上がり時間０．１nsの
パルス信号（第２図中に破線で示す）を印加し、１０ｋ
Ωの終端抵抗Ｒ２が接続された導体配線４の他端で上記
伝搬信号およびクロストークレベルを測定した。この測
定方法は、前記文献（２）に記載された方法と同じであ
る。この第２図から明らかなように、絶縁層３がない従
来構成の場合には最大で伝搬信号レベルの２９％程度あ
ったクロストークレベルが最小２１％程度まで低減され
る。このクロストークノイズ低減効果は絶縁体層３の誘
電率εｒ２が小さい程大きく、例えばεｒ２＝２．０の
場合には１７％程度まで減少する。また、以下に説明す
るようにクロストークの低減効果は絶縁層３の厚さＨ２
と導体配線４の線間スペースＳとの関係にも大きく依存
する。
誘電率１２のＧａＡｓ基板，絶縁層３として誘電率３．
８のＳｉＯ２を用い、絶縁層３の厚さを0,0.3,0.8,1.5,
2.5,4.5,10,20μｍと変えた場合の導体配線４上の伝搬
信号（出力）レベルと、クロストークレベルの波形を示
した。但し、導体配線４の線幅Ｗおよび線間スペースＳ
は図中に示されるようにいずれも２μｍ、また配線長ｌ
は３mmとし、測定条件は導体配線４の一端に１ｋΩの終
端抵抗Ｒ１を装荷して、ここに立上がり時間０．１nsの
パルス信号（第２図中に破線で示す）を印加し、１０ｋ
Ωの終端抵抗Ｒ２が接続された導体配線４の他端で上記
伝搬信号およびクロストークレベルを測定した。この測
定方法は、前記文献（２）に記載された方法と同じであ
る。この第２図から明らかなように、絶縁層３がない従
来構成の場合には最大で伝搬信号レベルの２９％程度あ
ったクロストークレベルが最小２１％程度まで低減され
る。このクロストークノイズ低減効果は絶縁体層３の誘
電率εｒ２が小さい程大きく、例えばεｒ２＝２．０の
場合には１７％程度まで減少する。また、以下に説明す
るようにクロストークの低減効果は絶縁層３の厚さＨ２
と導体配線４の線間スペースＳとの関係にも大きく依存
する。
第３図は第２図の実験結果とほぼ同一条件の下で絶縁層
３の厚さＨ２に対するクロストークのピークレベルの変
化を基板１，絶縁層３の誘電率εｒ１，εｒ２をパラメ
ータとして測定した結果を図示したものであり、各曲線
でのεｒ１，εｒ２は次表に示す通りである。
３の厚さＨ２に対するクロストークのピークレベルの変
化を基板１，絶縁層３の誘電率εｒ１，εｒ２をパラメ
ータとして測定した結果を図示したものであり、各曲線
でのεｒ１，εｒ２は次表に示す通りである。
この図からεｒ１，εｒ２がεｒ１＞εｒ２の関係にあ
る限り、クロストークのピークレベルが最小となる絶縁
層３の厚さＨ２は１〜５μｍの範囲、換言すれば導体配
線４の線間スペースＳ（この例では２μｍ）の０．５〜
２．５倍であることが分る。
る限り、クロストークのピークレベルが最小となる絶縁
層３の厚さＨ２は１〜５μｍの範囲、換言すれば導体配
線４の線間スペースＳ（この例では２μｍ）の０．５〜
２．５倍であることが分る。
次に、第４図は同じく第２図の実験結果とほぼ同一測定
条件の下で、絶縁層３の厚さＨ２に対するクロストーク
のピークレベルの変化を基板１および絶縁層３の合計厚
さＨ１＋Ｈ２と、導体配線４の線間スペースＳをパラメ
ータとして図示したものであり、各曲線でのＨ１＋Ｈ２
とＳは次表に示す通りである。
条件の下で、絶縁層３の厚さＨ２に対するクロストーク
のピークレベルの変化を基板１および絶縁層３の合計厚
さＨ１＋Ｈ２と、導体配線４の線間スペースＳをパラメ
ータとして図示したものであり、各曲線でのＨ１＋Ｈ２
とＳは次表に示す通りである。
この図から、基板１の厚さＨ１のみが厚くなった場合に
は、クロストークのピークレベルが最小となる絶縁層３
の厚さＨ２に変化はさほどないが、例えば曲線ｈとｊを
比較すれば明らかなように、Ｈ１＋Ｈ２が同じでも導体
配線４の線間スペースＳが変わると、クロストークのピ
ークレベルの最小値を与える絶縁層３の厚さＨ２は大き
く変化する。即ち第４図からも、クロストークのピーク
レベルが最小となるＨ２が決まり、そのＨ２の範囲はや
はり線間スペースＳの０．５〜２．５倍であることが分
る。
は、クロストークのピークレベルが最小となる絶縁層３
の厚さＨ２に変化はさほどないが、例えば曲線ｈとｊを
比較すれば明らかなように、Ｈ１＋Ｈ２が同じでも導体
配線４の線間スペースＳが変わると、クロストークのピ
ークレベルの最小値を与える絶縁層３の厚さＨ２は大き
く変化する。即ち第４図からも、クロストークのピーク
レベルが最小となるＨ２が決まり、そのＨ２の範囲はや
はり線間スペースＳの０．５〜２．５倍であることが分
る。
以上述べたように、この発明によれば基板上に該基板よ
り低誘電率で、かつその厚さが導体配線の線間スペース
の０．５〜２．５倍の絶縁層を介して導体配線を形成し
たことにより、導体配線間のクロストークを効果的に減
少させ、Ｓ／Ｎの向上を図ることができる。
り低誘電率で、かつその厚さが導体配線の線間スペース
の０．５〜２．５倍の絶縁層を介して導体配線を形成し
たことにより、導体配線間のクロストークを効果的に減
少させ、Ｓ／Ｎの向上を図ることができる。
第５図はこの発明の他の実施例に係る回路基板の断面を
示したものであり、絶縁層３を導体配線４の下部にのみ
形成した点が先の実施例と異なる。
示したものであり、絶縁層３を導体配線４の下部にのみ
形成した点が先の実施例と異なる。
この構成によっても、同様にクロストークの低減を図る
ことが可能である。
ことが可能である。
この発明はその他、要旨を逸脱しない範囲で種々変形実
施が可能であり、例えば実施例中の実験では基板として
ＧａＡｓ基板を用いた場合を例示したが、セラミック基
板のような絶縁性基板を用いた場合のみ同様の結果が得
られる。また、信号配線として線幅が２μｍ，配線長が
３mmの場合を例示したが、これ以外の寸法の場合にも同
様にクロストークノイズの低減効果が得られることは明
らかである。さらに、第２図では基板としてＧａＡｓ、
絶縁層としてＳｉＯ２という組合せを示したが、誘電率
が基板のそれより絶縁層の方が小さいという関係を満た
していさえすれば、その組合せは任意であり、例えば基
板としては ＧａＡｓ，セラミックのほかサファイア，ガラス等を選
定でき、また絶縁層としてはＳｉＯ２のほかポリイミ
ド，テフロン等の樹脂、あるいはダイアモンド等も使用
可能である。
施が可能であり、例えば実施例中の実験では基板として
ＧａＡｓ基板を用いた場合を例示したが、セラミック基
板のような絶縁性基板を用いた場合のみ同様の結果が得
られる。また、信号配線として線幅が２μｍ，配線長が
３mmの場合を例示したが、これ以外の寸法の場合にも同
様にクロストークノイズの低減効果が得られることは明
らかである。さらに、第２図では基板としてＧａＡｓ、
絶縁層としてＳｉＯ２という組合せを示したが、誘電率
が基板のそれより絶縁層の方が小さいという関係を満た
していさえすれば、その組合せは任意であり、例えば基
板としては ＧａＡｓ，セラミックのほかサファイア，ガラス等を選
定でき、また絶縁層としてはＳｉＯ２のほかポリイミ
ド，テフロン等の樹脂、あるいはダイアモンド等も使用
可能である。
第１図（ａ）（ｂ）はこの発明の一実施例に係る回路基
板の斜視図および断面図、第２図は同実施例における導
体配線上の伝搬信号レベルおよび導体配線間のクロスト
ークレベルの変化を絶縁層の厚さをパラメータとして示
す図、第３図は絶縁層の厚さに対するクロストークのピ
ークレベルの変化を基板および絶縁層の誘電率をパラメ
ータとして示す図、第４図は絶縁層の厚さに対するクロ
ストークのピークレベルの変化を基板および絶縁層の合
計厚さと導体配線の線間スペースをパラメータとして示
す図、第５図はこの発明の他の実施例に係る回路基板の
断面図である。 １…基板、２…接地導体層、３…絶縁層、４…導体配
線。
板の斜視図および断面図、第２図は同実施例における導
体配線上の伝搬信号レベルおよび導体配線間のクロスト
ークレベルの変化を絶縁層の厚さをパラメータとして示
す図、第３図は絶縁層の厚さに対するクロストークのピ
ークレベルの変化を基板および絶縁層の誘電率をパラメ
ータとして示す図、第４図は絶縁層の厚さに対するクロ
ストークのピークレベルの変化を基板および絶縁層の合
計厚さと導体配線の線間スペースをパラメータとして示
す図、第５図はこの発明の他の実施例に係る回路基板の
断面図である。 １…基板、２…接地導体層、３…絶縁層、４…導体配
線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮城 武史 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 大江 茂幸 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 斎藤 民雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内
Claims (1)
- 【請求項１】半絶縁性または絶縁性の基板と、この基板
上に形成され該基板よりも低誘電率の絶縁体材料からな
る絶縁層と、この絶縁層上に形成された複数の導体配線
とを備え、前記絶縁体層の厚さが前記導体配線の線間ス
ペースの０．５〜２．５倍であることを特徴とする回路
基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59273401A JPH0642515B2 (ja) | 1984-12-26 | 1984-12-26 | 回路基板 |
| US06/788,571 US4644093A (en) | 1984-12-26 | 1985-10-17 | Circuit board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59273401A JPH0642515B2 (ja) | 1984-12-26 | 1984-12-26 | 回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61152041A JPS61152041A (ja) | 1986-07-10 |
| JPH0642515B2 true JPH0642515B2 (ja) | 1994-06-01 |
Family
ID=17527380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59273401A Expired - Lifetime JPH0642515B2 (ja) | 1984-12-26 | 1984-12-26 | 回路基板 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4644093A (ja) |
| JP (1) | JPH0642515B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6327094A (ja) * | 1986-07-18 | 1988-02-04 | 富士通株式会社 | 光通信用セラミツク基板の製造方法 |
| US4868350A (en) * | 1988-03-07 | 1989-09-19 | International Business Machines Corporation | High performance circuit boards |
| US4864722A (en) * | 1988-03-16 | 1989-09-12 | International Business Machines Corporation | Low dielectric printed circuit boards |
| US4854038A (en) * | 1988-03-16 | 1989-08-08 | International Business Machines Corporation | Modularized fabrication of high performance printed circuit boards |
| US4916259A (en) * | 1988-08-01 | 1990-04-10 | International Business Machines Corporation | Composite dielectric structure for optimizing electrical performance in high performance chip support packages |
| EP0682852B1 (en) * | 1993-02-02 | 1998-10-28 | AST RESEARCH, Inc. | A circuit board arrangement including shielding grids, and constructing thereof |
| US5448208A (en) * | 1993-07-15 | 1995-09-05 | Nec Corporation | Semiconductor integrated circuit having an equal propagation delay |
| US5519363A (en) * | 1994-05-31 | 1996-05-21 | The Whitaker Corporation | Controlled impedance lines connected to optoelectronic devices |
| US5675299A (en) * | 1996-03-25 | 1997-10-07 | Ast Research, Inc. | Bidirectional non-solid impedance controlled reference plane requiring no conductor to grid alignment |
| JP4363716B2 (ja) * | 1999-06-25 | 2009-11-11 | 株式会社東芝 | Ｌｓｉの配線構造の設計方法 |
| US8981864B2 (en) * | 2012-04-30 | 2015-03-17 | Lsi Corporation | Multi-layer integrated transmission line circuits having a metal routing layer that reduces dielectric losses |
| WO2013190392A2 (en) * | 2012-06-22 | 2013-12-27 | University Of Manitoba | Dielectric strap waveguides, antennas, and microwave devices |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Non-Patent Citations (1)
| Title |
|---|
| IEEE TRANSACTIONS ON COMPONENTS,HYBRIDS,AND MANUFACTURING TECHNOLOGY=1981 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61152041A (ja) | 1986-07-10 |
| US4644093A (en) | 1987-02-17 |
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