JPH10294435A

JPH10294435A - メモリモジュールおよび情報処理装置

Info

Publication number: JPH10294435A
Application number: JP9100425A
Authority: JP
Inventors: Jun Omori; 純大森
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-04-17
Filing date: 1997-04-17
Publication date: 1998-11-04

Abstract

(57)【要約】【課題】装着、装脱が容易で、高速動作が可能なイン
ダクタンスの小さなメモリモジュールを提供する。【解決手段】１片に沿って列設された外部接続端子８
８とグランド層９０を有する回路基板８３上にメモリチ
ップ８１が搭載され、メモリチップ８１の接続端子８４
は回路基板８３の内部接続端子８４と接続され、この内
部接続端子８４は回路基板８３上の外部接続端子８８が
列設された側に偏在して形成されている。したがって、
メモリモジュールの外部接続端子８８からメモリチップ
８１の接続端子８４までの配線長が大幅に短縮されメモ
リモジュールのインダクタンスが小さくなり、数百ＭＨ
ｚといった高速動作に対応することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特にコンピュータの主記憶装置として用いられるメモリ
モジュールに関する。また本発明はメモリモジュールを
搭載した情報処理装置に関する。

【０００２】

【従来の技術】従来のΡＣ、ＥＷＳ、サーバ等のコンピ
ュータにおける主記憶装置の構成について説明する。

【０００３】図２４は従来から主記憶装置の半導体装置
として一般的に用いられているＴＳＯＰタイプの半導体
パッケージ９９１を概略的に示す図である。図２４
（ａ）はこの半導体パッケージ９９１の外形を上から見
た図を、図２４（ｂ）はその断面構造をそれぞれ概略的
に示している。

【０００４】この半導体パッケージ９９１は、メモリチ
ップ９９２をリードフレーム９９３上に搭載し、ワイヤ
ボンディング９９４で接続して樹脂封止したものであ
り、パッケージの２辺に形成されたリード９９３ｂによ
り外部回路との接続をとるようになっている。

【０００５】図２５は図２４に例示したような構造のＴ
ＳＯΡタイプの半導体パッケージを用いたコンピュータ
等の情報処理装置の主記憶装置を概略的に示す図であ
る。ここでは、例えば図２４に例示したようなＴＳＯΡ
タイプの半導体パッケージ９９１を回路基板９９５上に
複数個実装したメモリモジュール９９６を、コントロー
ラ９９７が実装された母基板９９８上に形成されたソケ
ット９９９に挿入して電気的、機械的接続を行ってい
る。ＳＯＪタイプの半導体装置を用いた場合にも同様の
構成となる。

【０００６】このようにＴＳＯＰタイプ、ＳＯＪタイプ
の半導体パッケージは、その端面にソケットに対応でき
るような接続端子を持った回路基板の１面あるいは両面
に複数個実装されて、ＳＩＭＭ（Ｓｉｎｇｌｅｉｎ−
ｌｉｎｅｍｅｍｏｒｙｍｏｄｕｌｅ）、ＤＩＭＭ
（Ｄｕａｌｉｎ−ｌｉｎｅｍｅｍｏｒｙｍｏｄｕ
ｌｅ）等のメモリモジュール形態をとっている。これら
メモリモジュールは、コントローラの搭載されたマザー
ボードに実装されたソケットを介して、電気的および機
械的にマザーボードと接続できるようになっていた。ま
た、コンピュータの用途などに応じてマザーボードに複
数個のソケットをあらかじめ実装しておくことにより、
これらのソケットに新たなメモリモジュールを挿入して
メモリの容量を増加させることが可能であった。

【０００７】図２６は主記憶装置に用いられる半導体装
置の別の例としてＳＶＰタイプの半導体パッケージ１０
１を概略的に示す図である。図２６（ａ）はその外形を
上から見た図を、図２６（ｂ）はその断面構造をそれぞ
れ概略的に示している。図２７は図２６に例示したよう
な構造のＳＶＰタイプの半導体パッケージ１００１を用
いたコンピュータ等の情報処理装置の主記憶装置を概略
的に示す図である。

【０００８】この半導体パッケージ１００１は、メモリ
チップ１００２をリードフレーム１００３上に搭載し、
ワイヤボンディング１００４で接続して樹脂封止したも
のであり、パッケージの１辺に形成されたリード１００
３ｂにより外部回路との接続をとるようになっている。

【０００９】ＳＶＰタイプの半導体パッケージ１００１
の場合はリード端子１００３ｂが半導体装置の１方向か
らでており、その先端が半田付けできるように形成され
ている。このリード端子１００３ｂをコントローラ１０
０５の搭載された母基板（マザーボード）１００６上に
半田などにより直接接続することにより実装している。

【００１０】この場合には、図２４、図２５に例示した
ような主記憶装置と比較して、単位記憶容量あたりのマ
ザーボードの占有面積を小さくすることができる。

【００１１】近年では、コンピュータ等の情報処理装置
が扱う情報量の増加、その処理スピードの高速化などが
あいまって、１個のメモリチップの記憶容量の増大と、
単位時間あたりのデータ転送量の増加（データ転送バス
幅の増加とクロック周波数アップ）はとどまることがな
い。

【００１２】周波数がアップすることで、（１）コント
ローラとメモリチップまでの距離（配線長さ）に依存す
るデータの遅延、（２）コントローラに最短の配線位置
にあるメモリチップと、最長の配線位置にあるメモリチ
ップのデータのタイミングずれ（３）シグナルどうしが
干渉して生じるノイズの発生等が問題となってくる。

【００１３】また、チップ１個あたりの記憶容量の増大
は、過渡期においてはコンピュータ１台あたりに必要と
されるメモリチップ数の減少を意味する。例えば、コン
ピュータ１台あたりに必要なメモリ容量を１２８Ｍバイ
トとした場合、１６Ｍビット（２Ｍバイト）のメモリチ
ップを６４個搭載（ＤＩＭＭモジュール４個）する必要
があったが、同じバス幅の６４Ｍビットメモリを搭載す
る場合には、その４分の１の１６個を搭載すればよいこ
とになる。

【００１４】例えば現状のΡＣを考えると、必要なメモ
リ容量は３２Ｍバイトあるいは６４Ｍバイトに移り変わ
る状況にあり、このとき６４Ｍビットメモリを搭載すれ
ば必要なチップ数は４個または８個ということになる。

【００１５】また、近年ではユーザー側のメモリ必要容
量に対する要求も多岐にわたっており、ユーザー自身で
メモリの付加及び取り外しを自由に簡単にできることが
望ましい。

【００１６】そこで、高速動作に対応できるとともに高
容量のメモリチップを１チップずつコンピュータシステ
ムへ挿抜できる半導体装置が要求されている。

【００１７】このような要求を満たすためには、図２４
乃至図２５に例示したような半導体装置及びその実装方
法には次のような問題点がある。

【００１８】まず、高速動作に対応するためには配線長
さが長すぎるということである。メモリ半導体装置間の
配線距離は最短でもＴＳＯＰまたはＳＯＪパッケージの
幅方向長さだけは必要であり、なおかつコントローラか
ら最遠のメモリまでの距離はこれら半導体の個数分の和
と、さらにソケットの配線距離の和となる。したがっ
て、データ転送速度すなわちメモリの動作クロック周波
数が高い場合にはこれら配線距離が長すぎて、データ遅
延、データタイミングずれ等が生じてシステムとして動
作しないという問題がある。

【００１９】また、ＴＳＯＰ及びＳＯＪなどのパッケー
ジ内配線としてリードフレームを用いた図２４、図２５
に例示したような半導体装置の場合、チップパッドから
半導体装置アウタリードまでの配線距離が長く、かつ、
基板を多層構造としてグランド層を設けることなどがで
きないため、動作クロック周波数が高いとシグナル間で
のノイズが発生するなどして半導体装置として電気的に
機能しなかった。

【００２０】すなわちに従来のメモリモジュールにおい
ては、メモリモジュール内でのインダクタンス、コント
ローラからメモリモジュールまでの配線に依存するイン
ダクタンスが大きく、高いクロック数に対応することが
できないという問題があった。１個のメモリモジュー
ルに複数個のメモリチップを搭載するのではなく、１個
のメモリモジュールにメモリチップを１個のみ搭載する
ことを考えると、コストの点から１つの半導体装置（Ｔ
ＳＯＰ、ＳＯＪ）に要するコストのほかにこれらをモジ
ュール基板に実装するためのコストがかかってきて不利
である。

【００２１】また、メモリモジュールが横向き（モジュ
ール基板かマザーボードと平行）に装着されるようにな
っているため２次元的な面積として少なくともこのモジ
ュールの面積プラスソケットの面積が必要となる。

【００２２】次に従来例図２６及び図２７に例示したよ
うな半導体装置及びその実装方法には次の問題点があ
る。ＳＶΡ（Ｓｉｎｇｌｅ−ｉｎｌｉｎｅＶｅｒｔｉ
ｃａｌＰａｃｋａｇｅ）タイプはＴＳＯＰおよびＳＯ
Ｊと同様、パッケージ内の配線にリードフレームを用い
ている。このため、メモリチップのパソドからアウタリ
ードまでの距離が長く、かつグランド層をもうけること
ができないため、動作クロック周波数が高いとシグナル
間でのノイズが発生するなどして半導体装置として機能
しなかった。また、外部接続リードピンがパッケージの
一方向のみからでているため、チップの接続パッド数の
増加すなわちリードピン数の増加、チップシュリンクに
よるチップサイズの小型化にともない、リードフレーム
のデザイン不可能、またデザインができても生産性が極
端に低いという問題がある。

【００２３】またマザーボードへのこの半導体装置の実
装は半田付けを行っており、ユーザーが簡単にこれを容
易に取付、取り外しできるものではない。仮にユーザー
がこれを行うことを仮定しても、半導体装置のハンドリ
ングの点で問題が大きい。例えば、この半導体装置は現
在モジュール（ＳＩＭＭ、ＤＩＭＭ）と同様に店頭で売
られ、開封してユーザーが半田つけを行うまでに、リー
ドが曲げられるというダメージを受ける可能性が大きく
半田付け不可能となる問題がある。

【００２４】さらに動作クロック周波数が高くなること
で、１チップの消費電力も２Ｗから３Ｗと高くなってお
り、特に半導体装置のピッチを狭くしていこうとする
と、従来のＳＶＰタイプのパッケージでは熱放散性が悪
く動作時にチップの温度が上がりすぎて半導体装置の信
頼性を損ない、ひいてはこれを組み込んだシステム全体
の信頼性に問題が生じるという問題がある。

【００２５】

【発明が解決しようとする課題】本発明はこのような問
題を解決するためになされたものである。すなわち本発
明は高速動作に対応することができるとともに、装着、
装脱の容易なメモリモジールを提供することを目的とす
る。

【００２６】また本発明は、外部接続端子からメモリチ
ップの接続端子までの配線長が短く、インダクタンスの
小さなメモリモジュールを提供することを目的とする。
また本発明は、コントローラから最も近いメモリモジュ
ールと最も遠いメモリモジュールとの配線長の差が小さ
い情報処理装置を提供することを目的とする。また本発
明は高速動作に対応することができるとともにより信頼
性の高いメモリモジュール、情報処理装置を提供するこ
とを目的とする。

【００２７】

【課題を解決するための手段】このような課題を解決す
るために本発明は以下のような構成を備えたものであ
る。

【００２８】請求項１に記載の本発明のメモリモジュー
ルは、第１の領域を有する第１の面と第２の面とを有
し、前記第１の面の第１の辺に沿って列設された第１の
外部接続端子と、前記第１の領域内の前記第１の辺側に
偏在して形成された内部接続端子と、前記第１の外部接
続端子と前記内部接続端子とを接続する配線と、前記第
２の面に形成されたグランド層とを備えた回路基板と、
前記回路基板の第１の領域内に搭載され、前記回路基板
の内部接続端子と接続されたメモリチップとを具備した
ことを特徴とする。

【００２９】メモリモジュールの外部接続端子を回路基
板の１辺に沿って列設し、メモリチップとの接続端子が
外部接続端子が形成された側に偏在するように配設する
ことによって、外部接続端子からメモリチップの接続端
子までの距離を短くなり、配線によるインダタンス、キ
ャパシタンスが低減する。したがって、より高速動作に
対応することができる。

【００３０】前記第１の外部接続端子は複数の信号端子
と、複数のグランド端子と、複数の電源端子からなり、
前記複数の信号端子の間には前記グランド端子または前
記電源端子が存在するように配列するようにしてもよ
い。

【００３１】また、前記回路基板の内部接続端子と前記
メモリチップの接続端子とは導電性バンプにより接続さ
れており、前記第１の領域内の前記回路基板の前記第１
の辺と対向する第２の辺側には、前記第１の面と前記メ
モリチップとの間隙が均一になるように配設されたダミ
ーバンプを具備するようにしてもよい。導電性バンプを
用いて回路基板とメモリチップとを接続することによ
り、例えばボンディングワイヤなどを用いる場合と比べ
てチップ端子からメモリモジュールの外部接続端子まで
の配線長を短縮し、インダクタンスを低減するることが
できる。

【００３２】また、前記内部接続端子のうち接地電位に
あるものは、前記グランド層とビア接続やスルーホール
接続などにより層間接続するようにしてもよい。内部接
続端子をそのできるだけ近くでグランド層とビア接続す
ることにより、ノイズを低減することができる。

【００３３】請求項５に記載の本発明のメモリモジュー
ルは、第１の領域を有する第１の面と第２の面とを有
し、前記第１の面の第１の辺に沿って列設された第１の
外部接続端子と、前記第２の面の前記第１の辺に沿って
列設された第２の外部接続端子と、前記第１の領域内の
前記第１の辺側に偏在して形成され、前記第１の外部接
続端子と対応する第１の内部接続端子と、前記第１の領
域内の前記第１の辺側に偏在して形成され、前記第２の
外部接続端子と対応する第２の内部接続端子と、前記第
１の外部接続端子と前記第１の内部接続端子とを接続す
る第１の配線と、前記第２の外部接続端子と前記第２の
内部接続端子とを接続する第２の配線と、前記第１の面
と前記第２の面との間に形成されたグランド層とを備え
た回路基板と、前記回路基板の第１の領域内に搭載さ
れ、前記回路基板の前記第１の内部接続端子および第２
の内部接続端子と接続された接続端子を有するメモリチ
ップとを具備したことを特徴とする。また、前記第２の
外部接続端子は、前記第１の外部接続端子と半ピッチず
らして形成するようにしてもよい。外部接続端子を第１
の面と第２の面とに備えることにより外部接続端子の実
質的な配設ピッチを小さくなる。したがって、メモリモ
ジュールをより小形化することができるとともに、より
高密度な実装にも対応することができる。

【００３４】また、前記第２の外部接続端子はその近傍
で前記回路基板の第１の面にビア接続し、前記第２の配
線は前記回路基板の第１の面に形成するようにしてもよ
い。また、前記第１の配線と前記第２の配線とは交互に
並列するように形成するようにしてもよい。また前記第
２の配線は接地電位にするようにしてもよい。例えば第
１の配線を信号配線とし、第２の配線をグランド配線と
して、第１の配線と第２の配線とを交互に並列配置する
ことにより、ノイズを低減することができる。

【００３５】また、前記回路基板の第１および第２の内
部接続端子と前記メモリチップの接続端子とは導電性バ
ンプにより接続し、前記第１の領域内の前記回路基板の
前記第１の辺と対向する第２の辺側には、前記第１の面
と前記メモリチップとの間隙が均一になるように配設さ
れたダミーバンプを備えるようにしてもよい。このよう
なダミーバンプを備えることにより、接続にあずかるバ
ンプを外部接続端子側に偏在させて形成した場合であっ
ても、メモリチップと回路基板との間隙を一定に保持す
ることができる。

【００３６】また、前記第１の内部接続端子および前記
第２の内部接続端子のうち接地電位にある内部接続端子
は、前記グランド層とビア接続するようにしてもよい。

【００３７】また請求項１２に記載の本発明のメモリモ
ジュールは、第１の領域を有する第１の面と第２の面と
を有し、前記第１の面の第１の辺に沿って列設された第
１の外部接続端子と、前記第１の領域の前記第１の辺側
に偏在して形成された内部接続端子と、前記第１の外部
接続端子と前記内部接続端子とを接続する配線と、前記
第２の面に形成されたグランド層とを備えた回路基板
と、前記回路基板の第１の領域内に搭載され、前記内部
接続端子とボンディング接続された接続端子を有するメ
モリチップとを具備したことを特徴とする。

【００３８】前記第１の外部接続端子は複数の信号端子
と、複数のグランド端子と、複数の電源端子とを有し、
前記複数の信号端子の間には前記グランド端子または前
記電源端子が存在するように配列するようにしてもよ
い。

【００３９】また前記内部接続端子のうち接地電位にあ
る内部接続端子は、前記グランド層とビア接続するよう
にしてもよい。

【００４０】請求項１５に記載の本発明のメモリモジュ
ールは、第１の領域を有する第１の面と、第２の面とを
有し、前記第１の面の第１の辺に沿って列設された第１
の外部接続端子と、前記第２の面の前記第１の辺に沿っ
て列設された第２の外部接続端子と、前記第１の領域の
前記第１の辺側に偏在して形成され、前記第１の外部接
続端子と対応する第１の内部接続端子と、前記第１の領
域の前記第１の辺側に偏在して形成され、前記第２の外
部接続端子と対応する第２の内部接続端子と、前記第１
の外部接続端子と前記第１の内部接続端子とを接続する
第１の配線と、前記第２の外部接続端子と前記第２の内
部接続端子とを接続する第２の配線と、前記第１の面と
前記第２の面との間に形成されたグランド層とを備えた
回路基板と、前記回路基板の第１の領域内に搭載され、
前記回路基板の前記第１の内部接続端子および第２の内
部接続端子とボンディング接続された接続端子を有する
メモリチップとを具備したことを特徴とする。

【００４１】また、前記第２の外部接続端子は、前記第
１の外部接続端子と半ピッチずれるように形成するよう
にしてもよい。第１の外部接続端子と第２の外部接続端
子とを回路基板の１辺に沿った表裏に半ピッチずらせて
列設することにより、第１の外部接続端子に対応した配
線と、第２の外部接続端子に対応した配線とを交互に配
設することができる。例えばこのとき、第１の外部接続
端子に対応した配線を信号系の配線とし、第２の外部接
続端子に対応した配線を接地電位にするようにすれば、
配線に生じる擾乱が低減され、ノイズの発生を抑制する
ことができる。

【００４２】また、前記第２の外部接続端子はその近傍
で前記回路基板の第１の面にビア接続し、前記第２の配
線は前記回路基板の第１の面に形成するようにしてもよ
い。また、前記第１の配線と前記第２の配線とは交互に
並列するように形成するようにしてもよい。

【００４３】また、前記第２の配線は接地電位にするよ
うにしてもよい。

【００４４】また、前記第１の内部接続端子および前記
第２の内部接続端子のうち接地電位にある内部接続端子
は、前記グランド層とビア接続するようにしてもよい。

【００４５】請求項２１に記載の本発明のメモリモジュ
ールは、第１の領域を有する第１の面と第２の面とを有
し、前記第１の面の第１の辺に沿って列設された第１の
外部接続端子を有する配線層と、グランド層とを備えた
回路基板と、前記回路基板の第１の領域内で前記配線層
と接続するように搭載された１個のメモリチップとを具
備したことを特徴とする。グランド層は第２の面に形成
するようにしてもよいし、回路基板が３層板以上の場合
には内層に形成するようにしてもよい。

【００４６】請求項２２に記載の本発明のメモリモジュ
ールは、第１の領域を有する第１の面と第２の面とを有
し、前記第１の面の第１の辺に沿って列設された第１の
外部接続端子と、前記第２の面の前記第１の辺に沿って
列設された第２の外部接続端子と、グランド層とを備え
た回路基板と、前記回路基板の第１の領域内に搭載さ
れ、前記第１の外部接続端子または前記第２の外部接続
端子と接続された接続端子を有する１個のメモリチップ
とを具備したことを特徴とする。

【００４７】請求項２３に記載の本発明の情報処理装置
は複数のメモリモジュールが母基板上に実装された情報
処理装置であって、第１の領域を有する第１の面と第２
の面とを有し、前記第１の面の第１の辺に沿って列設さ
れた第１の外部接続端子と、前記第１の領域内の前記第
１の辺側に偏在して形成された内部接続端子と、前記第
１の外部接続端子と前記内部接続端子とを接続する第１
の配線と、前記第２の面に形成されたグランド層とを備
えた回路基板と、前記回路基板の第１の領域内に搭載さ
れ、前記回路基板の内部接続端子と接続されたメモリチ
ップとを具備したメモリモジュールと、前記母基板上に
平行に配設された複数の配線と、前記母基板上に形成さ
れた前記配線と前記メモリモジュールの前記第１の外部
接続端子とが対応するように、前記メモリモジュールを
前記母基板上に保持する保持手段と、前記母基板に形成
された配線と前記メモリモジュールの前記外部接続端子
とを接続する接続手段とを具備したことを特徴とする。

【００４８】また前記保持手段は前記メモリモジュール
を前記母基板と垂直に保持するようにしてもよい。メモ
リモジュールを母基板と垂直に保持することにより、複
数のメモリモジュールの配設ピッチをより短くすること
ができ、例えばコントローラから最も近いメモリモジュ
ールへの距離と、最も遠いメモリモジュールへの距離と
の差を小さくすることができる。したがって、信号の遅
延やタイミングずれなどが小さくなり、より高速な動作
にも対応することができる。

【００４９】また前記保持手段は、前記母基板に形成さ
れた配線に対して、複数の前記メモリモジュールを所定
ピッチで並列に保持するようにしてもよい。

【００５０】また、複数の前記メモリモジュールは約３
ｍｍ以下のピッチで前記母基板上に並列に保持すること
が好適である。例えば、動作クロック数が数百ＭＨｚ程
度になると、複数のメモリモジュールへの信号の伝達タ
イミングが大きな問題となり、配設ピッチが３ｍｍより
大きいとメモリモジュールが正常に動作しないことがあ
るからである。

【００５１】請求項２７に記載の本発明の情報処理装置
は、複数のメモリモジュールが母基板上に実装された情
報処理装置であって、第１の領域を有する第１の面と第
２の面とを有し、前記第１の面の第１の辺に沿って列設
された第１の外部接続端子と、前記第２の面の前記第１
の辺に沿って列設された第２の外部接続端子と、前記第
１の領域内の前記第１の辺側に偏在して形成され、前記
第１の外部接続端子と対応する第１の内部接続端子と、
前記第１の領域内の前記第１の辺側に偏在して形成さ
れ、前記第２の外部接続端子と対応する第２の内部接続
端子と、前記第１の外部接続端子と前記第１の内部接続
端子とを接続する第１の配線と、前記第２の外部接続端
子と前記第２の内部接続端子とを接続する第２の配線
と、前記第１の面と前記第２の面との間に形成されたグ
ランド層とを備えた回路基板と、前記回路基板の第１の
領域内に搭載され、前記回路基板の前記第１の内部接続
端子および第２の内部接続端子と接続された接続端子を
有するメモリチップとを具備したメモリモジュールと、
前記母基板上に平行に配設された複数の配線と、前記母
基板上に形成された前記配線と前記メモリモジュールの
前記第１の外部接続端子および第２の外部接続端子とが
それぞれ対応するように、前記メモリモジュールを前記
母基板上に保持する保持手段と、前記母基板に形成され
た配線と前記メモリモジュールの前記第１の外部接続端
子および前記第２の外部接続端子とを接続する接続手段
とを具備したことを特徴とする。

【００５２】また、前記保持手段は前記メモリモジュー
ルを前記母基板と垂直に保持ようにしてもよい。

【００５３】また前記保持手段は、前記母基板に形成さ
れた配線に対して、複数の前記メモリモジュールを所定
ピッチで並列に保持するようにしてもよい。

【００５４】また前記メモリモジュールは約３ｍｍ以下
のピッチで前記母基板上に並列に保持するようにしても
よい。

【００５５】すなわち本発明は、回路基板上に１個のメ
モリチップを搭載したメモリモジュールであって、グラ
ンド層を備えた回路基板の１辺に沿って列設された外部
接続端子を具備し、かつ回路基板とメモリチップとの接
続箇所が、外部接続端子が形成された側に偏在して形成
されているものである。上述のように、グランド層はメ
モリチップ搭載面（第１の面）の反対側の第２の面に形
成するようにしてもよいし、回路基板の内層に形成する
ようにしてもよい。グランド層を形成することによりメ
モリモジュール内で生じるノイズ、外部からのノイズを
低減することができる。とくに、複数のメモリモジュー
ルを例えば３ｍｍ以下といった短いピッチで並べる場合
には、隣接するメモリモジュール間に生じるノイズを効
果的に抑制することができる。したがって本発明のメモ
リモジュールにおいては、複数のメモリモジュールをよ
り小さなピッチで複数実装することができ、高速動作時
に問題となるコントローラとメモリモジュールとの間の
配線長さを短縮することができる。

【００５６】また本発明のメモリモジュールにおいて
は、ワイヤボンディングにより接続する場合であって
も、バンプにより接続する場合であっても、回路基板と
メモリチップとの接続位置を、回路基板の外部接続端子
が形成された辺側に偏在させて形成している。したがっ
て、メモリモジュール内での配線長を大幅に短縮し、数
百ＭＨｚといった高速動作において問題となるメモリモ
ジュール内でのインダクタンスをも大幅に低減すること
ができる。

【００５７】例えばワイヤボンディングによりメモリチ
ップを回路基板に搭載する場合、回路基板の内部接続端
子であるボンディングパッドを、メモリチップ搭載領域
の外部接続端子が形成された側に配設するようにすれば
よい。すべての内部接続端子させて形成する必要はない
が、少なくとも信号入出力に関与する内部接続端子は、
外部接続端子が形成された側に形成することが好適であ
る。内部接続端子のうち電源端子、グランド端子は必要
に応じてこれ以外の場所に形成するようにしてもよい。

【００５８】また例えばバンプによりメモリチップを回
路基板に搭載するフリップチップ実装の場合、回路基板
の内部接続端子である接続パッドを、メモリチップ搭載
領域内の外部接続端子が形成された側に配設するように
すればよい。すべての内部接続端子を外部接続端子側に
形成する必要はないが、少なくとも信号入出力に関与す
る内部接続端子は、外部接続端子が形成された側に形成
することが好適である。内部接続端子のうち電源端子、
グランド端子は必要に応じてこれ以外の場所に形成する
ようにしてもよい。

【００５９】バンプによりメモリチップを回路基板上に
搭載する場合、バンプを偏在させて配設するということ
は、バンプが形成された領域と形成されていない領域と
が生じるということである。したがって、回路基板上に
一定の間隙を保ってメモリチップを搭載することが不可
能となる。このような場合には、バンプが形成されてい
ない領域にグランド、電源に関与するバンプの一部を形
成するようにしてもよい。また、この領域にダミーバン
プを形成するようにしてもよい。

【００６０】

【発明の実施の形態】以下に本発明についてさらに詳細
に説明する。

【００６１】（実施形態１）図１は本発明のメモリモジ
ュールの構造の例を概略的に示す断面図であり、図２は
このメモリモジュールを模式的に示す斜視図である。

【００６２】このメモリモジュール８０ａは、メモリチ
ップ８１を回路基板８３に搭載して樹脂で封止したもの
である。メモリチップ８１は、例えば熱硬化性のエポキ
シ系銀ペーストなどからなる接着剤８２により、回路基
板８３に固定されている。回路基板８３を構成する絶縁
性材料は、例えばガラスエポキシ、ＢＴレジン等の絶縁
性樹脂を用いてもよいし、セラミック系の材料を用いる
ようにしてもよい。メモリチップ８１上の接続端子８
４と回路基板８３上の接続端子８５とは例えば金などか
らなるボンディングワイヤ８６などにより電気的に接続
されている。さらにメモリチップ８１とボンディング
ワイヤ８６とを機械的及び環境的に保護するように、例
えば熱硬化性のエポキシ系、ビフェニル系樹脂などから
なる封止樹脂８７により封止する。封止樹脂８７は例え
ばトランスファモールド法により形成するようにしても
よいし、また例えばポッティング法により形成するよう
にしてもよい。

【００６３】回路基板８３にはメモリチップ８１の接続
端子８４と電気的に接続された内部接続端子８５が形成
され、この内部接続端子は回路基板８３の１辺に沿って
列設された外部接続端子８８と導体配線８９により接続
されている。

【００６４】ここで用いた回路基板８３は両面板であ
り、メモリチップ８１が搭載された第１の面とは反対側
の第２の面ににグランド層９０を備えている。

【００６５】今、メモリチップ８１の接続端子８４、回
路基板の外部接続端子８８がグランド端子であるとする
と、メモリチップ８１のグランド端子である接続端子８
４と電気的に接続された回路基板８３の内部接続端子８
５からは、そのできるだけ近くにスルーホール９１を設
け、グランド層９０との導通をとるようにする。スルー
ホール９１に変えてビア接続など他の層間接続を採用す
るようにしてもよい。このようにすることにより信号線
に発生するノイズを低減することができる。

【００６６】また、本発明のメモリモジュールでは、外
部接続端子８８は回路基板の１辺に沿って列設されてい
る。そして回路基板８３の内部接続端子８５は、メモリ
チップ８１搭載領域の外部接続端子８８が形成された側
に偏在するように形成されている。したがって、メモリ
モジュール内での外部接続端子８８からメモリチップ８
１の接続端子８４までの距離を短縮することができる。

【００６７】なお、図１（ｂ）に例示したようにグラン
ド層は回路基板の内層に形成するようにしてもよい。

【００６８】次に、このメモリモジュールの実装方法に
ついて説明する。図３は、コントローラの搭載されたマ
ザーボード上に本発明のメモリモジュールを実装した様
子を模式的に示す図であり、図４はソケット７２とメモ
リモジュール８０ａとの接続部を概略的に示す図であ
る。メモリモジュール８０ａは、コントローラ７３が搭
載されたマザーボード７１に形成された電気的、機械的
な接続手段であるソケット７２に挿入されることにより
マザーボード上に形成された配線と接続される。すなわ
ち、ソケット７２はマザーボード７１上に固定されてお
り、このソケット７２にメモリモジュール８０ａを挿入
することによりメモリモジュール８０ａを機械的に固定
する。

【００６９】また、ソケット７２にはマザーボード７１
の配線と接続した端子が露出しており、ソケット７２に
メモリモジュールを挿入することにより、この端子とメ
モリモジュール８０ａの外部接続端子８８とが接続する
ようになっている。

【００７０】この例では、マザーボード７１にはソケッ
ト７２が配線上に複数配設されている。このときソケッ
ト７２はメモリモジュール８０ａどうしの配設ピッチが
できるだけ短くなるように配設することが必要である。
本発明の場合はメモリモジュール８０ａ間の配設ピッチ
ｐが３ｍｍ以下になるようにしている。

【００７１】マザーボード７１の配線１０６には、ソケ
ット７２のコンタクトピン１０２と接続するためのパッ
ド１０５が形成されており、このパット１０５上にコン
タクトピン１０２が例えば半田などにより接続される。
ソケット７２はメモリモジュール８０ａの外部接続端子
８８と電気的にコンタクトするコンタクトピン１０２と
それを機械的に保持するハウジング１０３とからなって
おり、メモリモジュール８０ａをその両側より支持する
ようになっている。コンタクトピン１０２はマザーボー
ド７１の配線１０６上に形成されたパッド１０５と接続
される。接続方法としては例えば半田付けなどを用いる
ようにしてもよい。

【００７２】メモリモジュールは図３に示したように相
互に平行に複数個並べられる。それぞれのメモリモジュ
ールの同一ピンはマザーボードの同じ配線に対して接続
する必要があるので、その配線１０６はメモリモジュー
ルの外部接続端子８８とは垂直方向に配設され、なおか
つそれぞれの配線は相互に平行に並べられる必要があ
る。図５はマザーボード７１の配線と、ソケット７２の
コンタクトピンと、メモリモジュール８０ａの外部接続
端子との関係を模式的に示す図である。

【００７３】ソケット７２のハウジング１０３は、２個
あるいはそれ以上の複数個のメモリモジュール８０ａを
挿抜することができるように一体化して形成するように
してもよい。一体化することにより、複数のメモリモジ
ュール８０ａを保持するピッチをそれぞれのメモリモジ
ュール８０ａ毎にソケット７２を独立に形成した場合よ
りもせばめることができる。したがって、コントローラ
７３から最も近いメモリモジュールと最も遠いメモリモ
ジュールの距離の差をより小さくして、データタイミン
グのずれ、信号相互の干渉によるノイズの発生などを抑
制することができる。

【００７４】このような構成を採用することにより、本
発明のメモリモジュールおよび情報処理装置は高速動作
に対応することができるだけでなく、ユーザがメモリモ
ジュールをマザーボードより自由に挿抜することができ
る。

【００７５】（実施形態２）図６は本発明のメモリモジ
ュールの構成の別の例を示す図である。図１に例示した
本発明のメモリモジュールと異なる点は、メモリチップ
８１の回路基板８３への搭載方法である。

【００７６】図６に例示したメモリモジュール８０ｂで
は、回路基板８３に対してメモリチップ８１の素子形成
面を対向させて、バンプ９２を介して接続を行う。バン
プ材料としては例えば半田を主成分とするもの、あるい
は金を主成分とするものなどを用いるようにしてもよ
い。また、回路基板８３とメモリチップ８１の間隙に
は、例えば熱硬化性エポキシ樹脂などからなる封止樹脂
８７を充填する。

【００７７】メモリチップ８１の回路基板８３への搭載
方法としてこのフリップチップボンディング法を採用す
ることにより、図１に例示したメモリモジュール８０ａ
と比較してメモリチップ８１の接続端子８４と回路基板
８３の内部接続端子８５との間にボンディングワイヤ８
６がない分だけメモリチップの接続端子からメモリモジ
ュールの外部接続端子８８までの配線長を短縮すること
によりインダクタンスを低減し、さらにシグナルライン
に生ずるノイズを低減することができる。

【００７８】また、メモリモジュールの厚さを低減する
ことができるので、例えばマザーボード上に複数のメモ
リモジュールを実装する場合にも、そのピッチをより小
さくすることができる。

【００７９】このような構成の本発明のメモリモジュー
ルについても、実施形態１の場合と全く同様にマザーボ
ード７１に実装することができる。

【００８０】（実施形態３）図７は本発明のメモリモジ
ュールの構成のさらに別の例を概略的に示す図である。

【００８１】このメモリモジュール８０ｃは上述の例と
は異なり、グランド層１１２を有する多層回路基板８３
ｂにメモリチップ８１を搭載している。多層回路基板８
３ｂの表層に形成された配線８９のすぐ下層には、グラ
ンド層１１２が形成されている。グランド層は１層に限
らず複数層備えるようにしてもよい。

【００８２】また、このメモリモジュール８０ｃはメモ
リチップ８１搭載面（第１の面）に所定のピッチで形成
された第１の外部接続端子８８ａと、第１の面の反対側
の第２の面に所定のピッチで形成された第２の外部接続
端子８８ｂとを備えている。第２の外部接続端子８８ｂ
は、ビア接続またはスルーホール接続などの層間接続に
より第１の面側に導出されており、第１の外部接続端子
８８ａからの配線と平行して内部接続端子８５と接続さ
れる。

【００８３】第１の外部接続端子８８ａ、第２の外部接
続端子８８ｂは、どちらも回路基板８３ｂの同じ１辺に
沿って列設されている。また回路基板８３ｂの内部接続
端子８５も前述した本発明のメモリモジュールと同様
に、回路基板の外部接続端子が形成された側に偏在して
形成されている。

【００８４】図８は図７に例示したメモリモジュールを
概略的に示す図であり、図８（ａ）は第１の面側から見
た様子を、図８（ｂ）は第２の面側から見た様子をそれ
ぞれ概略的に示す図である（図８（ａ）と図８（ｂ）と
では上下は逆になっている）。第１の外部接続端子８
８ａと第２の外部接続端子８８ｂとは半ピッチずらせて
形成されている。したがって、第２の外部接続端子８８
ｂからビア接続により第１の面に導出された第２の配線
８９ｂは、第１の配線８９ａの間を走ることになる。

【００８５】また、いまメモリチップ８１の接続端子８
４をグランド端子であるとすると、この接続端子８４と
電気的に接続された回路基板８３の内部接続端子８５
は、その直下ににスルーホール９１を設けてグランド層
１１２と導通をとるようにしている。このような構成を
採用することにより、図１、図６に例示した本発明のメ
モリモジュールと比較して、配線層とグランド層との距
離をさらに短くすることができ、インダクタンスを低減
することができる。またノイズも低減する。また、回路
基板として多層回路基板８３ｂを用いることにより、例
えばグランド層とともにパワー層も設けることができ
る。

【００８６】（実施形態４）ここで、図７、図８に例示
した本発明のメモリモジュールについてさらに詳しく説
明する。上述したように、このメモリモジュール８０ｃ
の外部回路との接続端子である外部接続端子は、第１の
外部接続端子８８ａと第２の外部接続端子８８ｂ外部接
続端子とから構成されている。このように本発明のメモ
リモジュールの外部接続端子は回路基板の第１の面だけ
でなく第２の面に形成するようにしてもよいし、第１の
面と第２の面とに割り振って形成するようにしてもよ
い。

【００８７】図９は、図７、図８に例示した本発明のメ
モリモジュール８０ｃの外部接続端子の部分を模式的に
示す図である。図９（ａ）はメモリモジュール８０ｃの
外部接続端子が形成された部分を第１の面側から透視し
た様子を模式的に示す図であり、図９（ｂ）は図９
（ａ）のＢＢ方向の断面構造を概略的に示す図である。
第１の面に形成された第１の外部接続端子８８ａは第１
の配線８９ａにより内部接続端子８５と接続される。一
方、第２の面に形成された第２の外部接続端子８８ｂ
は、回路基板８３ｂに設けられたスルーホールを介して
第１の面に導出されており、第２の配線８９ｂと接続さ
れている。第１の外部接続端子８８ａと第２の外部接続
端子８８ｂとは半ピッチずれるように形成されているか
ら、第１の配線８９ａと第２の配線８９ｂとは重なるこ
となく形成することができる。例えば第１の配線８９ａ
を信号配線とし、第２の配線８９ｂをグランド配線とす
れば、複数の信号配線間をグランド配線により遮蔽する
ことができ、メモリモジュール８０ｃ内部でのノイズの
発生を抑制することができる。

【００８８】さらに、外部接続端子を第１の面と第２の
面とにふり分けて形成することにより、外部接続端子の
実質的な配設密度を高めることもできる。第１の接続端
子８８ａ、第２の外部接続端子８８ｂともに同一面に形
成しようとすると、隣接する外部接続端子間の距離が近
接してしまう。例えば図７に例示した本発明のメモリモ
ジュール８０ｃのように第１の外部接続端子８８ａを第
１の面に形成し、第２の外部接続端子８８ｂを第２の面
に形成することにより、例えば外部接続端子の実質的な
配設密度を高めることができるなど設計の自由度を大き
くすることができる。

【００８９】（実施形態５）次に回路基板８３の両面に
外部接続端子８８ａ、８８ｂを有する本発明のメモリモ
ジュール８０ｃの実装例について説明する。

【００９０】図１０は本発明のメモリモジュール８０ｃ
をソケットに挿入した様子を模式的に示す図である。メ
モリモジュール８０ｃの外部接続端子８８ａ、８８ｂは
ソケット７２のコンタクトピン１０２ａ、１０２ｂによ
りマザーボード７１上の配線１０６ａ、１０６ｂとそれ
ぞれ接続されている。前述した本発明のメモリモジュー
ルと異なるところは、回路基板の両面に外部接続端子が
配設されていることである。したがってソケット７２
は、メモリモジュール８０ｃの回路基板８３の両面に形
成された第１の外部接続端子８８ａおよび第２の外部接
続端子８８ｂに対してコンタクトするためのコンタクト
ピン１０２ａ、１０２ｂと、それを機械的に保持するハ
ウジング１０３を備えている。メモリモジュール８０ｃ
はソケット７２によりその両側より機械的に保持される
とともに、両側から電気的接続がとられる構成となって
いる。

【００９１】また、ソケット７２のコンタクトピン１０
２ａ、１０２ｂはマザーボード７１の配線１０６ａ、１
０６ｂ上に形成されたパッド１０５ａ、１０５ｂとそれ
ぞれ半田などにより接続されている。

【００９２】メモリモジュール８０ｃは図７に示したよ
うに互いに平行に複数個並列配置され、それぞれのメモ
リモジュール８０ｃの同一ピンはマザーボード上の配線
に大して並列に接続されねばならない。したがって、メ
モリモジュール８０ｃの外部接続端子列と、マザーボー
ドの配線１０６とは垂直になるように配設する必要があ
る。また、複数のメモリモジュールは互いに平行になる
ように実装する。図１１はメモリモジュール８０ｃと、
ソケットのコンタクトピン１０２ａ、１０２ｂとマザー
ボードの配線１０６ａ、１０６ｂとの位置関係の例を模
式的に示す図である。

【００９３】第１の外部接続端子８８ａと第２の外部接
続端子８８ｂとを半ピッチずらせて形成した場合には、
母基板の配線１０６についても、第１の外部接続端子８
８ａと接続される配線１０６ａと、第２の外部接続端子
８８ｂと接続される配線１０６ｂとが交互に配列するこ
とになる。例えばこのとき、第１の外部接続端子８８ａ
を信号端子とし、第２の外部接続端子８８ｂをグランド
端子とすれば、マザーボード７１上の配線１０６につい
ても、信号配線とグランド配線とが交互に並ぶことにな
る。したがって、信号配線はグランド配線により遮蔽さ
れ、信号配線間の干渉やノイズの発生を抑制することが
できる。

【００９４】（実施形態６）図１２は本発明のメモリモ
ジュールの構造のさらに別の例を概略的に示す図であ
る。このメモリモジュール８０ｄの基本的構成は図７に
例示した本発明のメモリモジュール８０ｃと同様に、多
層回路基板８３ｂ上にメモリチップ８１を搭載したもの
であるが、メモリモジュール８０ｃと異なりフリップチ
ップ接続により搭載している。

【００９５】したがってこのメモリモジュール８０ｄも
メモリモジュール８０ｃと同様に、グランド層１１２を
有する多層回路基板８３ｂにメモリチップ８１を搭載し
ている。多層回路基板８３ｂの表層に形成された配線８
９のすぐ下層には、グランド層１１２が形成されてい
る。グランド層は１層に限らず複数層備えるようにして
もよい。

【００９６】また、このメモリモジュール８０ｄもメモ
リチップ８１搭載面（第１の面）に所定のピッチで形成
された第１の外部接続端子８８ａと、第１の面の反対側
の第２の面に所定のピッチで形成された第２の外部接続
端子８８ｂとを備えている。第２の外部接続端子８８ｂ
は、ビア接続により第１の面側に導出されており、第１
の外部接続端子８８ａからの配線と平行して内部接続端
子８５と接続される。第１の外部接続端子８８ａ、第２
の外部接続端子８８ｂは、どちらも回路基板８３ｂの同
じ１辺に沿って列設されている。また回路基板８３ｂの
内部接続端子８５も前述した本発明のメモリモジュール
と同様に、回路基板の外部接続端子が形成された側に偏
在して形成されている。

【００９７】このメモリモジュール８０ｄについても、
第１の外部接続端子８８ａと第２の外部接続端子８８ｂ
とは半ピッチずらせて形成されている。したがって、第
２の外部接続端子８８ｂからビア接続により第１の面に
導出された第２の配線８９ｂは、第１の配線８９ａの間
を走ることになる。

【００９８】また、いまメモリチップ８１の接続端子８
４をグランド端子であるとすると、この接続端子８４と
電気的に接続された回路基板８３の内部接続端子８５
は、その直下ににスルーホール９１を設けてグランド層
１１２と導通をとるようにしている。このような構成を
採用することにより、図１、図６に例示した本発明のメ
モリモジュールと比較して、配線層とグランド層との距
離をさらに短くすることができ、インダクタンスを低減
することができる。またノイズも低減することができ
る。

【００９９】また、このメモリモジュール８０ｄは、メ
モリモジュール８０ｃと比べ、より薄く形成することが
できるので、複数のメモリモジュールをマザーボードの
配線上に並べるときに、その配設ピッチをより小さくす
ることができる。したがってコントローラから最も近い
メモリモジュールと最も遠いメモリモジュールとの距離
の差を小さくすることができ、データの遅延などに問題
を解消することができる。

【０１００】（実施形態７）図１３は例えば図１、図７
に例示したような本発明のメモリモジュールにヒートシ
ンクをつけた例を概略的に示す図である。

【０１０１】メモリモジュール８０の回路基板８３のメ
モリチップ搭載領域に例えば銅などからなる所定パター
ンの金属層１５１ａを設けておき、回路基板８３の第２
の面にも同様の金属層１５１ｂを設けておく。そして、
回路基板８３内の配線に支障のない範囲で、導体金属か
らなるできるだけ多くのサーマルビアホール１５２を形
成して、金属層１５１ａと金属層１５１ｂとを接続して
おくようにする。そして回路基板８３の第２の面に形成
した金属層１５１ｂと接続して、例えば導体金属などの
熱伝導性のよい材料からなる放熱板１５３を接着剤など
により固定しておく。

【０１０２】このような構成を採用することにより、メ
モリチップ８１の発熱をより効率よくメモリモジュール
から放散することができるようになる。したがって、特
にメモリチップの集積度が高まり、動作がより高速化し
た場合でも、メモリモジュールの信頼性を維持すること
ができる。

【０１０３】（実施形態８）図１４は、例えば図６、図
１２に例示したような本発明のメモリモジュールにヒー
トシンクをつけた例を概略的に示す図である。

【０１０４】フリップチップ接続により回路基板８３に
搭載したメモリチップ８１の裏面はメモリモジュールの
表面に露出しているため、例えば導体金属などの熱伝導
性のよい材料からなる放熱板１５３を接着剤などにより
直接固定するようにしてもよい。

【０１０５】このような構成を採用することにより、実
施形態７に例示した本発明のメモリモジュールよりも簡
単な構成でさらに効率のよい熱放散ができることにな
り、メモリモジュールの信頼性を向上することができ
る。また、より高い集積化、動作の高速化に対応するこ
とができる。

【０１０６】（実施形態９）図１５は本発明のメモリモ
ジュールのマザーボードへの実装の別の形態について模
式的に示す図である。

【０１０７】例えば図７、図１２に例示したような回路
基板に両面に外部接続端子を列設したメモリモジュール
をマザーボード上に実装する場合、例えば図１０に例示
したようなソケット７２を用いることができる。図１５
の例においても同様のソケット７２を用いてメモリモジ
ュール８０を実装している。なお、図１１に例示した構
成では、パッド１０５は２列に配列されているが、図１
５（ｂ）の構成ではパッド１０５を１列に形成してい
る。

【０１０８】図１０に例示した構成ではマザーボード７
１の配線１０６に対するコンタクトピンの接続箇所であ
るパッド１０５は、第１の外部接続端子８８ａと第２の
外部接続端子８８ｂとに応じて２列形成されていた。こ
れに対して図１５に例示した構成では、コンタクトピン
１０２を折り曲げることによりパッド１０５を１列に形
成している（図１５（ｂ））。したがって、１個のソケ
ットを取り付けるに当たり、半田付けなどを１列で済ま
せることができ、生産性が向上するという利点がある。
ただし、外部接続端子８８の配設ピッチが小さく配線１
０６間の間隔が狭い場合には、図１０に例示したよう
に、第１の外部接続端子と第２の外部接続端子とに対応
してパッド１０５についても２列に分けるほうが好適で
ある。図１６はメモリモジュールの外部接続端子の配設
密度が大きい場合のパッド１０５の例を示す図である。

【０１０９】（実施形態１０）図１７、図１８は本発明
のメモリモジュールの構成の例を概略的に示す図であ
る。図１７（ａ）は第１の面側から見た様子、図１７
（ｂ）は長辺方向からみた側面の様子を示しており、図
１８（ｃ）は第２の面側から見た様子を、図１８（ｄ）
は短辺方向からみた側面の様子を示してそれぞれ概略的
に示している。

【０１１０】前述のようにグランド層を備えた回路基板
８３上にメモリチップを搭載し、樹脂８７によりモール
ドしたものである。この回路基板８３のメモリチップ搭
載面である第１の面の１辺に沿って、第１の外部接続端
子８８ａが列設されている。この第１の外部接続端子８
８ａは、図示しない配線を通じてメモリチップ８１の接
続端子と接続されている。

【０１１１】ここで本発明のメモリモジュールの１例と
して各部の寸法を例示する。回路基板の外形は長辺
（Ａ）３９±０．１ｍｍ、短辺（Ｂ）１８±０．１ｍ
ｍ、厚さ（Ｃ）０．６±０．１ｍｍであり、この回路基
板に搭載されるメモリチップ（この例では封止樹脂を含
む）の外形は長辺（Ｄ）３５±０．１ｍｍ、短辺（Ｅ）
１５．５±０．１ｍｍであり、メモリモジュール全体と
しての厚さは（Ｆ）１．６５ｍｍである。また、外部接
続端子の幅は大きさ（Ｇ）０．６±０．０５ｍｍであ
り、回路基板の表裏にそれぞれ（Ｈ）１±０．０５ｍｍ
のピッチで配設されている。その他の部分の寸法は
（Ｉ）２±０．１５ｍｍ、（Ｊ）２．８±０．１５ｍ
ｍ、（Ｋ）１．２５±０．１ｍｍ、（Ｌ）１．７５±
０．１ｍｍ、（Ｍ）３６±０．０５ｍｍ、（Ｎ）１．５
±０．２ｍｍである。なおこの寸法の例では、面の輪郭
度公差０．１を含んでいる。

【０１１２】また、第１の面の反対面である第２の面
の、第１の外部接続端子８８ａ列設された１辺に沿っ
て、第２の外部接続端子８８ｂ列設されている。この第
２の外部接続端子８８ｂも、図示しない配線を通じてメ
モリチップ８１の接続端子と接続されている。この例で
は、１個の第１の外部接続端子８８ａ、第２の外部接続
端子８８ｂの幅は０．６±０．０５ｍｍであり、それぞ
れ１±０．０５ｍｍのピッチで配設されている。

【０１１３】また、回路基板８３は、内層にグランド層
を有する多層回路基板でありその厚さは０．６±０．１
ｍｍ、メモリチップ８１を封止した樹脂層８７の厚さと
合わせたメモリモジュール８０の厚さは最も厚い部分で
１．６５ｍｍである。したがって、このメモリモジュー
ル８０を複数配列する場合でもその配設ピッチを３ｍｍ
以下に抑えることができる。

【０１１４】また、回路基板８３の外部接続端子が沿設
された辺の両端部の切り欠きは第１の面と第２の面とを
区別してソケットに挿入するために形成されたものであ
る。このような切り欠きを形成することにより、ソケッ
トへの誤挿入を防止することができる。なお、切り欠き
の形状はどのようなものでもよく、また１辺の片側のみ
に形成するようにしてもよい。

【０１１５】（実施形態１１）図１９、図２０は、本発
明のメモリモジュールの構成を概略的に示す平面図であ
り、図１９は第１の面の平面構造を、図２０は第２の面
の平面構造をそれぞれ概略的に示す図である。

【０１１６】回路基板８３の第１の面の素子搭載領域で
ある第１の領域１０にはメモリチップ８１が搭載され
る。第１の面の１長辺に沿って第１の外部接続端子８８
ａが列設されており、第２の面の第１の外部接続端子８
８ａが形成された辺に沿って第２の外部接続端子８８ｂ
が列設されている。第１の領域１０の第１外部接続端子
８８ａおよび第２の外部接続端子８８ｂが形成された辺
側にはメモリチップ８１の接続端子８４と接続される内
部接続端子であるボンディングパッド１１が形成されて
いる。このように本発明のメモリモジュールにおいて
は、回路基板８３のメモリチップ８１と接続される端子
１１が、外部接続端子８８が列設された側に偏在して形
成されている。したがって、外部接続端子８８と内部接
続端子１１とを接続する配線の長さを短くすることがで
き、インダクタンスを低減することができる。なお、す
べての内部接続端子１１を外部接続端子側８８に偏らせ
て形成する必要はない。図１９、図２０に例示したメモ
リモジュールにおいても、信号配線（外部接続端子Ｉ／
Ｏ０〜８と接続した配線）の内部接続端子１１はすべ
て第１の領域１０の外部接続端子側に偏在しているが、
グランド、電源の内部接続端子１１については第１の領
域１０の短辺側にも形成されている。

【０１１７】また、このメモリモジュールでは、信号入
出力を行う外部接続端子８８は全て第１の面に形成され
ている（Ｉ／Ｏ０〜８、ＳＯＵＴ、ＶＲＥＦ、ＳＩ
Ｎ、ＢＣ、ＴＣＬＫ、ＲＣＬＫ、ＢＥ）。一方第２の面
に形成された第２の外部接続端子８８ｂは２個の電源端
子を除いてすべてグランド端子になっている。第２の外
部接続端子８８ｂはビア接続により第１の面に導出さ
れ、第１の外部接続端子８８ａと接続した配線と平行し
て内部接続端子１１と接続される。このとき、信号入出
力を行う配線はできるだけグランドの配線に挟まれる様
に外部接続端子の配列を設計するようにすることが好適
である。このようにすれば、グランドの配線により、メ
モリモジュール外部、内部のノイズが遮蔽されるととも
に、信号配線相互の干渉も防止することができる。

【０１１８】なお、第１の領域１０の近傍に配設された
内部接続端子１１のうち、メモリチップのグランドの接
続端子と接続される端子１１は、第１の領域１０のすぐ
近傍で、回路基板８１のグランド層１１２とビア接続し
ている。このような構成を採用することにより、配線の
ノイズをより低減することができる。

【０１１９】なお図１９、図２０ではワイヤボンディン
グによりメモリチップを搭載する場合について例示した
が、フリップチップ接続の場合には内部接続端子１１を
メモリチップの接続端子の位置に合わせて第１の領域１
０内に形成するようにすればよい。

【０１２０】外部接続端子８８ａ、８８ｂの配列、配線
パターン、内部接続端子１１の配設位置などは図示した
例に限ることなく、例えばメモリチップの設計、マザー
ボードの配線など必要に応じて設計すればよい。図２３
は、図１７から図２０に例示したような本発明のメモリ
モジュールを回路基板に搭載した様子を模式的に示す図
である。このソケット７２は複数のメモリモジュール８
０を保持することができるように一体的に形成されたも
のである。

【０１２１】（実施形態１２）図２１、図２２はメモリ
チップを回路基板上にフリップチップにより搭載する場
合のバンプ３の配設位置を説明するための図である。

【０１２２】メモリチップ８１をフリップチップ接続に
より回路基板８３に搭載する場合、内部接続端子１１を
外部接続端子８８が形成された側に偏在させて形成する
と、内部接続端子１１が形成されていない側、すなわち
メモリチップ搭載領域である第１の領域１０のうち、外
部接続端子８８が形成された側と反対側では、メモリチ
ップ８１と回路基板８３とを機械的に接続することがで
きなくなる（図２１参照）。

【０１２３】このような場合には図２２に示すようにダ
ミーバンプ４を形成するようにしてもよい。このダミー
バンプ４は、メモリチップ８１と回路基板８３との間の
機械的な接続を行うだけでなく、例えばグランド電位や
電源電位を供給するなど電気的な接続に関与することも
可能である。ただし、この領域に信号入出力に関与する
端子を形成すると配線長が長くなってしまいインダクタ
ンスが増大してしまうので、信号入出力に関与する内部
接続端子は外部接続端子が形成された側に偏在させる必
要がある。

【０１２４】

【発明の効果】以上説明したように本発明のメモリモジ
ュールは、外部接続端子から内部接続端子までの配線長
を大幅に短縮することができ、インダクタンスを小さく
するこができる。したがって、数百ＭＨｚといった極め
て高速な動作クロック数にも対応することができる。

【０１２５】また本発明のメモリモジュールは、メモリ
チップを回路基板に搭載する形態とすることにより、回
路基板にグランド層、パワー層を設けることができ、リ
ードフレームタイプのＴＳＯＰ、ＳＯＪと比較して、シ
グナルのノイズを低減することができる。また、メモリ
チップのシュリンク、世代交代等のメモリチップ大きさ
の変更およびメモリチップの接続端子の位置変更などに
対して、設計の自由度を大きくすることができる。この
ため例えばリードフレームではそのリード引き回しから
製造が不可能であった配線パターンのついても製造する
ことができる。またＴＳＯＰ、ＳＯＪと比較してフレー
ムによるアウタリードがなく、外部接続端子は回路基板
の表面に設けてあるため、ユーザーが各自ハンドリング
を行っても、リードを折曲げて、実装できなくなるなど
の外部ダメージを心配しなくてよい。また、本発明のメ
モリモジュールは、ソケットに挿入することによりマザ
ーボードに容易に実装することができ、取り外しも容易
である。

【０１２６】さらに本発明のメモリモジュール、情報処
理装置によれば、コントローラの搭載されたマザーボー
ド上に３ｍｍ以下の極めて小さなピッチで実装すること
ができる。したがって、コントローラから最遠のメモリ
モジュールまでの距離を短くすることができるととも
に、コントローラーから最近のメモリモジュールと最遠
のメモリモジュールとの距離の差を小さくすることがで
きる。このようにすることで、コントラーラを含めたシ
ステムとしてのシグナルの遅延あるいはスキュー（ｓｋ
ｅｗ）を改善することができ、数百ＭＨｚといった極め
て高速の動作にも対応することができる。

【０１２７】またコストの点からも、従来のメモリモジ
ュールの場合には、パッケージのコスト以外に回路基板
のコストおよびメモリチップをこの回路基板に実装する
ための半田付けのコストなどのオーバーヘッドがかかっ
ていたが、本発明のメモリモジュールはパッケージ自身
がマザーボードに搭載されるため、これらのオーバーヘ
ッドコストは低減することができる。

【０１２８】さらに本発明のメモリモジュールによれ
ば、メモリチップとこれを搭載する回路基板の接続をフ
リップチップ接続で行うことにより、ワイヤボンディン
グで接続する場合に比べてワイヤが存在しなくなる分、
メモリチップの接続端子からメモリモジュールの外部接
続端子までのインダクタンスをより小さくすることがで
きる。したがって、動作クロック周波数の高い領域にま
で適用することができる。また、メモリチップの裏面
が外気に直接触れるようになるため、メモリモジュール
の熱放散性が向上し、メモリモジュールとしての信頼性
を向上することができる。

【０１２９】また本発明のよれば、メモリチップを搭載
する回路基板として多層板を用いることにより、グラン
ド層、パワー層等を設けることができるい。したがっ
て、メモリモジュールの電気特性をさらに改善すること
ができるとともに、回路基板の両面に外部接続端子を設
けることができ、外部接続端子の配設密度を向上するこ
とができる。さらに、マザーボード上の配線との接続も
容易に行うことができる。

【図面の簡単な説明】

【図１】本発明のメモリモジュールの構造の例を概略的
に示す断面図。

【図２】本発明のメモリモジュールを模式的に示す斜視
図。

【図３】コントローラの搭載されたマザーボード上に本
発明のメモリモジュールを実装した様子を模式的に示す
図。

【図４】ソケットとメモリモジュールとの接続部を概略
的に示す図。

【図５】マザーボードの配線とソケットのコンタクトピ
ンとメモリモジュールの外部接続端子との関係を模式的
に示す図。

【図６】本発明のメモリモジュールの構成の別の例を示
す図。

【図７】本発明のメモリモジュールの構成のさらに別の
例を概略的に示す図。

【図８】本発明のメモリモジュールを概略的に示す図。

【図９】本発明のメモリモジュールの外部接続端子の部
分を模式的に示す図。

【図１０】本発明のメモリモジュールをソケットに挿入
した様子を模式的に示す図。

【図１１】メモリモジュールとソケットのコンタクトピ
ンとマザーボードの配線との位置関係の例を模式的に示
す図。

【図１２】本発明のメモリモジュールの構造のさらに別
の例を概略的に示す図。

【図１３】ヒートシンクを備えた本発明のメモリモジュ
ールの例を概略的に示す図。

【図１４】ヒートシンクを備えた本発明のメモリモジュ
ールの例を概略的に示す図。

【図１５】本発明のメモリモジュールのマザーボードへ
の実装の別の形態について模式的に示す図。

【図１６】メモリモジュールの外部接続端子の配設密度
が大きい場合のパッドの例を示す図。

【図１７】本発明のメモリモジュールの構成の例を概略
的に示す図。

【図１８】本発明のメモリモジュールの構成の例を概略
的に示す図。

【図１９】本発明のメモリモジュールの構成（第１の
面）を概略的に示す平面図。

【図２０】本発明のメモリモジュールの構成（第２の
面）を概略的に示す平面図。

【図２１】メモリチップを回路基板上にフリップチップ
により搭載する場合のバンプの配設位置を説明するため
の図。

【図２２】メモリチップを回路基板上にフリップチップ
により搭載する場合のバンプの配設位置を説明するため
の図。

【図２３】本発明のメモリモジュールを回路基板に搭載
した様子を模式的に示す図。

【図２４】ＴＳＯＰタイプの半導体パッケージを概略的
に示す図。

【図２５】図２４に例示したような構造のＴＳＯΡタイ
プの半導体パッケージを用いたコンピュータ等の情報処
理装置の主記憶装置を概略的に示す図。

【図２６】ＳＶＰタイプの半導体パッケージを概略的に
示す図。

【図２７】図２６に例示したような構造のＳＶＰタイプ
の半導体パッケージを用いたコンピュータ等の情報処理
装置の主記憶装置を概略的に示す図。

【符号の説明】

７１………マザーボード７２………ソケット７３………コントローラー８０、８０ａ、８０ｂ、８０ｃ、８０ｄ………メモリモ
ジュール８１………メモリチップ８２………接着剤８３………回路基板８４………接続端子（メモリチップ）８５………内部接続端子８６………ボンディングワイヤ８７………封止樹脂８８………外部接続端子８９………導体配線９０、１１２………グランド層９１………スルーホール９２………バンプ１０１………外部接続端子１０２………コンタクトピン１０３………ハウジング１０５………パッド１０６………配線（マザーボード）

Claims

【特許請求の範囲】

【請求項１】第１の領域を有する第１の面と第２の面
とを有し、前記第１の面の第１の辺に沿って列設された
第１の外部接続端子と、前記第１の領域内の前記第１の
辺側に偏在して形成された内部接続端子と、前記第１の
外部接続端子と前記内部接続端子とを接続する配線と、
前記第２の面に形成されたグランド層とを備えた回路基
板と、前記回路基板の第１の領域内に搭載され、前記回路基板
の内部接続端子と接続されたメモリチップとを具備した
ことを特徴とするメモリモジュール。
【請求項２】前記第１の外部接続端子は複数の信号端
子と、複数のグランド端子と、複数の電源端子からな
り、前記複数の信号端子の間には前記グランド端子また
は前記電源端子が存在するように配列されていることを
特徴とする請求項１に記載のメモリモジュール。
【請求項３】前記回路基板の内部接続端子と前記メモ
リチップの接続端子とは導電性バンプにより接続されて
おり、前記第１の領域と対向する前記メモリチップの前
記第１の辺と対向する第２の辺側には、前記第１の面と
前記メモリチップとの間隙が均一になるように配設され
たダミーバンプを具備したことを特徴とする請求項１に
記載のメモリモジュール。
【請求項４】前記内部接続端子のうち接地電位にある
ものは、前記グランド層と層間接続されていることを特
徴とする請求項１に記載のメモリモジュール。
【請求項５】第１の領域を有する第１の面と第２の面
とを有し、前記第１の面の第１の辺に沿って列設された
第１の外部接続端子と、前記第２の面の前記第１の辺に
沿って列設された第２の外部接続端子と、前記第１の領
域内の前記第１の辺側に偏在して形成され、前記第１の
外部接続端子と対応する第１の内部接続端子と、前記第
１の領域内の前記第１の辺側に偏在して形成され、前記
第２の外部接続端子と対応する第２の内部接続端子と、
前記第１の外部接続端子と前記第１の内部接続端子とを
接続する第１の配線と、前記第２の外部接続端子と前記
第２の内部接続端子とを接続する第２の配線と、前記第
１の面と前記第２の面との間に形成されたグランド層と
を備えた回路基板と、前記回路基板の第１の領域内に搭載され、前記回路基板
の前記第１の内部接続端子および第２の内部接続端子と
接続された接続端子を有するメモリチップとを具備した
ことを特徴とするメモリモジュール。
【請求項６】前記第２の外部接続端子は、前記第１の
外部接続端子と半ピッチずれるように形成されたことを
特徴とする請求項５に記載のメモリモジュール。
【請求項７】前記第２の外部接続端子はその近傍で前
記回路基板の第１の面にビア接続され、前記第２の配線
は前記回路基板の第１の面に形成されていることを特徴
とする請求項６に記載のメモリモジュール。
【請求項８】前記第１の配線と前記第２の配線とは交
互に並列するように形成されたことを特徴とする請求項
７に記載のメモリモジュール。
【請求項９】前記第２の配線は接地電位にあることを
特徴とする請求項８に記載のメモリモジュール。
【請求項１０】前記回路基板の第１および第２の内部
接続端子と前記メモリチップの接続端子とは導電性バン
プにより接続されており、前記第１の領域内の前記回路
基板の前記第１の辺と対向する第２の辺側には、前記第
１の面と前記メモリチップとの間隙が均一になるように
配設されたダミーバンプを有することを特徴とする請求
項５に記載のメモリモジュール。
【請求項１１】前記第１の内部接続端子および前記第
２の内部接続端子のうち接地電位にあるものは、前記グ
ランド層とビア接続されていることを特徴とする請求項
５に記載のメモリモジュール。
【請求項１２】第１の領域を有する第１の面と第２の
面とを有し、前記第１の面の第１の辺に沿って列設され
た第１の外部接続端子と、前記第１の領域の前記第１の
辺側に偏在して形成された内部接続端子と、前記第１の
外部接続端子と前記内部接続端子とを接続する配線と、
前記第２の面に形成されたグランド層とを備えた回路基
板と、前記回路基板の第１の領域内に搭載され、前記内部接続
端子とボンディング接続された接続端子を有するメモリ
チップとを具備したことを特徴とするメモリモジュー
ル。
【請求項１３】前記第１の外部接続端子は複数の信号
端子と、複数のグランド端子と、複数の電源端子とを有
し、前記複数の信号端子の間には前記グランド端子また
は前記電源端子が存在するように配列されていることを
特徴とする請求項１２に記載のメモリモジュール。
【請求項１４】前記内部接続端子のうち接地電位にあ
るものは、前記グランド層とビア接続されていることを
特徴とする請求項１２に記載のメモリモジュール。
【請求項１５】第１の領域を有する第１の面と第２の
面とを有し、前記第１の面の第１の辺に沿って列設され
た第１の外部接続端子と、前記第２の面の前記第１の辺
に沿って列設された第２の外部接続端子と、前記第１の
領域の前記第１の辺側に偏在して形成され、前記第１の
外部接続端子と対応する第１の内部接続端子と、前記第
１の領域の前記第１の辺側に偏在して形成され、前記第
２の外部接続端子と対応する第２の内部接続端子と、前
記第１の外部接続端子と前記第１の内部接続端子とを接
続する第１の配線と、前記第２の外部接続端子と前記第
２の内部接続端子とを接続する第２の配線と、前記第１
の面と前記第２の面との間に形成されたグランド層とを
備えた回路基板と、前記回路基板の第１の領域内に搭載され、前記回路基板
の前記第１の内部接続端子および第２の内部接続端子と
ボンディング接続された接続端子を有するメモリチップ
とを具備したことを特徴とするメモリモジュール。
【請求項１６】前記第２の外部接続端子は、前記第１
の外部接続端子と半ピッチずれるように形成されたこと
を特徴とする請求項１５に記載のメモリモジュール。
【請求項１７】前記第２の外部接続端子はその近傍で
前記回路基板の第１の面にビア接続され、前記第２の配
線は前記回路基板の第１の面に形成されていることを特
徴とする請求項１６に記載のメモリモジュール。
【請求項１８】前記第１の配線と前記第２の配線とは交
互に並列するように形成されたことを特徴とする請求項
１７に記載のメモリモジュール。
【請求項１９】前記第２の配線は接地電位にあること
を特徴とする請求項１８に記載のメモリモジュール。
【請求項２０】前記第１の内部接続端子および前記第
２の内部接続端子のうち接地電位にあるものは、前記グ
ランド層とビア接続されていることを特徴とする請求項
１５に記載のメモリモジュール。
【請求項２１】第１の領域を有する第１の面と第２の
面とを有し、前記第１の面の第１の辺に沿って列設され
た第１の外部接続端子を有する配線層と、グランド層と
を備えた回路基板と、前記回路基板の第１の領域内で前記配線層と接続するよ
うに搭載された１個のメモリチップとを具備したことを
特徴とするメモリモジュール。
【請求項２２】第１の領域を有する第１の面と第２の
面とを有し、前記第１の面の第１の辺に沿って列設され
た第１の外部接続端子と、前記第２の面の前記第１の辺
に沿って列設された第２の外部接続端子と、グランド層
とを備えた回路基板と、前記回路基板の第１の領域内に搭載され、前記第１の外
部接続端子または前記第２の外部接続端子と接続された
接続端子を有する１個のメモリチップとを具備したこと
を特徴とするメモリモジュール。
【請求項２３】複数のメモリモジュールが母基板上に
実装された情報処理装置であって、第１の領域を有する第１の面と第２の面とを有し、前記
第１の面の第１の辺に沿って列設された第１の外部接続
端子と、前記第１の領域内の前記第１の辺側に偏在して
形成された内部接続端子と、前記第１の外部接続端子と
前記内部接続端子とを接続する第１の配線と、前記第２
の面に形成されたグランド層とを備えた回路基板と、前
記回路基板の第１の領域内に搭載され、前記回路基板の
内部接続端子と接続されたメモリチップとを具備したメ
モリモジュールと、前記母基板上に平行に配設された複数の配線と、前記母基板上に形成された前記配線と前記メモリモジュ
ールの前記第１の外部接続端子とが対応するように、前
記メモリモジュールを前記母基板上に保持する保持手段
と、前記母基板に形成された配線と前記メモリモジュールの
前記外部接続端子とを接続する接続手段とを具備したこ
とを特徴とする情報処理装置。
【請求項２４】前記保持手段は前記メモリモジュール
を前記母基板と垂直に保持することを特徴とする請求項
２３に記載の情報処理装置。
【請求項２５】前記保持手段は、前記母基板に形成さ
れた配線に対して、複数の前記メモリモジュールを所定
ピッチで並列に保持することを特徴とする請求項２３に
記載の情報処理装置。
【請求項２６】複数の前記メモリモジュールは約３ｍ
ｍ以下のピッチで前記母基板上に並列に保持されること
を特徴とする請求項２５に記載の情報処理装置。
【請求項２７】複数のメモリモジュールが母基板上に
実装された情報処理装置であって、第１の領域を有する第１の面と第２の面とを有し、前記
第１の面の第１の辺に沿って列設された第１の外部接続
端子と、前記第２の面の前記第１の辺に沿って列設され
た第２の外部接続端子と、前記第１の領域内の前記第１
の辺側に偏在して形成され、前記第１の外部接続端子と
対応する第１の内部接続端子と、前記第１の領域内の前
記第１の辺側に偏在して形成され、前記第２の外部接続
端子と対応する第２の内部接続端子と、前記第１の外部
接続端子と前記第１の内部接続端子とを接続する第１の
配線と、前記第２の外部接続端子と前記第２の内部接続
端子とを接続する第２の配線と、前記第１の面と前記第
２の面との間に形成されたグランド層とを備えた回路基
板と、前記回路基板の第１の領域内に搭載され、前記回
路基板の前記第１の内部接続端子および第２の内部接続
端子と接続された接続端子を有するメモリチップとを具
備したメモリモジュールと、前記母基板上に平行に配設された複数の配線と、前記母基板上に形成された前記配線と前記メモリモジュ
ールの前記第１の外部接続端子および第２の外部接続端
子とがそれぞれ対応するように、前記メモリモジュール
を前記母基板上に保持する保持手段と、前記母基板に形成された配線と前記メモリモジュールの
前記第１の外部接続端子および前記第２の外部接続端子
とを接続する接続手段とを具備したことを特徴とする情
報処理装置。
【請求項２８】前記保持手段は前記メモリモジュール
を前記母基板と垂直に保持することを特徴とする請求項
２７に記載の情報処理装置。
【請求項２９】前記保持手段は、前記母基板に形成さ
れた配線に対して、複数の前記メモリモジュールを所定
ピッチで並列に保持することを特徴とする請求項２７に
記載の情報処理装置。
【請求項３０】複数の前記メモリモジュールは約３ｍ
ｍ以下のピッチで前記母基板上に並列に保持されること
を特徴とする請求項２９に記載の情報処理装置。