JP2001094032A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2001094032A JP2001094032A JP26681999A JP26681999A JP2001094032A JP 2001094032 A JP2001094032 A JP 2001094032A JP 26681999 A JP26681999 A JP 26681999A JP 26681999 A JP26681999 A JP 26681999A JP 2001094032 A JP2001094032 A JP 2001094032A
- Authority
- JP
- Japan
- Prior art keywords
- leads
- electrode pads
- semiconductor chip
- signal transmission
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
- H01L2924/30111—Impedance matching
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 信号の歪みをできるだけ小さくすることがで
きる半導体装置を提供する。 【解決手段】 半導体チップ１とパッケージ２とからな
る。半導体チップ１は、表面に複数の電極パッドを有
し、複数の電極パッドのうち隣接した２個の電極パッド
を互いに逆位相の信号を入力または出力する１組の信号
差動伝送用電極パッドとする。また、パッケージ２は、
半導体チップ１が搭載され、半導体チップ１の複数の電
極パッドに内側端部が接続された複数のリード２ａ，２
ｂを有し、１組の信号差動伝送用電極パッドに接続され
る２本のリードを１組の信号差動伝送用リード２ｂとす
る。そして、１組の信号差動伝送用リード２ｂの間隔
が、１組の信号差動伝送用リード２ｂの各々の信号線路
としての実効インダクタンスを所望の値以下とする値に
設定される。
きる半導体装置を提供する。 【解決手段】 半導体チップ１とパッケージ２とからな
る。半導体チップ１は、表面に複数の電極パッドを有
し、複数の電極パッドのうち隣接した２個の電極パッド
を互いに逆位相の信号を入力または出力する１組の信号
差動伝送用電極パッドとする。また、パッケージ２は、
半導体チップ１が搭載され、半導体チップ１の複数の電
極パッドに内側端部が接続された複数のリード２ａ，２
ｂを有し、１組の信号差動伝送用電極パッドに接続され
る２本のリードを１組の信号差動伝送用リード２ｂとす
る。そして、１組の信号差動伝送用リード２ｂの間隔
が、１組の信号差動伝送用リード２ｂの各々の信号線路
としての実効インダクタンスを所望の値以下とする値に
設定される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップをパ
ッケージに搭載してなる半導体装置に関するものであ
る。特に、本発明は高速伝送を必要とする電子部品を実
装するパッケージの構造に関するもので、特にこのう
ち、差動伝送法を用いた伝送線路の構造に関するもので
ある。
ッケージに搭載してなる半導体装置に関するものであ
る。特に、本発明は高速伝送を必要とする電子部品を実
装するパッケージの構造に関するもので、特にこのう
ち、差動伝送法を用いた伝送線路の構造に関するもので
ある。
【０００２】
【従来の技術】近年、電子機器は益々小型化、高機能
化、動作速度の高速化、モジュール化が進行している。
化、動作速度の高速化、モジュール化が進行している。
【０００３】以下図面を参照しながら、従来の高速モジ
ュールの一例について説明する。
ュールの一例について説明する。
【０００４】図１０は従来の高速モジュールの構成を示
す概略図である。図１０において、５１は表面（この例
では、上面）に複数の電極パッド（図示せず）を有する
半導体チップ、５２は表面（この例では、上面）に複数
の電極パッドを有する半導体チップである。
す概略図である。図１０において、５１は表面（この例
では、上面）に複数の電極パッド（図示せず）を有する
半導体チップ、５２は表面（この例では、上面）に複数
の電極パッドを有する半導体チップである。
【０００５】５５は半導体チップ５１を中央部分に搭載
したパッケージであり、周縁部分には複数のリード５５
ａが設けられており、複数のリード５５ａの各々の内側
端部が半導体チップ５１の複数の電極パッドにボンディ
ングワイヤ５７を介して接続されている。パッケージ５
５に半導体チップ５１を搭載し、半導体チップ５１の複
数の電極パッドとパッケージ５５のリード５５ａの内側
端部とをボンディングワイヤ５７で接続した状態のもの
が半導体装置５９である。
したパッケージであり、周縁部分には複数のリード５５
ａが設けられており、複数のリード５５ａの各々の内側
端部が半導体チップ５１の複数の電極パッドにボンディ
ングワイヤ５７を介して接続されている。パッケージ５
５に半導体チップ５１を搭載し、半導体チップ５１の複
数の電極パッドとパッケージ５５のリード５５ａの内側
端部とをボンディングワイヤ５７で接続した状態のもの
が半導体装置５９である。
【０００６】５６は半導体チップ５２を中央部分に搭載
したパッケージであり、周縁部分には複数のリード５６
ａが設けられており、複数のリード５６ａの各々の内側
端部が半導体チップ５２の複数の電極パッドにボンディ
ングワイヤ５８を介して接続されている。パッケージ５
６に半導体チップ５２を搭載し、半導体チップ５２の複
数の電極パッドとパッケージ５６のリード５６ａの内側
端部とをボンディングワイヤ５８で接続した状態のもの
が半導体装置６０である。
したパッケージであり、周縁部分には複数のリード５６
ａが設けられており、複数のリード５６ａの各々の内側
端部が半導体チップ５２の複数の電極パッドにボンディ
ングワイヤ５８を介して接続されている。パッケージ５
６に半導体チップ５２を搭載し、半導体チップ５２の複
数の電極パッドとパッケージ５６のリード５６ａの内側
端部とをボンディングワイヤ５８で接続した状態のもの
が半導体装置６０である。
【０００７】５３は上記の２個の半導体装置５９，６０
が搭載された配線基板であり、５４は配線基板５３上に
形成されて２個の半導体装置５９，６０間を結ぶ複数の
信号線路の一部を示す。配線基板５３上に形成される基
板上配線（信号線路５４）は、マイクロストリップ線路
など特性インピーダンスが調整された構造をなしてい
る。また、半導体チップ５１，５２を搭載するパッケー
ジ５５，５６はＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ
ａｇｅ）等で構成され、配線基板５３上にはんだ付け等
で搭載され、信号配線５４等に対して接続される。
が搭載された配線基板であり、５４は配線基板５３上に
形成されて２個の半導体装置５９，６０間を結ぶ複数の
信号線路の一部を示す。配線基板５３上に形成される基
板上配線（信号線路５４）は、マイクロストリップ線路
など特性インピーダンスが調整された構造をなしてい
る。また、半導体チップ５１，５２を搭載するパッケー
ジ５５，５６はＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ
ａｇｅ）等で構成され、配線基板５３上にはんだ付け等
で搭載され、信号配線５４等に対して接続される。
【０００８】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、以下に述べるような問題がある。２個の
半導体装置５９，６０間の信号は、配線基板５３上のマ
イクロストリップ線路等のインピーダンスが整合された
信号線路５４を通るときには歪みを生じない。ところ
が、２個の半導体装置５９，６０自体、つまり半導体チ
ップ５１，５２を包含しているパッケージ５５，５６の
部分はインピーダンス整合が、通常はなされておらず、
パッケージ５５，５６の線路部分、つまりリード５５
ａ，５６ａの部分で信号波形の反射、減衰による歪みが
生じるという問題を有していた。
うな構成では、以下に述べるような問題がある。２個の
半導体装置５９，６０間の信号は、配線基板５３上のマ
イクロストリップ線路等のインピーダンスが整合された
信号線路５４を通るときには歪みを生じない。ところ
が、２個の半導体装置５９，６０自体、つまり半導体チ
ップ５１，５２を包含しているパッケージ５５，５６の
部分はインピーダンス整合が、通常はなされておらず、
パッケージ５５，５６の線路部分、つまりリード５５
ａ，５６ａの部分で信号波形の反射、減衰による歪みが
生じるという問題を有していた。
【０００９】また、パッケージ５５，５６の線路部分の
インピーダンス整合を行うためには、パッケージ５５，
５６の外部で行うとすれば、多層基板を用いた構造など
複雑な構成の配線基板を必要とする。
インピーダンス整合を行うためには、パッケージ５５，
５６の外部で行うとすれば、多層基板を用いた構造など
複雑な構成の配線基板を必要とする。
【００１０】また、パッケージ５５，５６の線路の長
さ、基板上線路の長さも最短距離で各線路ごとに異なる
ため、配線基板上で線路の長さを調整しなければ、信号
伝送時にスキューが生じ、伝送される信号のタイミング
にずれが生じるという問題点を有していた。
さ、基板上線路の長さも最短距離で各線路ごとに異なる
ため、配線基板上で線路の長さを調整しなければ、信号
伝送時にスキューが生じ、伝送される信号のタイミング
にずれが生じるという問題点を有していた。
【００１１】なお、スキューは以下のように定義され
る。デジタル回路では、各部の動作が矩形波の立ち上が
り部分、または立ち下がり部分をスイッチとして、オ
ン、オフさせるが、この矩形波は伝送線路の長さにより
伝播遅延を生じる。このため、あるタイミングを合わせ
てそれぞれの回路をオン、オフさせようとするとき、伝
送路の長さが異なると、伝播遅延によりタイミングがず
れることになる。このタイミングのずれがスキューであ
る。このずれが、システムの冗長度を超えて生じた場合
に誤動作が生じることとなる。
る。デジタル回路では、各部の動作が矩形波の立ち上が
り部分、または立ち下がり部分をスイッチとして、オ
ン、オフさせるが、この矩形波は伝送線路の長さにより
伝播遅延を生じる。このため、あるタイミングを合わせ
てそれぞれの回路をオン、オフさせようとするとき、伝
送路の長さが異なると、伝播遅延によりタイミングがず
れることになる。このタイミングのずれがスキューであ
る。このずれが、システムの冗長度を超えて生じた場合
に誤動作が生じることとなる。
【００１２】本発明は上記問題点に鑑み、簡単な構造で
信号の歪みをできるだけ小さくすることができる半導体
装置を提供することである。
信号の歪みをできるだけ小さくすることができる半導体
装置を提供することである。
【００１３】本発明の他の目的は、複数の信号のタイミ
ングのずれをできるだけ小さくすることができる半導体
装置を提供することである。
ングのずれをできるだけ小さくすることができる半導体
装置を提供することである。
【００１４】つまり、本発明は、半導体チップ表面の隣
接する２個の電極パッドを１組としてそれぞれに互いに
逆位相の信号を入出力する差動信号伝送構造をもつ半導
体チップ構造を採用し、この半導体チップを搭載するパ
ッケージ構造において、上記の隣接する２つの電極パッ
ドに接続されるパッケージの１組のリードの間隔を調整
し実効インダクタンスを所望値以下とする。また、この
１組のリードの両隣に電源線路、またはグランド線路と
なるリードを配置することにより、差動信号伝送を行
う、あるい通常の信号伝送を行う他の１組のリードとの
間で互いに悪影響を与えない構造を提案することにより
パッケージ部分での信号の歪みをできるだけ小さくする
ことを提案するものである。
接する２個の電極パッドを１組としてそれぞれに互いに
逆位相の信号を入出力する差動信号伝送構造をもつ半導
体チップ構造を採用し、この半導体チップを搭載するパ
ッケージ構造において、上記の隣接する２つの電極パッ
ドに接続されるパッケージの１組のリードの間隔を調整
し実効インダクタンスを所望値以下とする。また、この
１組のリードの両隣に電源線路、またはグランド線路と
なるリードを配置することにより、差動信号伝送を行
う、あるい通常の信号伝送を行う他の１組のリードとの
間で互いに悪影響を与えない構造を提案することにより
パッケージ部分での信号の歪みをできるだけ小さくする
ことを提案するものである。
【００１５】また、パッケージの線路部分（リード）の
長さを基板上配線の最適引き回しをしたときにスキュー
ができるだけ生じないように調整する構造を提案し、信
号のタイミングのずれをできるだけ小さくすることを提
案するものである。
長さを基板上配線の最適引き回しをしたときにスキュー
ができるだけ生じないように調整する構造を提案し、信
号のタイミングのずれをできるだけ小さくすることを提
案するものである。
【００１６】
【課題を解決するための手段】上記問題点を解決するた
めに本発明は、差動信号伝送の場合に限定し、パッケー
ジ部分での信号の歪みを最小とするために実効インダク
タンスを所望の値以下とする構造として以下の構造を採
用した。
めに本発明は、差動信号伝送の場合に限定し、パッケー
ジ部分での信号の歪みを最小とするために実効インダク
タンスを所望の値以下とする構造として以下の構造を採
用した。
【００１７】１．表面に複数の電極パッドを有し、複数
の電極パッドのうち隣接した２個の電極パッドを互いに
逆位相の信号を入力または出力する１組の差動信号伝送
用電極パッドとする半導体チップと、半導体チップが搭
載され、半導体チップの複数の電極パッドに内側端部が
接続された複数のリードを有し、１組の差動信号伝送用
電極パッドに接続される２本のリードを１組の差動信号
伝送用リードとするパッケージとからなる半導体装置で
あって、１組の差動信号伝送用リードの間隔を、１組の
差動信号伝送用リードの各々の信号線路としての実効イ
ンダクタンスを所望の値以下とする値に設定したことを
特徴とする半導体装置。
の電極パッドのうち隣接した２個の電極パッドを互いに
逆位相の信号を入力または出力する１組の差動信号伝送
用電極パッドとする半導体チップと、半導体チップが搭
載され、半導体チップの複数の電極パッドに内側端部が
接続された複数のリードを有し、１組の差動信号伝送用
電極パッドに接続される２本のリードを１組の差動信号
伝送用リードとするパッケージとからなる半導体装置で
あって、１組の差動信号伝送用リードの間隔を、１組の
差動信号伝送用リードの各々の信号線路としての実効イ
ンダクタンスを所望の値以下とする値に設定したことを
特徴とする半導体装置。
【００１８】２．１組の差動信号伝送用リードの両隣に
電源線路または接地線路としての電源または接地用リー
ドを配置し、１組の差動信号伝送用リードを他の信号伝
送用リードから隔離したことを特徴とする請求項１記載
の半導体装置。
電源線路または接地線路としての電源または接地用リー
ドを配置し、１組の差動信号伝送用リードを他の信号伝
送用リードから隔離したことを特徴とする請求項１記載
の半導体装置。
【００１９】また、信号間に生じるスキューの問題を解
決するために、パッケージ構造として以下の構造を採用
した。
決するために、パッケージ構造として以下の構造を採用
した。
【００２０】３．表面に複数の電極パッドを有する半導
体チップと、半導体チップが搭載され、複数の電極パッ
ドに内側端部が接続された複数のリードを有するパッケ
ージとからなる半導体装置であって、複数のリードの内
側端部から外側端部までの長さを複数の電極パッドへ入
力または複数の電極パッドから出力される入出力信号矩
形波のスキューを補正する値に相当する電気長だけずら
せた状態に調整したことを特徴とする半導体装置。 ４．表面に複数の電極パッドを有する半導体チップと、
半導体チップが搭載され、複数の電極パッドに内側端部
が接続された複数のリードを有するパッケージとからな
る半導体装置であって、複数のリードのうち少なくとも
信号の入力または出力を行う複数の信号入出力用リード
の長さを同一に設定したことを特徴とする半導体装置。
体チップと、半導体チップが搭載され、複数の電極パッ
ドに内側端部が接続された複数のリードを有するパッケ
ージとからなる半導体装置であって、複数のリードの内
側端部から外側端部までの長さを複数の電極パッドへ入
力または複数の電極パッドから出力される入出力信号矩
形波のスキューを補正する値に相当する電気長だけずら
せた状態に調整したことを特徴とする半導体装置。 ４．表面に複数の電極パッドを有する半導体チップと、
半導体チップが搭載され、複数の電極パッドに内側端部
が接続された複数のリードを有するパッケージとからな
る半導体装置であって、複数のリードのうち少なくとも
信号の入力または出力を行う複数の信号入出力用リード
の長さを同一に設定したことを特徴とする半導体装置。
【００２１】以上のような構成をとることにより、パッ
ケージ部分での信号の歪みをできるだけ小さくすること
ができる。また、配線基板上で複雑な線路長調整をする
ことなしに信号のタイミングのずれをできるだけ小さく
することができる。
ケージ部分での信号の歪みをできるだけ小さくすること
ができる。また、配線基板上で複雑な線路長調整をする
ことなしに信号のタイミングのずれをできるだけ小さく
することができる。
【００２２】
【発明の実施の形態】以下本発明の実施の形態につい
て、図１から図７を用いて説明する。
て、図１から図７を用いて説明する。
【００２３】（第１の実施の形態）図１は、本発明の第
１の実施の形態における高速モジュールを真上から眺め
た場合の差動信号線路部分を模式的に示した平面図であ
る。図１において、１は表面（この例では、上面）に複
数の電極パッド（図示せず）を有し、複数の電極パッド
のうち隣接した２個の電極パッドを互いに逆位相の信号
を入力または出力する１組の差動信号伝送用電極パッド
とする半導体チップである。３は表面（この例では、上
面）に複数の電極パッド（図示せず）を有し、複数の電
極パッドのうち隣接した２個の電極パッドを互いに逆位
相の信号を入力または出力する１組の差動信号伝送用電
極パッドとする半導体チップである。この場合、半導体
チップ１，３は、それぞれ複数の電極パッドのうち隣接
した２個の電極パッドを１組として互いに逆位相の信号
を入出力する差動信号伝送の形態をとっている。
１の実施の形態における高速モジュールを真上から眺め
た場合の差動信号線路部分を模式的に示した平面図であ
る。図１において、１は表面（この例では、上面）に複
数の電極パッド（図示せず）を有し、複数の電極パッド
のうち隣接した２個の電極パッドを互いに逆位相の信号
を入力または出力する１組の差動信号伝送用電極パッド
とする半導体チップである。３は表面（この例では、上
面）に複数の電極パッド（図示せず）を有し、複数の電
極パッドのうち隣接した２個の電極パッドを互いに逆位
相の信号を入力または出力する１組の差動信号伝送用電
極パッドとする半導体チップである。この場合、半導体
チップ１，３は、それぞれ複数の電極パッドのうち隣接
した２個の電極パッドを１組として互いに逆位相の信号
を入出力する差動信号伝送の形態をとっている。
【００２４】２は半導体チップ１を中央部分に搭載した
パッケージであり、周縁部分には複数のリード２ａ，２
ｂを有し、複数のリード２ａ，２ｂの各々の内側端部が
半導体チップ１の複数の電極パッドにボンディングワイ
ヤ７を介して接続されている。この場合、１組の差動信
号伝送用電極パッドに接続される２本のリード２ｂを１
組の差動信号伝送用リードとする。パッケージ２に半導
体チップ１を搭載し、半導体チップ１の複数の電極パッ
ドとパッケージ２のリード２ａ，２ｂの内側端部とをボ
ンディングワイヤ７で接続した状態のものが半導体装置
９である。この場合、互いに逆位相の信号を入出力する
隣接した１組の差動信号伝送用電極パッドに接続される
１組の差動信号伝送用のリード２ｂの間隔を、１組のリ
ード２ｂの各々の信号線路としての実効インダクタンス
を所望の値以下とする値に設定している。
パッケージであり、周縁部分には複数のリード２ａ，２
ｂを有し、複数のリード２ａ，２ｂの各々の内側端部が
半導体チップ１の複数の電極パッドにボンディングワイ
ヤ７を介して接続されている。この場合、１組の差動信
号伝送用電極パッドに接続される２本のリード２ｂを１
組の差動信号伝送用リードとする。パッケージ２に半導
体チップ１を搭載し、半導体チップ１の複数の電極パッ
ドとパッケージ２のリード２ａ，２ｂの内側端部とをボ
ンディングワイヤ７で接続した状態のものが半導体装置
９である。この場合、互いに逆位相の信号を入出力する
隣接した１組の差動信号伝送用電極パッドに接続される
１組の差動信号伝送用のリード２ｂの間隔を、１組のリ
ード２ｂの各々の信号線路としての実効インダクタンス
を所望の値以下とする値に設定している。
【００２５】４は半導体チップ３を中央部分に搭載した
パッケージであり、周縁部分には複数のリード４ａ，４
ｂを有し、複数のリード４ａ，４ｂの各々の内側端部が
半導体チップ３の複数の電極パッドにボンディングワイ
ヤ８を介して接続されている。この場合、１組の差動信
号伝送用電極パッドに接続される２本のリード４ｂを１
組の差動信号伝送用リードとする。パッケージ４に半導
体チップ３を搭載し、半導体チップ３の複数の電極パッ
ドとパッケージ４のリード４ａ，４ｂの内側端部とをボ
ンディングワイヤ８で接続した状態のものが半導体装置
１０である。この場合、互いに逆位相の信号を入出力す
る隣接した１組の差動信号伝送用電極パッドに接続され
る１組の差動信号伝送用のリード４ｂの間隔を、１組の
リード４ｂの各々の信号線路としての実効インダクタン
スを所望の値以下とする値に設定している。
パッケージであり、周縁部分には複数のリード４ａ，４
ｂを有し、複数のリード４ａ，４ｂの各々の内側端部が
半導体チップ３の複数の電極パッドにボンディングワイ
ヤ８を介して接続されている。この場合、１組の差動信
号伝送用電極パッドに接続される２本のリード４ｂを１
組の差動信号伝送用リードとする。パッケージ４に半導
体チップ３を搭載し、半導体チップ３の複数の電極パッ
ドとパッケージ４のリード４ａ，４ｂの内側端部とをボ
ンディングワイヤ８で接続した状態のものが半導体装置
１０である。この場合、互いに逆位相の信号を入出力す
る隣接した１組の差動信号伝送用電極パッドに接続され
る１組の差動信号伝送用のリード４ｂの間隔を、１組の
リード４ｂの各々の信号線路としての実効インダクタン
スを所望の値以下とする値に設定している。
【００２６】５は上記の２個の半導体装置９，１０が搭
載された配線基板である。６は配線基板５上に形成され
て２個の半導体装置９，１０間を結ぶ複数の信号線路の
一部、特に、互いに逆位相の信号を伝送（差動伝送）す
るための１組の差動ペア線路を示す。配線基板５上に形
成される基板上配線（差動ペア線路６）は、マイクロス
トリップ線路など特性インピーダンスが調整された構造
をなしている。また、半導体チップ１，３を搭載するパ
ッケージ２，４はＱＦＰ（Ｑｕａｄ ＦｌａｔＰａｃｋ
ａｇｅ）等で構成され、配線基板５上にはんだ付け等で
搭載され、差動ペア６等に対して接続される。
載された配線基板である。６は配線基板５上に形成され
て２個の半導体装置９，１０間を結ぶ複数の信号線路の
一部、特に、互いに逆位相の信号を伝送（差動伝送）す
るための１組の差動ペア線路を示す。配線基板５上に形
成される基板上配線（差動ペア線路６）は、マイクロス
トリップ線路など特性インピーダンスが調整された構造
をなしている。また、半導体チップ１，３を搭載するパ
ッケージ２，４はＱＦＰ（Ｑｕａｄ ＦｌａｔＰａｃｋ
ａｇｅ）等で構成され、配線基板５上にはんだ付け等で
搭載され、差動ペア６等に対して接続される。
【００２７】図２に第１の実施の形態における高速モジ
ュールの一方の半導体装置、例えば９のパッケージ２の
１組（隣接した２個）のリード２ｂ，２ｂに同相同一波
形入力を仮定したときのシミュレーション回路を示す。
図３に図２の回路において、リードの一端（ｎｏｄｅ
１，ｎｏｄｅ２）に同相の矩形波を入力した場合のリー
ドの他端（ｎｏｄｅ３，ｎｏｄｅ４）の出力波形シミュ
レーション結果を示す。
ュールの一方の半導体装置、例えば９のパッケージ２の
１組（隣接した２個）のリード２ｂ，２ｂに同相同一波
形入力を仮定したときのシミュレーション回路を示す。
図３に図２の回路において、リードの一端（ｎｏｄｅ
１，ｎｏｄｅ２）に同相の矩形波を入力した場合のリー
ドの他端（ｎｏｄｅ３，ｎｏｄｅ４）の出力波形シミュ
レーション結果を示す。
【００２８】なお、図２において、ｎｏｄｅ１，ｎｏｄ
ｅ２は、リードの内側端部であるが、この場合内外は重
要ではない。つまり、Ｔ ｅｌｅｍｅｎｔの外側から矩
形波を入力し、ｎｏｄｅ３，ｎｏｄｅ４から信号が入力
され、ｎｏｄｅ１，ｎｏｄｅ２が５０Ωで終端されてい
る形でも基本的に考え方は同じである。
ｅ２は、リードの内側端部であるが、この場合内外は重
要ではない。つまり、Ｔ ｅｌｅｍｅｎｔの外側から矩
形波を入力し、ｎｏｄｅ３，ｎｏｄｅ４から信号が入力
され、ｎｏｄｅ１，ｎｏｄｅ２が５０Ωで終端されてい
る形でも基本的に考え方は同じである。
【００２９】また、Ｔ ｅｌｅｍｅｎｔは、ＳＰＩＣＥ
でシミュレーションするときのモデルで、無損失伝送線
路を表す。これは、特性インピーダンスと伝播遅延時間
のみを定義し、波形歪みは生じないという線路である。
でシミュレーションするときのモデルで、無損失伝送線
路を表す。これは、特性インピーダンスと伝播遅延時間
のみを定義し、波形歪みは生じないという線路である。
【００３０】図４に半導体装置、例えば９のパッケージ
２の１組（隣接した２個）のリード２ｂ，２ｂに逆相同
一波形入力を仮定したときのシミュレーション回路を示
す。図５に図４の回路において、リードの一端（ｎｏｄ
ｅ１，ｎｏｄｅ２）に逆相の矩形波を入力した場合のリ
ードの他端（ｎｏｄｅ３，ｎｏｄｅ４）の出力波形シミ
ュレーション結果を示す。
２の１組（隣接した２個）のリード２ｂ，２ｂに逆相同
一波形入力を仮定したときのシミュレーション回路を示
す。図５に図４の回路において、リードの一端（ｎｏｄ
ｅ１，ｎｏｄｅ２）に逆相の矩形波を入力した場合のリ
ードの他端（ｎｏｄｅ３，ｎｏｄｅ４）の出力波形シミ
ュレーション結果を示す。
【００３１】図３と図５とを比較すると、図５の方が図
３より波形の乱れが少ないことがわかる。これは、同相
入力の場合、実効インダクタンスＬｅｆｆが下記式のよ
うに自己インダクタンスＬｉに相互インダクタンスＬｍ
を加えた値になるのに対し、逆相入力の場合、実効イン
ダクタンスＬｅｆｆが、下記式のように自己インダクタ
ンスＬｉより相互インダクタンスＬｍを減じた値にな
り、同相入力の場合に比べて逆相入力の場合に実効イン
ダクタンスＬｅｆｆを小さくできるためである。
３より波形の乱れが少ないことがわかる。これは、同相
入力の場合、実効インダクタンスＬｅｆｆが下記式のよ
うに自己インダクタンスＬｉに相互インダクタンスＬｍ
を加えた値になるのに対し、逆相入力の場合、実効イン
ダクタンスＬｅｆｆが、下記式のように自己インダクタ
ンスＬｉより相互インダクタンスＬｍを減じた値にな
り、同相入力の場合に比べて逆相入力の場合に実効イン
ダクタンスＬｅｆｆを小さくできるためである。
【００３２】同相入力の場合 Ｌｅｆｆ＝Ｌｉ＋Ｌｍ 逆相入力の場合 Ｌｅｆｆ＝Ｌｉ−Ｌｍ そして、この相互インダクタンスＬｍの値は隣接するリ
ード間の間隔を調整することにより所望の値を得ること
が可能である。この場合、リード間の間隔を小さくする
ことで、相互インダクタンスＬｍの値を大きくでき、従
って実効インダクタンスＬｅｆｆを所望値以下に小さく
できるのである。このように、実効インダクタンスＬｅ
ｆｆを所望値以下に小さくすることにより、信号の歪み
を小さくできるのである。
ード間の間隔を調整することにより所望の値を得ること
が可能である。この場合、リード間の間隔を小さくする
ことで、相互インダクタンスＬｍの値を大きくでき、従
って実効インダクタンスＬｅｆｆを所望値以下に小さく
できるのである。このように、実効インダクタンスＬｅ
ｆｆを所望値以下に小さくすることにより、信号の歪み
を小さくできるのである。
【００３３】以上のように、この実施の形態の半導体装
置によれば、互いに逆位相の信号を入出力する隣接した
１組の差動信号伝送用電極パッドに接続される１組の差
動信号伝送用リード２ｂ，２ｂ；４ｂ，４ｂの間隔を、
１組の差動信号伝送用リード２ｂ，２ｂ；４ｂ，４ｂの
各々の信号線路としての実効インダクタンスを所望の値
以下とする値に設定しているので、信号の歪みをできる
だけ小さくすることができる。しかも、配線基板５とし
ては特別なものを用いる必要がなく、簡単な構造で、信
号の歪みを小さくできる。
置によれば、互いに逆位相の信号を入出力する隣接した
１組の差動信号伝送用電極パッドに接続される１組の差
動信号伝送用リード２ｂ，２ｂ；４ｂ，４ｂの間隔を、
１組の差動信号伝送用リード２ｂ，２ｂ；４ｂ，４ｂの
各々の信号線路としての実効インダクタンスを所望の値
以下とする値に設定しているので、信号の歪みをできる
だけ小さくすることができる。しかも、配線基板５とし
ては特別なものを用いる必要がなく、簡単な構造で、信
号の歪みを小さくできる。
【００３４】（第２の実施の形態）図６は、第１の実施
の形態における１組の差動信号伝送用リードの両隣に電
源線路またはグランド線路となる電源または接地用リー
ドを配置し、１組の差動信号伝送用リードを他の信号伝
送用リードから隔離配置した構成を示す模式図である。
の形態における１組の差動信号伝送用リードの両隣に電
源線路またはグランド線路となる電源または接地用リー
ドを配置し、１組の差動信号伝送用リードを他の信号伝
送用リードから隔離配置した構成を示す模式図である。
【００３５】図６において、３１は表面（この例では、
上面）に複数の電極パッド（図示せず）を有し、複数の
電極パッドのうち隣接した２個の電極パッドを互いに逆
位相の信号を入力または出力する１組の差動信号伝送用
電極パッドとする半導体チップである。３５は表面（こ
の例では、上面）に複数の電極パッド（図示せず）を有
し、複数の電極パッドのうち隣接した２個の電極パッド
を互いに逆位相の信号を入力または出力する１組の差動
信号伝送用電極パッドとする半導体チップである。この
場合、半導体チップ３１，３５は、それぞれ複数の電極
パッドのうち隣接した２個の電極パッドを１組として互
いに逆位相の信号を入出力する差動信号伝送の形態をと
っている。
上面）に複数の電極パッド（図示せず）を有し、複数の
電極パッドのうち隣接した２個の電極パッドを互いに逆
位相の信号を入力または出力する１組の差動信号伝送用
電極パッドとする半導体チップである。３５は表面（こ
の例では、上面）に複数の電極パッド（図示せず）を有
し、複数の電極パッドのうち隣接した２個の電極パッド
を互いに逆位相の信号を入力または出力する１組の差動
信号伝送用電極パッドとする半導体チップである。この
場合、半導体チップ３１，３５は、それぞれ複数の電極
パッドのうち隣接した２個の電極パッドを１組として互
いに逆位相の信号を入出力する差動信号伝送の形態をと
っている。
【００３６】３２は半導体チップ３１を中央部分に搭載
したパッケージであり、周縁部分には複数のリード３２
ａ，３２ｂ，３２ｃを有し、複数のリード３２ａ，３２
ｂ，３２ｃの各々の内側端部が半導体チップ３１の複数
の電極パッドにボンディングワイヤ３３を介して接続さ
れている。この場合、１組の差動信号伝送用電極パッド
に接続される２本のリード３２ｂを１組の差動信号伝送
用リードとする。パッケージ３２に半導体チップ３１を
搭載し、半導体チップ３１の複数の電極パッドとパッケ
ージ３２のリード３２ａ，３２ｂ，３２ｃの内側端部と
をボンディングワイヤ３３で接続した状態のものが半導
体装置３４である。この場合、互いに逆位相の信号を入
出力する隣接した１組の差動信号伝送用電極パッドに接
続される１組の差動信号伝送用のリード３２ｂの間隔
を、１組のリード３２ｂの各々の信号線路としての実効
インダクタンスを所望の値以下とする値に設定してい
る。
したパッケージであり、周縁部分には複数のリード３２
ａ，３２ｂ，３２ｃを有し、複数のリード３２ａ，３２
ｂ，３２ｃの各々の内側端部が半導体チップ３１の複数
の電極パッドにボンディングワイヤ３３を介して接続さ
れている。この場合、１組の差動信号伝送用電極パッド
に接続される２本のリード３２ｂを１組の差動信号伝送
用リードとする。パッケージ３２に半導体チップ３１を
搭載し、半導体チップ３１の複数の電極パッドとパッケ
ージ３２のリード３２ａ，３２ｂ，３２ｃの内側端部と
をボンディングワイヤ３３で接続した状態のものが半導
体装置３４である。この場合、互いに逆位相の信号を入
出力する隣接した１組の差動信号伝送用電極パッドに接
続される１組の差動信号伝送用のリード３２ｂの間隔
を、１組のリード３２ｂの各々の信号線路としての実効
インダクタンスを所望の値以下とする値に設定してい
る。
【００３７】３６は半導体チップ３５を中央部分に搭載
したパッケージであり、周縁部分には複数のリード３６
ａ，３６ｂ，３６ｃを有し、複数のリード３６ａ，３６
ｂ，３６ｃの各々の内側端部が半導体チップ３５の複数
の電極パッドにボンディングワイヤ３７を介して接続さ
れている。この場合、１組の差動信号伝送用電極パッド
に接続される２本のリード３６ｂを１組の差動信号伝送
用リードとする。パッケージ３６に半導体チップ３５を
搭載し、半導体チップ３５の複数の電極パッドとパッケ
ージ３６のリード３６ａ，３６ｂ，３６ｃの内側端部と
をボンディングワイヤ３７で接続した状態のものが半導
体装置３８である。この場合、互いに逆位相の信号を入
出力する隣接した１組の差動信号伝送用電極パッドに接
続される１組の差動信号伝送用のリード３６ｂの間隔
を、１組のリード３６ｂの各々の信号線路としての実効
インダクタンスを所望の値以下とする値に設定してい
る。
したパッケージであり、周縁部分には複数のリード３６
ａ，３６ｂ，３６ｃを有し、複数のリード３６ａ，３６
ｂ，３６ｃの各々の内側端部が半導体チップ３５の複数
の電極パッドにボンディングワイヤ３７を介して接続さ
れている。この場合、１組の差動信号伝送用電極パッド
に接続される２本のリード３６ｂを１組の差動信号伝送
用リードとする。パッケージ３６に半導体チップ３５を
搭載し、半導体チップ３５の複数の電極パッドとパッケ
ージ３６のリード３６ａ，３６ｂ，３６ｃの内側端部と
をボンディングワイヤ３７で接続した状態のものが半導
体装置３８である。この場合、互いに逆位相の信号を入
出力する隣接した１組の差動信号伝送用電極パッドに接
続される１組の差動信号伝送用のリード３６ｂの間隔
を、１組のリード３６ｂの各々の信号線路としての実効
インダクタンスを所望の値以下とする値に設定してい
る。
【００３８】３９は上記の２個の半導体装置３４，３８
が搭載された配線基板である。４０は配線基板３９上に
形成されて２個の半導体装置３４，３８間を結ぶ複数の
信号線路の一部、特に、互いに逆位相の信号を伝送（差
動伝送）するための１組の差動ペア線路を示す。配線基
板３９上に形成される基板上配線（差動ペア線路４０）
は、マイクロストリップ線路など特性インピーダンスが
調整された構造をなしている。また、半導体チップ３
１，３５を搭載するパッケージ３２，３６はＱＦＰ（Ｑ
ｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等で構成され、配
線基板３９上にはんだ付け等で搭載され、信号配線４０
等に対して接続される。
が搭載された配線基板である。４０は配線基板３９上に
形成されて２個の半導体装置３４，３８間を結ぶ複数の
信号線路の一部、特に、互いに逆位相の信号を伝送（差
動伝送）するための１組の差動ペア線路を示す。配線基
板３９上に形成される基板上配線（差動ペア線路４０）
は、マイクロストリップ線路など特性インピーダンスが
調整された構造をなしている。また、半導体チップ３
１，３５を搭載するパッケージ３２，３６はＱＦＰ（Ｑ
ｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等で構成され、配
線基板３９上にはんだ付け等で搭載され、信号配線４０
等に対して接続される。
【００３９】また、上記の図６では、半導体装置３４に
差動信号伝送用のリード３２ｂが各々２組設けられ、半
導体装置３８に差動信号伝送用のリード３６ｂが各々２
組設けられている状態を示し、２組の差動信号伝送用の
リード３２ｂと２組の差動信号伝送用のリード３６ｂの
間は、２組の差動ペア線路４０，４０で接続されてい
る。そして、２組の差動信号伝送用のリード３２ｂの各
々の両隣に電源線路またはグランド線路となるリード３
２ｃを配置し、２組の差動信号伝送用のリード３６ｂの
各々の両隣に電源線路またはグランド線路となるリード
３６ｃを配置している。
差動信号伝送用のリード３２ｂが各々２組設けられ、半
導体装置３８に差動信号伝送用のリード３６ｂが各々２
組設けられている状態を示し、２組の差動信号伝送用の
リード３２ｂと２組の差動信号伝送用のリード３６ｂの
間は、２組の差動ペア線路４０，４０で接続されてい
る。そして、２組の差動信号伝送用のリード３２ｂの各
々の両隣に電源線路またはグランド線路となるリード３
２ｃを配置し、２組の差動信号伝送用のリード３６ｂの
各々の両隣に電源線路またはグランド線路となるリード
３６ｃを配置している。
【００４０】この実施の形態では、図６に示すように、
２組の差動信号伝送用のリード３２ｂの各々の両隣に電
源線路またはグランド線路となるリード３２ｃを配置
し、２組の差動信号伝送用のリード３６ｂの各々の両隣
に電源線路またはグランド線路となるリード３６ｃを配
置しているので、各組の差動信号伝送用のリード３２
ｂ，３６ｂが他のリード（他の差動信号伝送用リード）
に電気的誘導を与えることも、また、他のリードから影
響を受けることも少なくすることができる。
２組の差動信号伝送用のリード３２ｂの各々の両隣に電
源線路またはグランド線路となるリード３２ｃを配置
し、２組の差動信号伝送用のリード３６ｂの各々の両隣
に電源線路またはグランド線路となるリード３６ｃを配
置しているので、各組の差動信号伝送用のリード３２
ｂ，３６ｂが他のリード（他の差動信号伝送用リード）
に電気的誘導を与えることも、また、他のリードから影
響を受けることも少なくすることができる。
【００４１】（第３の実施の形態）図７は、高速モジュ
ールにおいて、２個の半導体装置との間の全ての信号線
の配線長（システム全体の配線長）が同じとなるように
パッケージのリード長を調整した状態を示す模式図であ
る。この例では、基板上配線は同じになっているので、
各リードの長さが同一となるようにリードの形状を設計
している。
ールにおいて、２個の半導体装置との間の全ての信号線
の配線長（システム全体の配線長）が同じとなるように
パッケージのリード長を調整した状態を示す模式図であ
る。この例では、基板上配線は同じになっているので、
各リードの長さが同一となるようにリードの形状を設計
している。
【００４２】図７において、４１は表面（この例では、
上面）に複数の電極パッド（図示せず）を有する半導体
チップである。４３は表面（この例では、上面）に複数
の電極パッド（図示せず）を有する半導体チップであ
る。
上面）に複数の電極パッド（図示せず）を有する半導体
チップである。４３は表面（この例では、上面）に複数
の電極パッド（図示せず）を有する半導体チップであ
る。
【００４３】４２は半導体チップ４１を中央部分に搭載
したパッケージであり、周縁部分には複数のリード４２
ａ，４２ｂを有し、複数のリード４２ａ，４２ｂの各々
の内側端部が半導体チップ４１の複数の電極パッドにボ
ンディングワイヤ４７を介して接続されている。パッケ
ージ４２に半導体チップ４１を搭載し、半導体チップ４
１の複数の電極パッドとパッケージ４２のリード４２
ａ，４２ｂの内側端部とをボンディングワイヤ４７で接
続した状態のものが半導体装置４８である。
したパッケージであり、周縁部分には複数のリード４２
ａ，４２ｂを有し、複数のリード４２ａ，４２ｂの各々
の内側端部が半導体チップ４１の複数の電極パッドにボ
ンディングワイヤ４７を介して接続されている。パッケ
ージ４２に半導体チップ４１を搭載し、半導体チップ４
１の複数の電極パッドとパッケージ４２のリード４２
ａ，４２ｂの内側端部とをボンディングワイヤ４７で接
続した状態のものが半導体装置４８である。
【００４４】４４は半導体チップ４３を中央部分に搭載
したパッケージであり、周縁部分には複数のリード４４
ａ，４４ｂを有し、複数のリード４４ａ，４４ｂの各々
の内側端部が半導体チップ４３の複数の電極パッドにボ
ンディングワイヤ４９を介して接続されている。パッケ
ージ４４に半導体チップ４３を搭載し、半導体チップ４
３の複数の電極パッドとパッケージ４４のリード４４
ａ，４４ｂの内側端部とをボンディングワイヤ４９で接
続した状態のものが半導体装置５０である。
したパッケージであり、周縁部分には複数のリード４４
ａ，４４ｂを有し、複数のリード４４ａ，４４ｂの各々
の内側端部が半導体チップ４３の複数の電極パッドにボ
ンディングワイヤ４９を介して接続されている。パッケ
ージ４４に半導体チップ４３を搭載し、半導体チップ４
３の複数の電極パッドとパッケージ４４のリード４４
ａ，４４ｂの内側端部とをボンディングワイヤ４９で接
続した状態のものが半導体装置５０である。
【００４５】４５は上記の２個の半導体装置４８，５０
が搭載された配線基板である。４６は配線基板４５上に
形成されて２個の半導体装置４８，５０間を結ぶ複数の
信号線路の一部を示す。配線基板４５上に形成される基
板上配線（信号線路４０）は、マイクロストリップ線路
など特性インピーダンスが調整された構造をなしてい
る。また、半導体チップ４１，４３を搭載するパッケー
ジ４２，４４はＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ
ａｇｅ）等で構成され、配線基板４５上にはんだ付け等
で搭載され、信号配線４６等に対して接続される。
が搭載された配線基板である。４６は配線基板４５上に
形成されて２個の半導体装置４８，５０間を結ぶ複数の
信号線路の一部を示す。配線基板４５上に形成される基
板上配線（信号線路４０）は、マイクロストリップ線路
など特性インピーダンスが調整された構造をなしてい
る。また、半導体チップ４１，４３を搭載するパッケー
ジ４２，４４はＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ
ａｇｅ）等で構成され、配線基板４５上にはんだ付け等
で搭載され、信号配線４６等に対して接続される。
【００４６】ここで、半導体チップ４１のパッケージ４
２において、半導体チップ４３へ対向する部分の一群の
リード４２ｂ、特に信号伝送を行うものの各々の長さ
（電気長）が同一になるように調整されている。また、
半導体チップ４３のパッケージ４４において、半導体チ
ップ４１へ対向する部分の一群のリード４４ｂ、特に信
号伝送を行うものの各々の長さ（電気長）が同一になる
ように調整されている。これにより、図８のようにパッ
ケージのリード長の差によりタイミングがずれていた信
号が、図９に示すようにすべてのタイミングを一致させ
ることができる。なお、図８および図９において、
（ａ）はクロックＣＬＫを示し、（ｂ）はトリガ信号を
示し、（ｃ）は第１のデータｄａｔａ１を示し、（ｄ）
は第２のデータｄａｔａ２を示している。また、図８に
おいて、ＴX はタイミングのずれを示している。
２において、半導体チップ４３へ対向する部分の一群の
リード４２ｂ、特に信号伝送を行うものの各々の長さ
（電気長）が同一になるように調整されている。また、
半導体チップ４３のパッケージ４４において、半導体チ
ップ４１へ対向する部分の一群のリード４４ｂ、特に信
号伝送を行うものの各々の長さ（電気長）が同一になる
ように調整されている。これにより、図８のようにパッ
ケージのリード長の差によりタイミングがずれていた信
号が、図９に示すようにすべてのタイミングを一致させ
ることができる。なお、図８および図９において、
（ａ）はクロックＣＬＫを示し、（ｂ）はトリガ信号を
示し、（ｃ）は第１のデータｄａｔａ１を示し、（ｄ）
は第２のデータｄａｔａ２を示している。また、図８に
おいて、ＴX はタイミングのずれを示している。
【００４７】なお、上記の説明では、基板上配線が同一
長さであることを前提として、リードの長さを同一とし
た。しかし、基板上配線の長さが同一でない場合には、
リードの長さを同一とするのではなく、複数のリードの
内側端部から外側端部までの長さを複数の電極パッドへ
入力または複数の電極パッドから出力される入出力信号
矩形波のスキューを補正する値に相当する電気長だけず
らせた状態に調整するということになる。
長さであることを前提として、リードの長さを同一とし
た。しかし、基板上配線の長さが同一でない場合には、
リードの長さを同一とするのではなく、複数のリードの
内側端部から外側端部までの長さを複数の電極パッドへ
入力または複数の電極パッドから出力される入出力信号
矩形波のスキューを補正する値に相当する電気長だけず
らせた状態に調整するということになる。
【００４８】
【発明の効果】以上のように、本発明の半導体装置によ
れば、半導体チップ上の隣接する２つの電極パッドを１
組としてそれぞれに互いに逆位相の信号を入力または出
力する差動信号伝送構造を採用し、さらに上記半導体チ
ップを搭載するパッケージにおいて逆位相の信号を入力
または出力する１組のリードの間隔を調整し実効インダ
クタンスを所望値以下とする値とすることにより、簡単
な構造でパッケージ部分での信号の歪みをできるだけ小
さくすることが可能となる。しかも、半導体装置を搭載
する配線基板として特別なものを用いることなしに簡単
な構造で歪みを小さくすることができる。
れば、半導体チップ上の隣接する２つの電極パッドを１
組としてそれぞれに互いに逆位相の信号を入力または出
力する差動信号伝送構造を採用し、さらに上記半導体チ
ップを搭載するパッケージにおいて逆位相の信号を入力
または出力する１組のリードの間隔を調整し実効インダ
クタンスを所望値以下とする値とすることにより、簡単
な構造でパッケージ部分での信号の歪みをできるだけ小
さくすることが可能となる。しかも、半導体装置を搭載
する配線基板として特別なものを用いることなしに簡単
な構造で歪みを小さくすることができる。
【００４９】また、この１組のリードの両隣に電源、ま
たはグランド線となるリードを配置することにより、別
の１組のリードとの間で互いに影響を与え合わない構造
とすることができ、このことにより信号の歪みをさらに
小さくすることができる。
たはグランド線となるリードを配置することにより、別
の１組のリードとの間で互いに影響を与え合わない構造
とすることができ、このことにより信号の歪みをさらに
小さくすることができる。
【００５０】また、パッケージの線路部分の長さを基板
上配線の最適引き回しをしたときにスキューができるだ
け生じないように調整すること、つまり複数のリードの
内側端部から外側端部までの長さを複数の電極パッドへ
入力または複数の電極パッドから出力される入出力信号
矩形波のスキューを補正する値に相当する電気長だけず
らせた状態に調整する構造とすることにより、あるいは
各リードの長さを同一とすることにより、信号のタイミ
ングのずれをできるだけ小さくすることが可能となる。
上配線の最適引き回しをしたときにスキューができるだ
け生じないように調整すること、つまり複数のリードの
内側端部から外側端部までの長さを複数の電極パッドへ
入力または複数の電極パッドから出力される入出力信号
矩形波のスキューを補正する値に相当する電気長だけず
らせた状態に調整する構造とすることにより、あるいは
各リードの長さを同一とすることにより、信号のタイミ
ングのずれをできるだけ小さくすることが可能となる。
【図１】本発明の第１の実施の形態における高速モジュ
ールの差動伝送部分の構成を示す模式図である。
ールの差動伝送部分の構成を示す模式図である。
【図２】本発明の第１の実施の形態における高速モジュ
ールのパッケージの１組のリード部分の同相同一波形入
力時のシミュレーション回路図である。
ールのパッケージの１組のリード部分の同相同一波形入
力時のシミュレーション回路図である。
【図３】本発明の第１の実施の形態における高速モジュ
ールの１組のリード部分に同相の矩形波パルスを入力し
たときのシミュレーション波形図である。
ールの１組のリード部分に同相の矩形波パルスを入力し
たときのシミュレーション波形図である。
【図４】本発明の第１の実施の形態における高速モジュ
ールのパッケージの１組のリード部分の同相同一波形入
力時のシミュレーション回路図である。
ールのパッケージの１組のリード部分の同相同一波形入
力時のシミュレーション回路図である。
【図５】本発明の第１の実施の形態における高速モジュ
ールの１組のリード部分に逆相の矩形波パルスを入力し
たときのシミュレーション波形図である。
ールの１組のリード部分に逆相の矩形波パルスを入力し
たときのシミュレーション波形図である。
【図６】本発明の第２の実施の形態における高速モジュ
ールのパッケージの構成を示す模式図である。
ールのパッケージの構成を示す模式図である。
【図７】本発明の第３の実施の形態における高速モジュ
ールの構成を示す模式図である。
ールの構成を示す模式図である。
【図８】線路長差によるタイミングのずれを示すタイム
チャートである。
チャートである。
【図９】線路長差によるタイミングのずれを補正した後
のタイムチャートである。
のタイムチャートである。
【図１０】従来例における高速モジュールの構成を示す
模式図である。
模式図である。
１ 半導体チップ ２ パッケージ ２ａ リード ２ｂ リード ３ 半導体チップ ４ パッケージ ４ａ リード ４ｂ リード ５ 配線基板 ６ 差動ペア線路 ７ ボンディングワイヤ ８ ボンディングワイヤ ９ 半導体装置 １０ 半導体装置 ３１ 半導体チップ ３２ パッケージ ３２ａ リード ３２ｂ リード ３２ｃ リード ３３ ボンディングワイヤ ３４ 半導体装置 ３５ 半導体チップ ３６ パッケージ ３６ａ リード ３６ｂ リード ３６ｃ リード ３７ ボンディングワイヤ ３８ 半導体装置 ３９ 配線基板 ４０ 差動ペア線路 ４１ 半導体チップ ４２ パッケージ ４２ａ リード ４２ｂ リード ４３ 半導体チップ ４４ パッケージ ４４ａ リード ４４ｂ リード ４５ 配線基板 ４６ 信号配線 ４７ ボンディングワイヤ ４８ 半導体装置 ４９ ボンディングワイヤ ５０ 半導体装置
Claims (4)
- 【請求項１】 表面に複数の電極パッドを有し、前記複
数の電極パッドのうち隣接した２個の電極パッドを互い
に逆位相の信号を入力または出力する１組の差動信号伝
送用電極パッドとする半導体チップと、 前記半導体チップが搭載され、前記半導体チップの複数
の電極パッドに内側端部が接続された複数のリードを有
し、前記１組の差動信号伝送用電極パッドに接続される
２本のリードを１組の差動信号伝送用リードとするパッ
ケージとからなる半導体装置であって、 前記１組の差動信号伝送用リードの間隔を、前記１組の
差動信号伝送用リードの各々の信号線路としての実効イ
ンダクタンスを所望の値以下とする値に設定したことを
特徴とする半導体装置。 - 【請求項２】 １組の差動信号伝送用リードの両側に電
源線路または接地線路としての電源または接地用リード
を配置し、前記１組の差動信号伝送用リードを他の信号
伝送用リードから隔離したことを特徴とする請求項１記
載の半導体装置。 - 【請求項３】 表面に複数の電極パッドを有する半導体
チップと、前記半導体チップが搭載され、前記複数の電
極パッドに内側端部が接続された複数のリードを有する
パッケージとからなる半導体装置であって、 前記複数のリードの内側端部から外側端部までの長さを
前記複数の電極パッドへ入力または前記複数の電極パッ
ドから出力される入出力信号矩形波のスキューを補正す
る値に相当する電気長だけずらせた状態に調整したこと
を特徴とする半導体装置。 - 【請求項４】 表面に複数の電極パッドを有する半導体
チップと、前記半導体チップが搭載され、前記複数の電
極パッドに内側端部が接続された複数のリードを有する
パッケージとからなる半導体装置であって、 前記複数のリードのうち少なくとも信号の入力または出
力を行う複数の信号入出力用リードの長さを同一に設定
したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26681999A JP2001094032A (ja) | 1999-09-21 | 1999-09-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26681999A JP2001094032A (ja) | 1999-09-21 | 1999-09-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001094032A true JP2001094032A (ja) | 2001-04-06 |
Family
ID=17436115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26681999A Pending JP2001094032A (ja) | 1999-09-21 | 1999-09-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001094032A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006011477A1 (ja) * | 2004-07-26 | 2006-02-02 | System Fabrication Technologies, Inc. | 半導体装置 |
| JP2007043146A (ja) * | 2005-07-22 | 2007-02-15 | Marvell World Trade Ltd | 高速集積回路用のパッケージング |
| JP2007213375A (ja) * | 2006-02-10 | 2007-08-23 | Renesas Technology Corp | マイクロコンピュータ及び半導体装置 |
| JP2007250960A (ja) * | 2006-03-17 | 2007-09-27 | Renesas Technology Corp | 半導体装置 |
| JP2008010459A (ja) * | 2006-06-27 | 2008-01-17 | Toppan Printing Co Ltd | Ｉｃチップ貼り合わせ用ｔｃｐ及びそのｔｃｐを用いたスタックトｉｃパッケージ |
| JP2010161378A (ja) * | 2010-01-26 | 2010-07-22 | Oki Semiconductor Co Ltd | 半導体集積回路装置、信号処理装置、及び半導体モジュール |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6390865U (ja) * | 1986-12-04 | 1988-06-13 | ||
| JPH05211188A (ja) * | 1991-12-03 | 1993-08-20 | Nec Corp | 半導体装置 |
| JPH06334104A (ja) * | 1993-05-24 | 1994-12-02 | Hitachi Ltd | 等長等負荷バス配線 |
| JPH06342858A (ja) * | 1993-06-02 | 1994-12-13 | Sumitomo Electric Ind Ltd | ハイブリッド集積回路 |
| JPH1167970A (ja) * | 1997-08-25 | 1999-03-09 | Fujitsu Ltd | Ｌｓｉパッケージの配線構造 |
-
1999
- 1999-09-21 JP JP26681999A patent/JP2001094032A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6390865U (ja) * | 1986-12-04 | 1988-06-13 | ||
| JPH05211188A (ja) * | 1991-12-03 | 1993-08-20 | Nec Corp | 半導体装置 |
| JPH06334104A (ja) * | 1993-05-24 | 1994-12-02 | Hitachi Ltd | 等長等負荷バス配線 |
| JPH06342858A (ja) * | 1993-06-02 | 1994-12-13 | Sumitomo Electric Ind Ltd | ハイブリッド集積回路 |
| JPH1167970A (ja) * | 1997-08-25 | 1999-03-09 | Fujitsu Ltd | Ｌｓｉパッケージの配線構造 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006011477A1 (ja) * | 2004-07-26 | 2006-02-02 | System Fabrication Technologies, Inc. | 半導体装置 |
| JP2006066898A (ja) * | 2004-07-26 | 2006-03-09 | System Fabrication Technologies Inc | 半導体装置 |
| EP1791180A1 (en) * | 2004-07-26 | 2007-05-30 | System Fabrication Technologies, Inc. | Semiconductor device |
| EP1791180A4 (en) * | 2004-07-26 | 2008-07-02 | System Fabrication Technologie | SEMICONDUCTOR COMPONENT |
| US7683492B2 (en) | 2004-07-26 | 2010-03-23 | System Fabrication Technologies, Inc. | Semiconductor device |
| JP2007043146A (ja) * | 2005-07-22 | 2007-02-15 | Marvell World Trade Ltd | 高速集積回路用のパッケージング |
| JP2007213375A (ja) * | 2006-02-10 | 2007-08-23 | Renesas Technology Corp | マイクロコンピュータ及び半導体装置 |
| JP4662474B2 (ja) * | 2006-02-10 | 2011-03-30 | ルネサスエレクトロニクス株式会社 | データ処理デバイス |
| JP2007250960A (ja) * | 2006-03-17 | 2007-09-27 | Renesas Technology Corp | 半導体装置 |
| JP2008010459A (ja) * | 2006-06-27 | 2008-01-17 | Toppan Printing Co Ltd | Ｉｃチップ貼り合わせ用ｔｃｐ及びそのｔｃｐを用いたスタックトｉｃパッケージ |
| JP2010161378A (ja) * | 2010-01-26 | 2010-07-22 | Oki Semiconductor Co Ltd | 半導体集積回路装置、信号処理装置、及び半導体モジュール |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100340285B1 (ko) | 복수의 인쇄회로기판이 상호 직렬 접속된 메모리 모듈 | |
| JP4006447B2 (ja) | 半導体装置およびプリント回路板 | |
| US6046653A (en) | Printed circuit board unit with a wiring line providing termination resistance | |
| US6449166B1 (en) | High capacity memory module with higher density and improved manufacturability | |
| US6515501B2 (en) | Signal buffers for printed circuit boards | |
| JP2001094032A (ja) | 半導体装置 | |
| US6906600B2 (en) | Surface acoustic wave device and branching filter with specified signal terminal locations | |
| JP2001111408A (ja) | 高速信号伝送配線実装構造 | |
| EP2482474B1 (en) | Apparatus for communicating another device | |
| US10685942B2 (en) | Reflection-canceling package trace design | |
| JP2001177046A (ja) | 半導体装置およびその製造方法 | |
| JP3597830B2 (ja) | 電子回路装置、電子デバイスパッケージおよび伝送線路の終端方法 | |
| JP2630311B2 (ja) | 半導体集積回路装置 | |
| JPH0613421A (ja) | 集積回路装置 | |
| US5291072A (en) | Crosstalk-reduced transmission device | |
| TWI763110B (zh) | 球柵陣列封裝及其封裝基板 | |
| JP3166721B2 (ja) | 積層型半導体装置のスタック構造 | |
| US5903057A (en) | Semiconductor device that compensates for package induced delay | |
| JP3339521B2 (ja) | 信号伝送回路 | |
| JP2005322814A (ja) | 配線の電気特性チューニング方法と半導体装置用基板およびこれを用いた半導体装置 | |
| JPH0786446A (ja) | Ｉｃパッケージ | |
| JPS63173347A (ja) | 集積回路部品パツケ−ジ | |
| JP3339582B2 (ja) | 信号伝送装置 | |
| JP4912830B2 (ja) | 伝送装置、およびこれを用いたフリップチップ、モジュール | |
| JP3011198B1 (ja) | プリント回路基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050315 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070315 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070327 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070724 |