JPH07202120A - 高放熱型メモリおよび高放熱型メモリモジュール - Google Patents

Abstract

(57)【要約】 【目的】 コンピュータ等からの高速化，小型化，高放
熱化の要求を満たすパッケージ構造を備えた高放熱型メ
モリおよびそれらの高放熱型メモリを組み合わせて構成
した高放熱型メモリモジュールを提供する。 【構成】 放熱性基板３の片面上のほぼ中央部にメモリ
素子２が接着され、放熱性基板３の一辺に外部接続用リ
ードピン５が配設され、メモリ素子２とリードピン５と
がワイヤ６により電気的に接続され、少なくともメモリ
素子２およびワイヤ６による接続部分が樹脂で覆われ、
少なくともメモリ素子２が接着された領域に対応する放
熱性基板３の反対側の面が樹脂で覆われない構造であ
り、基板３がここでは図示しない表面実装用基板に対し
て垂直に接続される高放熱型メモリ。 【効果】 メモリ素子２からの熱を効率的に熱拡散でき
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ素子の大
容量化並びに高集積化実装に適する高放熱型メモリモジ
ュールに関する。

【０００２】

【従来の技術】最近は、半導体メモリ素子を搭載したコ
ンピュータが高速化され、キャッシュメモリの容量も増
大の一途をたどっている。これとは逆に、コンピュータ
の筐体は小型化が要求されている。半導体メモリ素子の
高集積化／大容量化が進むにつれて、半導体メモリ素子
一個当たりの発熱量も増大傾向にある。そこで、半導体
メモリ素子を搭載するパッケージの形態についても、高
速化，小型化，高放熱化への対応の要求が厳しくなって
きている。しかし、従来の半導体メモリ素子構造では、
半導体メモリ素子全体が樹脂でモールドされていたり、
ガラスエポキシ系プリント基板等に搭載されたプラスチ
ック型パッケージの構造を採用していたために、放熱性
の点では問題があった。

【０００３】

【発明が解決しようとする課題】従来の半導体メモリモ
ジュールは、図２４に示すように、樹脂でモールドされ
た半導体メモリ素子をプリント基板上に直接搭載してい
たので、半導体メモリ素子が熱伝導率の小さいモールド
樹脂で全体が覆われ、放熱性が悪く、高速化および小型
化を追及した結果として高発熱するようになった半導体
メモリ素子を搭載することは、困難であった。

【０００４】本発明の目的は、コンピュータ等からの高
速化，小型化，高放熱化の要求を満たすパッケージ構造
を備えた高放熱型メモリモジュールを提供することであ
る。

【０００５】

【課題を解決するための手段】本発明は、上記目的を達
成するために、放熱性基板上にメモリ素子を搭載し放熱
性基板上のメモリ素子とリードピンとを電気的に接続し
た高放熱型メモリを表面実装基板上に複数個縦型に搭載
した高放熱型メモリモジュールを提案するものである。

【０００６】本発明は、また、上記目的を達成するため
に、放熱性基板上にメモリ素子を搭載し放熱性基板上の
メモリ素子とリードピンとを電気的に接続した高放熱型
メモリをＣＰＵを搭載した表面実装基板上のＣＰＵ近く
に複数個縦型に搭載した高放熱型メモリモジュールを提
案するものである。

【０００７】本発明は、さらに、上記目的を達成するた
めに、放熱性基板上にメモリ素子を搭載し放熱性基板上
のメモリ素子とリードピンとを電気的に接続した高放熱
型メモリをサブボード上に複数個搭載した高放熱型メモ
リモジュールを表面実装基板上に複数個横型に実装しフ
ィン状構造とした高放熱型メモリモジュールを提案する
ものである。

【０００８】本発明は、上記目的を達成するために、放
熱性基板上にメモリ素子を搭載し放熱性基板上のメモリ
素子とリードピンとを電気的に接続した高放熱型メモリ
をサブボード上に複数個搭載した高放熱型メモリモジュ
ールをＣＰＵを搭載した表面実装基板上のＣＰＵ近くに
複数個横型に実装しフィン状構造とした高放熱型メモリ
モジュールを提案するものである。

【０００９】本発明は、また、上記目的を達成するため
に、放熱性基板上にメモリ素子を搭載した高放熱型メモ
リを複数個所定間隔で平行に積層しスルホールを備えた
複数のスルホールランドにより放熱性基板の表面と裏面
とを電気的に接続するとともにスルホールを介してリー
ドピンで層間を接続した高放熱型メモリモジュールを表
面実装基板上に複数個搭載した高放熱型メモリモジュー
ルを表面実装基板上に複数個縦型に実装しフィン状構造
とした高放熱型メモリモジュールを提案するものであ
る。

【００１０】本発明は、さらに、上記目的を達成するた
めに、放熱性基板上にメモリ素子を搭載した高放熱型メ
モリを複数個所定間隔で平行に積層しスルホールを備え
た複数のスルホールランドにより放熱性基板の表面と裏
面とを電気的に接続するとともにスルホールを介してリ
ードピンで層間を接続した高放熱型メモリモジュールを
表面実装基板上に複数個搭載した高放熱型メモリモジュ
ールをＣＰＵを搭載した表面実装基板上のＣＰＵ近くに
複数個縦型に実装しフィン状構造とした高放熱型メモリ
モジュールを提案するものである。

【００１１】いずれの高放熱型メモリモジュールにおい
ても、放熱型メモリの特性インピーダンスをＣＰＵを搭
載した表面実装基板のインピーダンスに合わせることが
できる。また、本発明は、放熱型メモリがＳＲＡＭであ
る場合を想定しており、放熱性基板は、金属基板または
セラミックス基板とする。

【００１２】

【作用】本発明による高放熱型半導体メモリモジュール
を表面実装基板上に縦型に搭載すると、高発熱の半導体
メモリ素子を複数個実装できる。

【００１３】また、放熱型半導体メモリ素子を複数個搭
載したプリント基板を一ユニットとして、表面実装基板
上に複数個を搭載すると、実装面積が上がり、コンピュ
ータを小型化できる。

【００１４】さらに、本発明による高放熱型半導体メモ
リモジュールの放熱型メモリ素子をＣＰＵ搭載の表面実
装基板のＣＰＵ近くに縦型に搭載すると、ＣＰＵとメモ
リとの間の配線長を短くし、しかも最大配線長と最小配
線長との差を少なくできるために、信号線のインピーダ
ンスのバラツキやアクセス時間のバラツキ等の問題が解
決され、ＣＰＵ搭載の表面実装基板のインピーダンス例
えば５０Ωに合わせることが容易になり、電気特性を改
善し、伝播遅延時間を小さくできる。

【００１５】従来は、高速伝送に際して半導体装置と実
装基板とのインピーダンスが違っていたため反射型ノイ
ズが発生し、問題になっていた。そこで、本発明では、
ノイズ対策として、メモリのＧＮＤに対する伝送線リー
ドの特性インピーダンスを、ＣＰＵ搭載の表面実装基板
のインピーダンス例えば５０Ωに合わせ、無反射型とす
る。例えば、デジタルＩＣで最も動作が速いＥＣＬ(Emi
tter Coupled Logic)回路において、ＧＮＤと伝送線間
とを無反射型にして、コンピュータの高速動作に対応す
る。すなわち、本発明においては、高放熱型メモリのＧ
ＮＤと伝送線との間をＣＰＵ搭載の表面実装基板のイン
ピーダンス例えば５０Ωに調整し、伝播遅延時間を小さ
くした。

【００１６】

【実施例】図１は、本発明による高放熱型半導体モジュ
ールのいずれか一種類を表面実装基板上に実装した一例
を示す斜視図であり、図２は、図１の実施例の平面図で
ある。本実施例は、ＣＰＵ(Central Processing Unit)
２３を搭載した表面実装基板２５のＣＰＵの近くに、詳
しくは後述する放熱型メモリ１を縦型に実装してある。
なお、ＣＰＵ２３には、放熱フィン２４を取り付けてあ
り、表面実装基板２５には、チップ部品１２等も実装し
てある。

【００１７】このように、放熱型メモリ１をＣＰＵ搭載
表面実装基板２５のＣＰＵの近くに実装すると、高密度
に実装でき、小型化が可能である。また、放熱型メモリ
１を縦型に実装すると、半導体メモリ素子からの熱を効
率的に放熱し拡散できる。放熱型メモリ１をＣＰＵ２３
の近くに配置すると、配線長が短くなり、インダクタン
スが小さくなる。放熱型メモリ１の伝送線リード（詳し
くはリード９として後述）の特性インピーダンスをＣＰ
Ｕ搭載表面実装基板２５のインピーダンス例えば５０Ω
に合わせると、反射が無くなり、信号線にノイズが乗ら
なくなる。

【００１８】図３は、本発明による高放熱型半導体モジ
ュールのいずれか一種類を表面実装基板の両面に実装し
た一例を示す斜視図である。本実施例は、ＣＰＵ２３を
搭載した表面実装基板２５のＣＰＵの近くの両面に、放
熱型メモリ１を縦型に実装してある。なお、ＣＰＵ２３
には、放熱フィン２４を取り付けてあり、表面実装基板
２５には、チップ部品１２等も実装してある。

【００１９】このように、放熱型メモリ１をＣＰＵ搭載
表面実装基板２５のＣＰＵの近くの両面に実装すると、
高密度に実装でき、小型化が可能である。また、放熱型
メモリ１を縦型に実装すると、半導体メモリ素子からの
熱を効率的に放熱し拡散できる。さらに、放熱型メモリ
１をＣＰＵ２３の近くに配置すると、配線長が短くな
り、インダクタンスが小さくなる。放熱型メモリ１の伝
送線リードの特性インピーダンスをＣＰＵ搭載表面実装
基板２５のインピーダンス例えば５０Ωに合わせると、
反射が無くなり、信号線にノイズが乗らなくなる。

【００２０】図４は、本発明による高放熱型半導体モジ
ュールのいずれか一種類をサブボード上に複数個高密度
に実装したものを一ユニットの放熱型メモリモジュール
としてモジュール化し、これをさらに複数個表面実装基
板上に実装した一例を示す斜視図であり、図５は、図４
に示した実施例の平面図である。本実施例は、放熱型メ
モリ１をサブボード１３上に複数個高密度に実装したも
のを一ユニットの放熱型メモリモジュール１４としてモ
ジュール化し、これをさらに複数個ＣＰＵ搭載表面実装
基板２５上のＣＰＵ近くに実装する。

【００２１】このようにすると、放熱型メモリ１と放熱
型メモリ１との間がフィン構造となり、半導体メモリ素
子からの熱を効率的に放熱し拡散できる。放熱型メモリ
１をモジュール化してさらにこれらを縦型に実装する
と、ＣＰＵとメモリとの配線長を短くでき、最大距離と
最小距離を短くできるため信号線のバラツキやアクセス
時間のバラツキ等の問題が解決され、インダクタンスや
インピーダンスなどの電気特性のバラツキを改善し、伝
播遅延時間等を小さくできる。本実施例のように、放熱
型メモリ１の伝送線リード９の特性インピーダンスをＣ
ＰＵ搭載の表面実装基板のインピーダンス例えば５０Ω
に合わせると、反射が無くなり、信号線にノイズが乗ら
なくなる。

【００２２】図６は、本発明による高放熱型半導体モジ
ュールのいずれか一種類をサブボード上に複数個高密度
に実装したものを一ユニットの放熱型メモリモジュール
としてモジュール化し、これをさらに複数個表面実装基
板の両面に実装した一例を示す斜視図である。本実施例
は、放熱型メモリ１をサブボード上に複数個高密度に実
装したものを一ユニットの放熱型メモリモジュールとし
てモジュール化し、これをさらに複数個ＣＰＵを搭載し
た表面実装基板上のＣＰＵ近くに実装する。

【００２３】このようにすると、放熱型メモリ１と放熱
型メモリ１との間がフィン構造となり、半導体メモリ素
子からの熱を効率的に放熱し拡散できる。放熱型メモリ
１をモジュール化してさらにこれらを縦型に実装する
と、ＣＰＵとメモリとの配線長を短くでき、最大距離と
最小距離との差を短くできるため、信号線のバラツキや
アクセス時間のバラツキ等の問題が解決され、インダク
タンスやインピーダンスなどの電気特性のバラツキを改
善し、伝播遅延時間等を小さくできる。本実施例のよう
に、放熱型メモリ１の伝送線リード９の特性インピーダ
ンスをＣＰＵ搭載の表面実装基板のインピーダンス例え
ば５０Ωに合わせると、反射が無くなり、信号線にノイ
ズが乗らなくなる。

【００２４】図７は、放熱性基板上に半導体メモリ素子
を搭載し樹脂でモールドした放熱型メモリをＣＰＵ搭載
の表面実装基板のＣＰＵ近くに縦型に実装した一例を示
す斜視図である。本実施例は、放熱性基板２８例えば金
属板またはセラミックス基板上に、後述の図１２または
図１５のように、半導体メモリ素子を搭載して樹脂でモ
ールドしたモールドメモリ１５を放熱型メモリ２６とし
てここでは図示していないＣＰＵ搭載表面実装基板２５
のＣＰＵ近くに縦型に実装してある。ガイド板２７は、
放熱型メモリ２６の転倒防止および位置決めのためにあ
る。

【００２５】このように、放熱性基板２８を採用する
と、半導体メモリ素子からの熱を効率的に放熱し拡散で
きる。また、放熱型メモリ２６をＣＰＵの近くに縦型に
実装すると、ＣＰＵとメモリとの配線長を短くでき、最
大距離と最小距離との差を短くできるため信号線のバラ
ツキやアクセス時間のバラツキ等の問題が解決され、イ
ンダクタンスやインピーダンスなどの電気特性のバラツ
キを改善し、伝播遅延時間等を小さくできる。

【００２６】図８は、半導体メモリ素子を放熱性基板例
えばセラミックス基板上に搭載し、それを複数個所定間
隔で平行に積層し、スルホールを備えた複数のスルホー
ルランドにより基板の表面と裏面とをリードピンで電気
的に接続した高放熱型積層メモリモジュールの一例を示
す斜視図である。本実施例は、半導体メモリ素子を放熱
性基板２８例えばセラミックス基板上に搭載し、それを
複数個所定間隔で平行に積層し、スルホールを備えた複
数のスルホールランドにより基板の表面と裏面とをリー
ドピン２１で電気的に接続した高放熱型積層メモリモジ
ュールである。

【００２７】こうすると、放熱型メモリ２６と放熱型メ
モリ２６との間がフィン構造となり、半導体メモリ素子
からの熱を効率的に放熱し拡散できる。放熱型メモリ１
をモジュール化してさらにこれらを縦型に実装すると、
ＣＰＵとメモリとの配線長を短くでき、最大距離と最小
距離との差を短くできるため、信号線のバラツキやアク
セス時間のバラツキ等の問題が解決され、インダクタン
スやインピーダンスなどの電気特性のバラツキを改善
し、伝播遅延時間等を小さくできる。本実施例のよう
に、放熱型メモリ１の伝送線リード９の特性インピーダ
ンスをＣＰＵ搭載の表面実装基板のインピーダンス例え
ば５０Ωに合わせると、反射が無くなり、信号線にノイ
ズが乗らなくなる。

【００２８】図９は、図８の高放熱型積層メモリモジュ
ールをＣＰＵ搭載の表面実装基板のＣＰＵ近くに縦型に
実装した一例を示す斜視図である。

【００２９】このように実装すると、放熱型メモリ２６
と放熱型メモリ２６との間がフィン構造となり、半導体
メモリ素子からの熱を効率的に放熱し拡散できる。放熱
型メモリ１をモジュール化してさらにこれらを縦型に実
装すると、ＣＰＵとメモリとの配線長を短くでき、最大
距離と最小距離との差を短くできるため、信号線のバラ
ツキやアクセス時間のバラツキ等の問題が解決され、イ
ンダクタンスやインピーダンスなどの電気特性のバラツ
キを改善し、伝播遅延時間等を小さくできる。本実施例
のように、放熱型メモリ１の伝送線リードの特性インピ
ーダンスをＣＰＵ搭載の表面実装基板のインピーダンス
例えば５０Ωに合わせると、反射が無くなり、信号線に
ノイズが乗らなくなる。

【００３０】図１０は、図８の高放熱型積層メモリモジ
ュールをＣＰＵ搭載の表面実装基板の両面に実装した一
例を示す斜視図である。

【００３１】このように実装すると、放熱型メモリ２６
と放熱型メモリ２６との間がフィン構造となり、半導体
メモリ素子からの熱を効率的に放熱し拡散できる。放熱
型メモリ１をモジュール化してさらにこれらを縦型に実
装すると、ＣＰＵとメモリとの配線長を短くでき、最大
距離と最小距離との差を短くできるため、信号線のバラ
ツキやアクセス時間のバラツキ等の問題が解決され、イ
ンダクタンスやインピーダンスなどの電気特性のバラツ
キを改善し、伝播遅延時間等を小さくできる。本実施例
のように、放熱型メモリ１の伝送線リード９の特性イン
ピーダンスをＣＰＵ搭載の表面実装基板のインピーダン
ス例えば５０Ωに合わせると、反射が無くなり、信号線
にノイズが乗らなくなる。

【００３２】図１１は、ガラスエポキシ系モールド樹脂
基板，セラミックス基板，金属製基板に発熱する半導体
メモリ素子を搭載し、風速２.０ｍ／secにおける熱抵抗
を測定した結果を示す図である。図において、上段の曲
線は、ガラスエポキシ系モールド樹脂基板の特性を示
し、中段の曲線は、セラミックス基板の特性を示し、下
段の曲線は、金属製基板の特性を示している。

【００３３】この測定の結果、ガラスエポキシ系モール
ド樹脂基板に比べ、本発明で用いるセラミックス基板お
よび金属基板等の放熱効果が高いことが確認できた。例
えば、メモリチップサイズ８×１４ｍｍ，基板サイズ１
０×２０ｍｍ，基板厚さ０.４ｍｍ，風速２.０ｍ／sec
の条件で熱抵抗を測定したところ、熱伝導率Ｋが１０Ｗ
／ｍＫ(ワット／メータ・ケルビン）のアルミナ基板で
は、３０℃／Ｗ以下の特性を実現可能である。これに対
して、Ｋ＝０.１Ｗ／ｍＫのプリント基板では、熱抵抗
５０℃／Ｗ以下を得ることができない。

【００３４】次に、この測定結果の知見に基づいて構成
した本発明による放熱型メモリの実施例の構造をいくつ
か説明する。図１２は、本発明による放熱型メモリの一
実施例の構造を模式的に示す斜視図であり、図１３は、
図１２の放熱型メモリの実施例の断面図であり、図１４
は、図１２の放熱型メモリの実施例のリードピン５の加
工状況を示す平面図である。金属製の熱拡散板３上に絶
縁膜８を張り、その上にＣｕ薄板７を張り合わせた後、
はんだまたは接着剤等により半導体メモリ素子２を搭載
する。リードピン５は、図１４のように、Ｃｕ薄板７か
らエッチング法またはパンチング法で形成した後、熱拡
散板３上にダイボンディングし、タイバー１０を切断
し、リード９を折り曲げ、形成される。リード９をＬ型
またはＪ型に折り曲げ加工した後に、タイバー１０を切
断するようにしてもよい。半導体メモリ素子２とリード
ピン５とは、ワイヤボンディング方式で接続し、熱拡散
板３の半導体メモリ素子２を搭載した側のみを樹脂４で
モールドする。

【００３５】リードピン５は、ここでは図示していない
ＣＰＵ搭載の表面実装基板の表面上にはんだ等で接続さ
れる。したがって、熱拡散板３は、表面実装基板と垂直
になり、フィンの役割も果たすことになる。熱拡散板３
は、アルミニウムまたはＣｕまたはＴｉ等の金属からな
り、半導体メモリ素子２からの発熱を効果的に熱拡散し
放熱できる。

【００３６】なお、図１２〜図１４の実施例では、熱拡
散板３は平板として図示してあるが、半導体メモリ素子
２が接合された側と反対の面は、できるかぎり表面積を
大きくして放熱性を高めるため、波状や円筒状の突起を
形成することも有効である。

【００３７】図１５は、本発明による放熱型メモリの他
の実施例の構造を模式的に示す斜視図であり、図１６
は、図１５の放熱型メモリの実施例の断面図であり、図
１７は、図１５の放熱型メモリの実施例におけるリード
ピン５の加工状況を示す平面図である。セラミックス製
の熱拡散板３の片面または両面にＣｕ薄板７を張り合わ
せた後、はんだまたは接着剤等により半導体メモリ素子
２を搭載する。図１７のように、Ｃｕ薄板７からエッチ
ング法またはパンチング法で形成した後、熱拡散板３上
にダイボンディングし、タイバー１０を切断し、リード
９を折り曲げ、リードピン５を形成する。リード９をＬ
型またはＪ型に折り曲げ加工した後に、タイバー１０を
切断するようにしてもよい。半導体メモリ素子２とリー
ドピン５とは、ワイヤボンディング方式で接続し、熱拡
散板３の半導体メモリ素子２を搭載した側のみを樹脂４
でモールドする。

【００３８】リードピン５は、ここでは図示していない
ＣＰＵ搭載の表面実装基板の表面上にはんだ等で接続さ
れる。したがって、熱拡散板３は、表面実装基板と垂直
になり、フィンの役割も果たすことになる。熱拡散板３
は、アルミナまたは窒化アルミニウム等のセラミックス
からなり、半導体メモリ素子２からの発熱を効果的に熱
拡散し放熱できる。

【００３９】なお、図１５〜図１７の実施例では、熱拡
散板３は平板として図示してあるが、半導体メモリ素子
２が接合された側と反対の面は、できるかぎり表面積を
大きくして放熱性を高めるため、波状や円筒状の突起を
形成することも有効である。

【００４０】図１８は、本発明による放熱型メモリの別
の実施例の構造を模式的に示す断面図である。本実施例
においては、熱拡散板３上に半導体メモリ素子２を搭載
し、半導体メモリ素子２とリードピン５とはＣＯＬ(Chi
p On Lead)方式で接着し、半導体メモリ素子２とリード
ピン５はワイヤ６で接続し、熱拡散板３の半導体メモリ
素子２搭載側を樹脂４でモールドする。熱拡散板３は、
金属例えばアルミニウム，Ｃｕ，Ｔｉ等からなり、半導
体メモリ素子２からの発熱を効率的に放熱し拡散でき
る。熱拡散板３として金属板を用いるときは，熱拡散板
３とリードピン５との間に絶縁膜２０を設ける。

【００４１】図１９は、図１８の実施例の変形例を示す
図である。熱拡散板３上に半導体メモリ素子２を搭載
し、半導体メモリ素子２とリードピン５はＣＯＬ方式で
接着し、半導体メモリ素子２とリードピン５はワイヤ６
で接続し、熱拡散板３の半導体メモリ素子２搭載側を樹
脂４でモールドする。熱拡散板３は、セラミックス例え
ばアルミナまたは窒化アルミニウム等からなり、半導体
メモリ素子２からの発熱を効率的に放熱し拡散できる。
熱拡散板３としてセラミックスを用いるときは、熱拡散
板３とリードピン５との間に配線パターン１７の層を設
けることができる。

【００４２】図２０は、本発明による放熱型メモリのさ
らに他の実施例の構造を模式的に示す断面図である。熱
拡散板３上に半導体メモリ素子２を搭載し、半導体メモ
リ素子２とリードピン５はＬＯＣ方式で接着し、半導体
メモリ素子２とリードピン５はワイヤ６で接続し、熱拡
散板３の半導体メモリ素子２搭載側を樹脂４でモールド
する。半導体メモリ素子２とリードピン５は、ＣＣＢ(C
ontrolled CollapsedBonding)方式で接続することも可
能である。熱拡散板３は、アルミナまたは窒化アルミニ
ウム等のセラミックス、または、アルミニウム，Ｃｕ，
Ｔｉ等の金属のいずれでもよく、半導体メモリ素子２か
らの発熱を効率的に放熱し拡散できる。

【００４３】図２１は、本発明による放熱型メモリのさ
らに別の実施例の構造を模式的に示す断面図である。熱
拡散板３上に半導体メモリ素子２を搭載し、半導体メモ
リ素子２と信号線１８，ＧＮＤ線１９とはＬＯＣ方式で
接着し、半導体メモリ素子２と信号線１８，ＧＮＤ線１
９とはワイヤで接続し、熱拡散板３の半導体メモリ素子
２の搭載側を樹脂４でモールドする。リードピン５とし
ての信号線１８とＧＮＤ線１９との間には、耐熱性のあ
る絶縁膜２０例えばＰＩＱ(P0lyimide IsoindoQuinazol
ine Dione)膜等を挟んで張り合わせる。

【００４４】熱拡散板３は、アルミナまたは窒化アルミ
ニウム等のセラミックス、または、アルミニウム，Ｃ
ｕ，Ｔｉ等の金属のいずれでもよく、半導体メモリ素子
２からの発熱を効率的に放熱し拡散できる。信号線１８
とＧＮＤ線１９とを絶縁膜例えば耐熱性のあるポリイミ
ドフイルム(ＰＩＱ膜)を挟んで張り合わせると、クロス
トークが小さくなる。

【００４５】図２２は、上記図１３から図２１の放熱型
メモリ１のいずれかひとつのモールド樹脂４側同士を張
り合わせた高密度実装型放熱型メモリの断面図である。
こうすると、実装密度が上がる。

【００４６】熱拡散板３は、アルミナまたは窒化アルミ
ニウム等のセラミックス、または、アルミニウム，Ｃ
ｕ，Ｔｉ等の金属のいずれでもよく、半導体メモリ素子
２からの発熱を効率的に放熱し拡散できる。

【００４７】図２３は、ＧＮＤ板となる金属板を介在さ
せて、上記図１３から図２１の放熱型メモリ１のいずれ
かひとつのモールド樹脂４側同士を張り合わせた高密度
実装型放熱型メモリの断面図である。こうすると、実装
密度が上がる。

【００４８】熱拡散板３は、アルミナまたは窒化アルミ
ニウム等のセラミックス、または、アルミニウム，Ｃ
ｕ，Ｔｉ等の金属のいずれでもよく、半導体メモリ素子
２からの発熱を効率的に放熱し拡散できる。

【００４９】コンピュータのメモリに用いられているＤ
ＲＡＭやＳＲＡＭは、ますます大容量化高速化が求めら
れている。本発明の高放熱型メモリモジュールは、特
に、大容量高速のＳＲＡＭを主な適用対象としており、
ＳＲＡＭを構成する半導体メモリ素子からの発熱を効率
的に放熱し拡散できる。

【００５０】

【発明の効果】本発明によれば、表面実装基板上に放熱
型メモリ素子を複数個縦型に実装した高放熱型メモリモ
ジュールをＣＰＵ搭載の表面実装基板のＣＰＵ近くに実
装でき、または、放熱型メモリ素子を複数個搭載した基
板を一ユニットの放熱型メモリモジュールとして複数の
ユニットを型に実装したモジュールをＣＰＵ搭載の表面
実装基板のＣＰＵ近くに実装できるので、コンピュータ
内部の熱拡散および放熱が効率的になされ、コンピュー
タを小型化することが可能となる。

【００５１】メモリ素子間の配線長を短くし、しかも最
大配線長と最小配線長との差を少なくできるため、イン
ダクタンスなどの電気特性のバラツキを改善し、伝播遅
延時間を小さくできる。

【図面の簡単な説明】

【図１】本発明による高放熱型半導体モジュールのいず
れか一種類を表面実装基板上に実装した一例を示す斜視
図である。

【図２】図１の実施例の平面図である。

【図３】本発明による高放熱型半導体モジュールのいず
れか一種類を表面実装基板の両面に実装した一例を示す
斜視図である。

【図４】本発明による高放熱型半導体モジュールのいず
れか一種類をサブボード上に複数個高密度に実装したも
のを一ユニットの放熱型メモリモジュールとしてモジュ
ール化し、これをさらに複数個表面実装基板上に実装し
た一例を示す斜視図である。

【図５】図４に示した実施例の平面図である。

【図６】本発明による高放熱型半導体モジュールのいず
れか一種類をサブボード上に複数個高密度に実装したも
のを一ユニットの放熱型メモリモジュールとしてモジュ
ール化し、これをさらに複数個表面実装基板の両面に実
装した一例を示す斜視図である。

【図７】放熱性基板上に半導体メモリ素子を搭載し樹脂
でモールドした放熱型メモリをＣＰＵ搭載の表面実装基
板のＣＰＵ近くに縦型に実装した一例を示す斜視図であ
る。

【図８】半導体メモリ素子を放熱性基板例えばセラミッ
クス基板上に搭載し、それを複数個所定間隔で平行に積
層し、スルホールを備えた複数のスルホールランドによ
り基板の表面と裏面とをリードピンで電気的に接続した
高放熱型積層メモリモジュールの一例を示す斜視図であ
る。

【図９】図８の高放熱型積層メモリモジュールをＣＰＵ
搭載の表面実装基板のＣＰＵ近くに縦型に実装した一例
を示す斜視図である。

【図１０】図８の高放熱型積層メモリモジュールをＣＰ
Ｕ搭載の表面実装基板の両面に実装した一例を示す斜視
図である。

【図１１】ガラスエポキシ系モールド樹脂基板，セラミ
ックス基板，金属製基板に発熱する半導体メモリ素子を
搭載し、風速２.０ｍ／secにおける熱抵抗を測定した結
果を示す図である。

【図１２】本発明による放熱型メモリの一実施例の構造
を模式的に示す斜視図である。

【図１３】図１２の放熱型メモリの実施例の断面図であ
る。

【図１４】図１２の放熱型メモリにおける実施例のリー
ドピンの加工状況を示す平面図である。

【図１５】本発明による放熱型メモリの他の実施例の構
造を模式的に示す斜視図である。

【図１６】図１５の放熱型メモリの実施例の断面図であ
る。

【図１７】図１５の放熱型メモリの実施例のリードピン
の加工状況を示す平面図である。

【図１８】本発明による放熱型メモリの別の実施例の構
造を模式的に示す断面図である。

【図１９】図１８の実施例の変形例を示す図である。

【図２０】本発明による放熱型メモリのさらに他の実施
例の構造を模式的に示す断面図である。

【図２１】本発明による放熱型メモリのさらに別の実施
例の構造を模式的に示す断面図である。

【図２２】上記図１３から図２１の放熱型メモリのいず
れかひとつのモールド樹脂側同士を張り合わせた高密度
実装型放熱型メモリの断面図である。

【図２３】ＧＮＤ板となる金属板を介在させて、上記図
１３から図２１の放熱型メモリのいずれかひとつのモー
ルド樹脂側同士を張り合わせた高密度実装型放熱型メモ
リの断面図である。

【図２４】従来のプラスチックモールドパッケージ型メ
モリの斜視図である。

【符号の説明】

１ 放熱型メモリ ２ 半導体メモリ素子 ３ 熱拡散板 ４ モールド樹脂 ５ リードピン ６ ワイヤ ７ Ｃｕ薄板 ８ 絶縁膜 ９ リード １０ タイバー １１ メモリ素子 １２ チップ部品 １３ サブボード １４ 放熱型メモリモジュール １５ モールドメモリ １６ 絶縁層 １７ 配線パターン １８ 信号線 １９ ＧＮＤ線 ２０ 絶縁膜 ２１ リードピン ２２ 金属板 ２３ ＣＰＵ ２４ 放熱フィン ２５ ＣＰＵ搭載の表面実装基板 ２６ 放熱型メモリ ２７ ガイド板 ２８ 放熱性基板

【手続補正書】

【提出日】平成６年１月７日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図２】

【図３】

【図５】

【図８】

【図１３】

【図１６】

【図２４】

【図４】

【図６】

【図７】

【図９】

【図１７】

【図１８】

【図１９】

【図２０】

【図１０】

【図１１】

【図１２】

【図１４】

【図１５】

【図２１】

【図２２】

【図２３】 ─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成７年２月２１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】 明細書

【発明の名称】 高放熱型メモリおよび高放熱型メモ
リモジュール

【特許請求の範囲】

【請求項５】 放熱性基板上にメモリ素子を搭載し放熱
性基板上のメモリ素子とリードピンとを電気的に接続し
た高放熱型メモリを表面実装基板上に複数個縦型に搭載
した高放熱型メモリモジュール。

【請求項６】 放熱性基板上にメモリ素子を搭載し放熱
性基板上のメモリ素子とリードピンとを電気的に接続し
た高放熱型メモリをＣＰＵを搭載した表面実装基板上の
前記ＣＰＵ近くに複数個縦型に搭載した高放熱型メモリ
モジュール。

【請求項７】 放熱性基板上にメモリ素子を搭載し放熱
性基板上のメモリ素子とリードピンとを電気的に接続し
た高放熱型メモリをサブボード上に複数個搭載した高放
熱型メモリモジュールを表面実装基板上に複数個横型に
実装しフィン状構造とした高放熱型メモリモジュール。

【請求項８】 放熱性基板上にメモリ素子を搭載し放熱
性基板上のメモリ素子とリードピンとを電気的に接続し
た高放熱型メモリをサブボード上に複数個搭載した高放
熱型メモリモジュールをＣＰＵを搭載した表面実装基板
上の前記ＣＰＵ近くに複数個横型に実装しフィン状構造
とした高放熱型メモリモジュール。

【請求項９】 放熱性基板上にメモリ素子を搭載した高
放熱型メモリを複数個所定間隔で平行に積層しスルホー
ルを備えた複数のスルホールランドにより前記放熱性基
板の表面と裏面とを電気的に接続するとともに前記スル
ホールを介してリードピンで層間を接続した高放熱型メ
モリモジュールを表面実装基板上に複数個搭載した高放
熱型メモリモジュールを表面実装基板上に複数個縦型に
実装しフィン状構造とした高放熱型メモリモジュール。

【請求項１０】 放熱性基板上にメモリ素子を搭載した
高放熱型メモリを複数個所定間隔で平行に積層しスルホ
ールを備えた複数のスルホールランドにより前記放熱性
基板の表面と裏面とを電気的に接続するとともに前記ス
ルホールを介してリードピンで層間を接続した高放熱型
メモリモジュールを表面実装基板上に複数個搭載した高
放熱型メモリモジュールをＣＰＵを搭載した表面実装基
板上の前記ＣＰＵ近くに複数個縦型に実装しフィン状構
造とした高放熱型メモリモジュール。

【請求項１１】 請求項５，７，９のいずれか一項に記
載の高放熱型メモリモジュールにおいて、 前記放熱型メモリの特性インピーダンスを前記ＣＰＵを
搭載した表面実装基板のインピーダンスに合わせたこと
を特徴とする高放熱型メモリモジュール。

【請求項１２】 請求項４〜１１のいずれか一項に記載
の高放熱型メモリモジュールにおいて、 前記放熱型メモリが、ＳＲＡＭであることを特徴とする
高放熱型メモリモジュール。

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ素子の大
容量化並びに高集積化実装に適する高放熱型メモリおよ
び高放熱型メモリモジュールに関する。

【０００２】

【従来の技術】最近は、半導体メモリ素子を搭載したコ
ンピュータが高速化され、キャッシュメモリの容量も増
大の一途をたどっている。これとは逆に、コンピュータ
の筐体は小型化が要求されている。半導体メモリ素子の
高集積化／大容量化が進むにつれて、半導体メモリ素子
一個当たりの発熱量も増大傾向にある。そこで、半導体
メモリ素子を搭載するパッケージの形態についても、高
速化，小型化，高放熱化への対応の要求が厳しくなって
きている。しかし、従来の半導体メモリ素子構造では、
半導体メモリ素子全体が樹脂でモールドされていたり、
ガラスエポキシ系プリント基板等に搭載されたプラスチ
ック型パッケージの構造を採用していたために、放熱性
の点では問題があった。

【０００３】

【発明が解決しようとする課題】従来の半導体メモリモ
ジュールは、図２５に示すように、樹脂でモールドされ
た半導体メモリ素子をプリント基板上に直接搭載してい
たので、半導体メモリ素子が熱伝導率の小さいモールド
樹脂で全体が覆われ、放熱性が悪く、高速化および小型
化を追及した結果として高発熱するようになった半導体
メモリ素子を搭載することは、困難であった。

【０００４】本発明の目的は、コンピュータ等からの高
速化，小型化，高放熱化の要求を満たすパッケージ構造
を備えた高放熱型メモリおよびそれらの高放熱型メモリ
を組み合わせて構成した高放熱型メモリモジュールを提
供することである。

【０００５】

【課題を解決するための手段】本発明は、上記目的を達
成するために、放熱性基板の片面上のほぼ中央部にメモ
リ素子が接着され、放熱性基板の一辺に外部接続用電気
リードが配設され、メモリ素子とリードとが電気的に接
続され、少なくともメモリ素子および前記接続部分が樹
脂で覆われ、少なくともメモリ素子が接着された領域に
対応する放熱性基板の反対側の面が樹脂で覆われない構
造であり、基板が表面実装用基板に対して垂直に接続さ
れる高放熱型メモリを提案するものである。

【０００６】２つの高放熱型メモリのメモリ素子および
接続部分を覆っている樹脂同士を貼り合わせて高放熱型
メモリとしてもよい。

【０００７】また、２つの高放熱型メモリのメモリ素子
および接続部分を覆っている樹脂同士を、ＧＮＤ板とな
る金属板を介在させ、貼り合わせて、高放熱型メモリを
実現することもできる。

【０００８】前記いずれかの高放熱型メモリを表面基板
上に複数個所定間隔で実装し、高放熱型メモリの共通端
子を表面実装基板の配線により接続すると、高放熱型メ
モリモジュールが得られる。

【０００９】本発明は、上記目的を達成するために、放
熱性基板上にメモリ素子を搭載し放熱性基板上のメモリ
素子とリードピンとを電気的に接続した高放熱型メモリ
を表面実装基板上に複数個縦型に搭載した高放熱型メモ
リモジュールを提案するものである。

【００１０】本発明は、また、上記目的を達成するため
に、放熱性基板上にメモリ素子を搭載し放熱性基板上の
メモリ素子とリードピンとを電気的に接続した高放熱型
メモリをＣＰＵを搭載した表面実装基板上のＣＰＵ近く
に複数個縦型に搭載した高放熱型メモリモジュールを提
案するものである。

【００１１】本発明は、さらに、上記目的を達成するた
めに、放熱性基板上にメモリ素子を搭載し放熱性基板上
のメモリ素子とリードピンとを電気的に接続した高放熱
型メモリをサブボード上に複数個搭載した高放熱型メモ
リモジュールを表面実装基板上に複数個横型に実装しフ
ィン状構造とした高放熱型メモリモジュールを提案する
ものである。

【００１２】本発明は、上記目的を達成するために、放
熱性基板上にメモリ素子を搭載し放熱性基板上のメモリ
素子とリードピンとを電気的に接続した高放熱型メモリ
をサブボード上に複数個搭載した高放熱型メモリモジュ
ールをＣＰＵを搭載した表面実装基板上のＣＰＵ近くに
複数個横型に実装しフィン状構造とした高放熱型メモリ
モジュールを提案するものである。

【００１３】本発明は、また、上記目的を達成するため
に、放熱性基板上にメモリ素子を搭載した高放熱型メモ
リを複数個所定間隔で平行に積層しスルホールを備えた
複数のスルホールランドにより放熱性基板の表面と裏面
とを電気的に接続するとともにスルホールを介してリー
ドピンで層間を接続した高放熱型メモリモジュールを表
面実装基板上に複数個搭載した高放熱型メモリモジュー
ルを表面実装基板上に複数個縦型に実装しフィン状構造
とした高放熱型メモリモジュールを提案するものであ
る。

【００１４】本発明は、さらに、上記目的を達成するた
めに、放熱性基板上にメモリ素子を搭載した高放熱型メ
モリを複数個所定間隔で平行に積層しスルホールを備え
た複数のスルホールランドにより放熱性基板の表面と裏
面とを電気的に接続するとともにスルホールを介してリ
ードピンで層間を接続した高放熱型メモリモジュールを
表面実装基板上に複数個搭載した高放熱型メモリモジュ
ールをＣＰＵを搭載した表面実装基板上のＣＰＵ近くに
複数個縦型に実装しフィン状構造とした高放熱型メモリ
モジュールを提案するものである。

【００１５】いずれの高放熱型メモリモジュールにおい
ても、高放熱型メモリの特性インピーダンスをＣＰＵを
搭載した表面実装基板のインピーダンスに合わせること
ができる。また、本発明は、高放熱型メモリがＳＲＡＭ
である場合を想定しており、放熱性基板は、金属基板ま
たはセラミックス基板とする。

【００１６】

【作用】本発明においては、放熱性基板の片面上のほぼ
中央部にメモリ素子が接着され、放熱性基板の一辺に外
部接続用電気リードが配設され、メモリ素子とリードと
が電気的に接続され、少なくともメモリ素子および前記
接続部分が樹脂で覆われ、少なくともメモリ素子が接着
された領域に対応する放熱性基板の反対側の面が樹脂で
覆われない構造を採用してあるので、放熱性に極めて優
れた高放熱型メモリが得られる。

【００１７】これらの高放熱型メモリのモールド樹脂側
同士を直接にまたはＧＮＤ板となる金属板を介在させて
貼り合わせると、スペースファクタが良くなる。

【００１８】本発明による高放熱型半導体メモリモジュ
ールを表面実装基板上に縦型に搭載すると、高発熱の半
導体メモリ素子を複数個実装できる。

【００１９】また、高放熱型半導体メモリ素子を複数個
搭載したプリント基板を一ユニットとして、表面実装基
板上に複数個を搭載すると、実装面積が上がり、コンピ
ュータを小型化できる。

【００２０】さらに、本発明による高放熱型半導体メモ
リモジュールの高放熱型メモリ素子をＣＰＵ搭載の表面
実装基板のＣＰＵ近くに縦型に搭載すると、ＣＰＵとメ
モリとの間の配線長を短くし、しかも最大配線長と最小
配線長との差を少なくできるために、信号線のインピー
ダンスのバラツキやアクセス時間のバラツキ等の問題が
解決され、ＣＰＵ搭載の表面実装基板のインピーダンス
例えば５０Ωに合わせることが容易になり、電気特性を
改善し、伝播遅延時間を小さくできる。

【００２１】従来は、高速伝送に際して半導体装置と実
装基板とのインピーダンスが違っていたため反射型ノイ
ズが発生し、問題になっていた。そこで、本発明では、
ノイズ対策として、メモリのＧＮＤに対する伝送線リー
ドの特性インピーダンスを、ＣＰＵ搭載の表面実装基板
のインピーダンス例えば５０Ωに合わせ、無反射型とす
る。例えば、デジタルＩＣで最も動作が速いＥＣＬ(Emi
tter Coupled Logic)回路において、ＧＮＤと伝送線間
とを無反射型にして、コンピュータの高速動作に対応す
る。すなわち、本発明においては、高放熱型メモリのＧ
ＮＤと伝送線との間をＣＰＵ搭載の表面実装基板のイン
ピーダンス例えば５０Ωに調整し、伝播遅延時間を小さ
くした。

【００２２】図２４は、ガラスエポキシ系モールド樹脂
基板，セラミックス基板，金属製基板に発熱する半導体
メモリ素子を搭載し、風速２.０ｍ／secにおける熱抵抗
を測定した結果を示す図である。図２４において、上段
の曲線は、ガラスエポキシ系モールド樹脂基板の特性を
示し、中段の曲線は、セラミックス基板の特性を示し、
下段の曲線は、金属製基板の特性を示している。

【００２３】この測定の結果、ガラスエポキシ系モール
ド樹脂基板に比べ、本発明で用いるセラミックス基板お
よび金属基板等の放熱効果が高いことが確認できた。例
えば、メモリチップサイズ８×１４ｍｍ，基板サイズ１
０×２０ｍｍ，基板厚さ０.４ｍｍ，風速２.０ｍ／sec
の条件で熱抵抗を測定したところ、熱伝導率Ｋが１０Ｗ
／ｍＫ(ワット／メータ・ケルビン）のアルミナ基板で
は、３０℃／Ｗ以下の特性を実現可能である。これに対
して、Ｋ＝０.１Ｗ／ｍＫのプリント基板では、熱抵抗
５０℃／Ｗ以下を得ることができない。

【００２４】

【実施例】次に、上記知見に基づいて構成した本発明に
よる高放熱型メモリの実施例の構造をいくつか説明す
る。図１は、本発明による高放熱型メモリの一実施例の
構造を模式的に示す斜視図であり、図２は、図１の高放
熱型メモリの実施例の断面図であり、図３は、図１の高
放熱型メモリの実施例のリードピン５の加工状況を示す
平面図である。金属製の熱拡散板３上に絶縁膜８を張
り、その上にＣｕ薄板７を貼り合わせた後、はんだまた
は接着剤等により半導体メモリ素子２を搭載する。リー
ドピン５は、図３のように、Ｃｕ薄板７からエッチング
法またはパンチング法で形成した後、熱拡散板３上にダ
イボンディングし、タイバー１０を切断し、リード９を
折り曲げ、形成される。リード９をＬ型またはＪ型に折
り曲げ加工した後に、タイバー１０を切断するようにし
てもよい。半導体メモリ素子２とリードピン５とは、ワ
イヤボンディング方式で接続し、熱拡散板３の半導体メ
モリ素子２を搭載した側のみを樹脂４でモールドする。

【００２５】リードピン５は、ここでは図示していない
ＣＰＵ搭載の表面実装基板の表面上にはんだ等で接続さ
れる。したがって、熱拡散板３は、表面実装基板と垂直
になり、フィンの役割も果たすことになる。熱拡散板３
は、アルミニウムまたはＣｕまたはＴｉ等の金属からな
り、半導体メモリ素子２からの発熱を効果的に熱拡散し
放熱できる。

【００２６】なお、図１〜図３の実施例では、熱拡散板
３は平板として図示してあるが、半導体メモリ素子２が
接合された側と反対の面は、できるかぎり表面積を大き
くして放熱性を高めるため、波状や円筒状の突起を形成
することも有効である。

【００２７】図４は、本発明による高放熱型メモリの他
の実施例の構造を模式的に示す斜視図であり、図５は、
図４の高放熱型メモリの実施例の断面図であり、図６
は、図４の高放熱型メモリの実施例におけるリードピン
５の加工の状況を示す平面図である。セラミックス製の
熱拡散板３の片面または両面にＣｕ薄板７を貼り合わせ
た後に、はんだまたは接着剤等により半導体メモリ素子
２を搭載する。図６のように、Ｃｕ薄板７からエッチン
グ法またはパンチング法で形成した後、熱拡散板３上に
ダイボンディングし、タイバー１０を切断し、リード９
を折り曲げ、リードピン５を形成する。リード９をＬ型
またはＪ型に折り曲げ加工した後に、タイバー１０を切
断するようにしてもよい。半導体メモリ素子２とリード
ピン５とは、ワイヤボンディング方式で接続し、熱拡散
板３の半導体メモリ素子２を搭載した側のみを樹脂４で
モールドする。

【００２８】リードピン５は、ここでは図示していない
ＣＰＵ搭載の表面実装基板の表面上にはんだ等で接続さ
れる。したがって、熱拡散板３は、表面実装基板と垂直
になり、フィンの役割も果たすことになる。熱拡散板３
は、アルミナまたは窒化アルミニウム等のセラミックス
からなり、半導体メモリ素子２からの発熱を効果的に熱
拡散し放熱できる。

【００２９】なお、図４〜図６の実施例では、熱拡散板
３は平板として図示してあるが、半導体メモリ素子２が
接合された側と反対の面は、できるかぎり表面積を大き
くして放熱性を高めるため、波状や円筒状の突起を形成
することも有効である。

【００３０】図７は、本発明による高放熱型メモリの別
の実施例の構造を模式的に示す断面図である。本実施例
においては、熱拡散板３上に半導体メモリ素子２を搭載
し、半導体メモリ素子２とリードピン５とはＣＯＬ(Chi
p On Lead)方式で接着し、半導体メモリ素子２とリード
ピン５はワイヤ６で接続し、熱拡散板３の半導体メモリ
素子２搭載側を樹脂４でモールドする。熱拡散板３は、
金属例えばアルミニウム，Ｃｕ，Ｔｉ等からなり、半導
体メモリ素子２からの発熱を効率的に放熱し拡散でき
る。熱拡散板３として金属板を用いるときは，熱拡散板
３とリードピン５との間に絶縁膜２０を設ける。

【００３１】図８は、図７の実施例の変形例を示す図で
ある。本変形例においても、熱拡散板３上に半導体メモ
リ素子２を搭載し、半導体メモリ素子２とリードピン５
はＣＯＬ方式で接着し、半導体メモリ素子２とリードピ
ン５はワイヤ６で接続し、熱拡散板３の半導体メモリ素
子２搭載側を樹脂４でモールドする。この場合は、半導
体メモリ素子２の搭載部分を除く熱拡散板３の反対側も
樹脂４でモールドしてある。熱拡散板３は、セラミック
ス例えばアルミナまたは窒化アルミニウム等からなり、
半導体メモリ素子２からの発熱を効率的に放熱し拡散で
きる。

【００３２】図９も、図７の実施例の変形例を示す図で
ある。本変形例においても、熱拡散板３上に半導体メモ
リ素子２を搭載し、半導体メモリ素子２とリードピン５
はＣＯＬ方式で接着し、半導体メモリ素子２とリードピ
ン５はワイヤ６で接続し、熱拡散板３の半導体メモリ素
子２搭載側を樹脂４でモールドする。熱拡散板３は、セ
ラミックス例えばアルミナまたは窒化アルミニウム等か
らなり、半導体メモリ素子２からの発熱を効率的に放熱
し拡散できる。熱拡散板３としてセラミックスを用いる
ときは、熱拡散板３とリードピン５との間に配線パター
ン１７の層を設けることができる。

【００３３】図１０は、本発明による高放熱型メモリの
更に他の実施例の構造を模式的に示す断面図である。熱
拡散板３上に半導体メモリ素子２を搭載し、半導体メモ
リ素子２とリードピン５はＬＯＣ方式で接着し、半導体
メモリ素子２とリードピン５はワイヤ６で接続し、熱拡
散板３の半導体メモリ素子２搭載側を樹脂４でモールド
する。半導体メモリ素子２とリードピン５は、ＣＣＢ(C
ontrolled CollapsedBonding)方式で接続することも可
能である。熱拡散板３は、アルミナまたは窒化アルミニ
ウム等のセラミックス、または、アルミニウム，Ｃｕ，
Ｔｉ等の金属のいずれでもよく、半導体メモリ素子２か
らの発熱を効率的に放熱し拡散できる。

【００３４】図１１は、本発明による高放熱型メモリの
さらに別の実施例の構造を模式的に示す断面図である。
熱拡散板３上に半導体メモリ素子２を搭載し、半導体メ
モリ素子２と信号線１８，ＧＮＤ線１９とはＬＯＣ方式
で接着し、半導体メモリ素子２と信号線１８，ＧＮＤ線
１９とはワイヤで接続し、熱拡散板３の半導体メモリ素
子２の搭載側を樹脂４でモールドする。リードピン５と
しての信号線１８とＧＮＤ線１９との間には、耐熱性の
ある絶縁膜２０例えばＰＩＱ(P0lyimide Isoindo Quina
zoline Dione)膜等を挟んで貼り合わせる。

【００３５】熱拡散板３は、アルミナまたは窒化アルミ
ニウム等のセラミックス、または、アルミニウム，Ｃ
ｕ，Ｔｉ等の金属のいずれでもよく、半導体メモリ素子
２からの発熱を効率的に放熱し拡散できる。信号線１８
とＧＮＤ線１９とを絶縁膜例えば耐熱性のあるポリイミ
ドフイルム(ＰＩＱ膜)を挟んで貼り合わせると、クロス
トークが小さくなる。

【００３６】図１２は、上記図１から図１１の高放熱型
メモリ１のいずれかひとつのモールド樹脂４側同士を貼
り合わせた高密度実装型放熱型メモリの断面図である。
こうすると、実装密度が上がる。

【００３７】熱拡散板３は、アルミナまたは窒化アルミ
ニウム等のセラミックス、または、アルミニウム，Ｃ
ｕ，Ｔｉ等の金属のいずれでもよく、半導体メモリ素子
２からの発熱を効率的に放熱し拡散できる。

【００３８】図１３は、ＧＮＤ板となる金属板を介在さ
せて、上記図１から図１１の高放熱型メモリ１のいずれ
かひとつのモールド樹脂４側同士を貼り合わせた高密度
実装型放熱型メモリの断面図である。こうすると、実装
密度が上がる。

【００３９】熱拡散板３は、アルミナまたは窒化アルミ
ニウム等のセラミックス、または、アルミニウム，Ｃ
ｕ，Ｔｉ等の金属のいずれでもよく、半導体メモリ素子
２からの発熱を効率的に放熱し拡散できる。

【００４０】コンピュータのメモリに用いられているＤ
ＲＡＭやＳＲＡＭは、ますます大容量化高速化が求めら
れている。本発明の高放熱型メモリおよび高放熱型メモ
リモジュールは、特に、大容量高速のＳＲＡＭを主な適
用対象としており、ＳＲＡＭを構成する半導体メモリ素
子からの発熱を効率的に放熱し拡散できる。

【００４１】図１４は、本発明による高放熱型半導体モ
ジュールのいずれか一種類を表面実装基板上に実装した
一例を示す斜視図であり、図１５は、図１４の実施例の
平面図である。本実施例は、ＣＰＵ(Central Processin
g Unit)２３を搭載した表面実装基板２５のＣＰＵの近
くに、上述の放熱型メモリ１を縦型に実装してある。な
お、ＣＰＵ２３には、放熱フィン２４を取り付けてあ
り、表面実装基板２５には、チップ部品１２等も実装し
てある。

【００４２】このように、放熱型メモリ１をＣＰＵ搭載
表面実装基板２５のＣＰＵの近くに実装すると、高密度
に実装できて、小型化が可能である。また、放熱型メモ
リ１を縦型に実装すると、半導体メモリ素子からの熱を
効率的に放熱し拡散できる。放熱型メモリ１をＣＰＵ２
３の近くに配置すると、配線長が短くなり、インダクタ
ンスが小さくなる。放熱型メモリ１の伝送線リード９の
特性インピーダンスをＣＰＵ搭載表面実装基板２５のイ
ンピーダンス例えば５０Ωに合わせると、反射が無くな
り、信号線にノイズが乗らなくなる。

【００４３】図１６は、本発明による高放熱型半導体モ
ジュールのいずれか一種類を表面実装基板の両面に実装
した一例を示す斜視図である。本実施例は、ＣＰＵ２３
を搭載した表面実装基板２５のＣＰＵの近くの両面に、
放熱型メモリ１を縦型に実装してある。なお、ＣＰＵ２
３には、放熱フィン２４を取り付けてあり、表面実装基
板２５には、チップ部品１２等も実装してある。

【００４４】このように、放熱型メモリ１をＣＰＵ搭載
表面実装基板２５のＣＰＵの近くの両面に実装すると、
高密度に実装でき、小型化が可能である。また、放熱型
メモリ１を縦型に実装すると、半導体メモリ素子からの
熱を効率的に放熱し拡散できる。さらに、放熱型メモリ
１をＣＰＵ２３の近くに配置すると、配線長が短くな
り、インダクタンスが小さくなる。放熱型メモリ１の伝
送線リードの特性インピーダンスをＣＰＵ搭載表面実装
基板２５のインピーダンス例えば５０Ωに合わせると、
反射が無くなり、信号線にノイズが乗らなくなる。

【００４５】図１７は、本発明による高放熱型半導体モ
ジュールのいずれか一種類をサブボード上に複数個高密
度に実装したものを一ユニットの放熱型メモリモジュー
ルとしてモジュール化し、これをさらに複数個表面実装
基板上に実装した一例を示す斜視図であり、図１８は、
図１７に示した実施例の平面図である。本実施例は、放
熱型メモリ１をサブボード１３上に複数個高密度に実装
したものを一ユニットの放熱型メモリモジュール１４と
してモジュール化し、これをさらに複数個ＣＰＵ搭載表
面実装基板２５上のＣＰＵ近くに実装する。

【００４６】このようにすると、放熱型メモリ１と放熱
型メモリ１との間がフィン構造となり、半導体メモリ素
子からの熱を効率的に放熱し拡散できる。放熱型メモリ
１をモジュール化してさらにこれらを縦型に実装する
と、ＣＰＵとメモリとの配線長を短くでき、最大距離と
最小距離を短くできるため信号線のバラツキやアクセス
時間のバラツキ等の問題が解決され、インダクタンスや
インピーダンスなどの電気特性のバラツキを改善し、伝
播遅延時間等を小さくできる。本実施例のように、放熱
型メモリ１の伝送線リード９の特性インピーダンスをＣ
ＰＵ搭載の表面実装基板のインピーダンス例えば５０Ω
に合わせると、反射が無くなり、信号線にノイズが乗ら
なくなる。

【００４７】図１９は、本発明による高放熱型半導体モ
ジュールのいずれか一種類をサブボード上に複数個高密
度に実装したものを一ユニットの放熱型メモリモジュー
ルとしてモジュール化し、これをさらに複数個表面実装
基板の両面に実装した一例を示す斜視図である。本実施
例は、放熱型メモリ１をサブボード上に複数個高密度に
実装したものを一ユニットの放熱型メモリモジュールと
してモジュール化し、これをさらに複数個ＣＰＵを搭載
した表面実装基板上のＣＰＵ近くに実装する。

【００４８】このようにすると、放熱型メモリ１と放熱
型メモリ１との間がフィン構造となり、半導体メモリ素
子からの熱を効率的に放熱し拡散できる。放熱型メモリ
１をモジュール化してさらにこれらを縦型に実装する
と、ＣＰＵとメモリとの配線長を短くでき、最大距離と
最小距離との差を短くできるため、信号線のバラツキや
アクセス時間のバラツキ等の問題が解決され、インダク
タンスやインピーダンスなどの電気特性のバラツキを改
善し、伝播遅延時間等を小さくできる。本実施例のよう
に、放熱型メモリ１の伝送線リード９の特性インピーダ
ンスをＣＰＵ搭載の表面実装基板のインピーダンス例え
ば５０Ωに合わせると、反射が無くなり、信号線にノイ
ズが乗らなくなる。

【００４９】図２０は、放熱性基板上に半導体メモリ素
子を搭載し樹脂でモールドした放熱型メモリをＣＰＵ搭
載の表面実装基板のＣＰＵ近くに縦型に実装した一例を
示す斜視図である。本実施例は、放熱性基板２８例えば
金属板またはセラミックス基板上に、上述の図１または
図４のように、半導体メモリ素子を搭載して樹脂でモー
ルドしたモールドメモリ１５を放熱型メモリ２６として
ここでは図示していないＣＰＵ搭載表面実装基板２５の
ＣＰＵ近くに縦型に実装してある。ガイド板２７は、放
熱型メモリ２６の転倒防止および位置決めのためにあ
る。

【００５０】このように、放熱性基板２８を採用する
と、半導体メモリ素子からの熱を効率的に放熱し拡散で
きる。また、放熱型メモリ２６をＣＰＵの近くに縦型に
実装すると、ＣＰＵとメモリとの配線長を短くでき、最
大距離と最小距離との差を短くできるため信号線のバラ
ツキやアクセス時間のバラツキ等の問題が解決され、イ
ンダクタンスやインピーダンスなどの電気特性のバラツ
キを改善し、伝播遅延時間等を小さくできる。

【００５１】図２１は、半導体メモリ素子を放熱性基板
例えばセラミックス基板上に搭載し、それを複数個所定
間隔で平行に積層し、スルホールを備えた複数のスルホ
ールランドにより基板の表面と裏面とをリードピンで電
気的に接続した高放熱型積層メモリモジュールの一例を
示す斜視図である。本実施例は、半導体メモリ素子を放
熱性基板２８例えばセラミックス基板上に搭載し、それ
を複数個所定間隔で平行に積層し、スルホールを備えた
複数のスルホールランドにより基板の表面と裏面とをリ
ードピン２１で電気的に接続した高放熱型積層メモリモ
ジュールである。

【００５２】こうすると、放熱型メモリ２６と放熱型メ
モリ２６との間がフィン構造となり、半導体メモリ素子
からの熱を効率的に放熱し拡散できる。放熱型メモリ１
をモジュール化してさらにこれらを縦型に実装すると、
ＣＰＵとメモリとの配線長を短くでき、最大距離と最小
距離との差を短くできるため、信号線のバラツキやアク
セス時間のバラツキ等の問題が解決され、インダクタン
スやインピーダンスなどの電気特性のバラツキを改善
し、伝播遅延時間等を小さくできる。本実施例のよう
に、放熱型メモリ１の伝送線リード９の特性インピーダ
ンスをＣＰＵ搭載の表面実装基板のインピーダンス例え
ば５０Ωに合わせると、反射が無くなり、信号線にノイ
ズが乗らなくなる。

【００５３】図２２は、図２１の高放熱型積層メモリモ
ジュールをＣＰＵ搭載の表面実装基板のＣＰＵ近くに縦
型に実装した一例を示す斜視図である。

【００５４】このように実装すると、放熱型メモリ２６
と放熱型メモリ２６との間がフィン構造となり、半導体
メモリ素子からの熱を効率的に放熱し拡散できる。放熱
型メモリ１をモジュール化してさらにこれらを縦型に実
装すると、ＣＰＵとメモリとの配線長を短くでき、最大
距離と最小距離との差を短くできるため、信号線のバラ
ツキやアクセス時間のバラツキ等の問題が解決され、イ
ンダクタンスやインピーダンスなどの電気特性のバラツ
キを改善し、伝播遅延時間等を小さくできる。本実施例
のように、放熱型メモリ１の伝送線リードの特性インピ
ーダンスをＣＰＵ搭載の表面実装基板のインピーダンス
例えば５０Ωに合わせると、反射が無くなり、信号線に
ノイズが乗らなくなる。

【００５５】図２３は、図２１の高放熱型積層メモリモ
ジュールをＣＰＵ搭載の表面実装基板の両面に実装した
一例を示す斜視図である。

【００５６】このように実装すると、放熱型メモリ２６
と放熱型メモリ２６との間がフィン構造となり、半導体
メモリ素子からの熱を効率的に放熱し拡散できる。放熱
型メモリ１をモジュール化してさらにこれらを縦型に実
装すると、ＣＰＵとメモリとの配線長を短くでき、最大
距離と最小距離との差を短くできるため、信号線のバラ
ツキやアクセス時間のバラツキ等の問題が解決され、イ
ンダクタンスやインピーダンスなどの電気特性のバラツ
キを改善し、伝播遅延時間等を小さくできる。本実施例
のように、放熱型メモリ１の伝送線リード９の特性イン
ピーダンスをＣＰＵ搭載の表面実装基板のインピーダン
ス例えば５０Ωに合わせると、反射が無くなり、信号線
にノイズが乗らなくなる。

【００５７】

【発明の効果】本発明によれば、放熱性基板の片面上の
ほぼ中央部にメモリ素子が接着され、放熱性基板の一辺
に外部接続用電気リードが配設され、メモリ素子とリー
ドとが電気的に接続され、少なくともメモリ素子および
前記接続部分が樹脂で覆われ、少なくともメモリ素子が
接着された領域に対応する放熱性基板の反対側の面が樹
脂で覆われない構造を採用してあるので、放熱性に極め
て優れた高放熱型メモリが得られる。

【００５８】これらの高放熱型メモリのモールド樹脂側
同士を直接にまたはＧＮＤ板となる金属板を介在させて
貼り合わせると、スペースファクタが良くなる。

【００５９】本発明によれば、さらに、表面実装基板上
に放熱型メモリ素子を複数個縦型に実装した高放熱型メ
モリモジュールをＣＰＵ搭載の表面実装基板のＣＰＵ近
くに実装でき、または、放熱型メモリ素子を複数個搭載
した基板を一ユニットの放熱型メモリモジュールとして
複数のユニットを型に実装したモジュールをＣＰＵ搭載
の表面実装基板のＣＰＵ近くに実装できるので、コンピ
ュータ内部の熱拡散および放熱が効率的になされ、コン
ピュータを小型化することが可能となる。

【００６０】メモリ素子間の配線長を短くし、しかも最
大配線長と最小配線長との差を少なくできるため、イン
ダクタンスなどの電気特性のバラツキを改善し、伝播遅
延時間を小さくできる。

【図面の簡単な説明】

【図１】本発明による放熱型メモリの一実施例の構造を
模式的に示す斜視図である。

【図２】図１の放熱型メモリの実施例の断面図である。

【図３】図１の放熱型メモリにおける実施例のリードピ
ンの加工状況を示す平面図である。

【図４】本発明による放熱型メモリの他の実施例の構造
を模式的に示す斜視図である。

【図５】図４の放熱型メモリの実施例の断面図である。

【図６】図４の放熱型メモリの実施例のリードピンの加
工状況を示す平面図である。

【図７】本発明による放熱型メモリの別の実施例の構造
を模式的に示す断面図である。

【図８】図７の実施例の変形例を示す図である。

【図９】図７の実施例の変形例を示す図である。

【図１０】本発明による放熱型メモリのさらに他の実施
例の構造を模式的に示す断面図である。

【図１１】本発明による放熱型メモリのさらに別の実施
例の構造を模式的に示す断面図である。

【図１２】上記図１から図１１の放熱型メモリのいずれ
かひとつのモールド樹脂側同士を貼り合わせた高密度実
装型放熱型メモリの断面図である。

【図１３】ＧＮＤ板となる金属板を介在させて、上記図
１から図１１の放熱型メモリのいずれかひとつのモール
ド樹脂側同士を貼り合わせた高密度実装型放熱型メモリ
の断面図である。

【図１４】本発明による高放熱型半導体モジュールのい
ずれか一種類を表面実装基板上に実装した一例を示す斜
視図である。

【図１５】図１４の実施例の平面図である。

【図１６】本発明による高放熱型半導体モジュールのい
ずれか一種類を表面実装基板の両面に実装した一例を示
す斜視図である。

【図１７】本発明による高放熱型半導体モジュールのい
ずれか一種類をサブボード上に複数個高密度に実装した
ものを一ユニットの放熱型メモリモジュールとしてモジ
ュール化し、これをさらに複数個表面実装基板上に実装
した一例を示す斜視図である。

【図１８】図１７に示した実施例の平面図である。

【図１９】本発明による高放熱型半導体モジュールのい
ずれか一種類をサブボード上に複数個高密度に実装した
ものを一ユニットの放熱型メモリモジュールとしてモジ
ュール化し、これをさらに複数個表面実装基板の両面に
実装した一例を示す斜視図である。

【図２０】放熱性基板上に半導体メモリ素子を搭載し樹
脂でモールドした放熱型メモリをＣＰＵ搭載の表面実装
基板のＣＰＵ近くに縦型に実装した一例を示す斜視図で
ある。

【図２１】半導体メモリ素子を放熱性基板例えばセラミ
ックス基板上に搭載し、それを複数個所定間隔で平行に
積層し、スルホールを備えた複数のスルホールランドに
より基板の表面と裏面とをリードピンで電気的に接続し
た高放熱型積層メモリモジュールの一例を示す斜視図で
ある。

【図２２】図２１の高放熱型積層メモリモジュールをＣ
ＰＵ搭載の表面実装基板のＣＰＵ近くに縦型に実装した
一例を示す斜視図である。

【図２３】図２１の高放熱型積層メモリモジュールをＣ
ＰＵ搭載の表面実装基板の両面に実装した一例を示す斜
視図である。

【図２４】ガラスエポキシ系モールド樹脂基板，セラミ
ックス基板，金属製基板に発熱する半導体メモリ素子を
搭載し、風速２.０ｍ／secにおける熱抵抗を測定した結
果を示す図である。

【図２５】従来のプラスチックモールドパッケージ型メ
モリの斜視図である。

【符号の説明】 １ 放熱型メモリ ２ 半導体メモリ素子 ３ 熱拡散板 ４ モールド樹脂 ５ リードピン ６ ワイヤ ７ Ｃｕ薄板 ８ 絶縁膜 ９ リード １０ タイバー １１ メモリ素子 １２ チップ部品 １３ サブボード １４ 放熱型メモリモジュール １５ モールドメモリ １６ 絶縁層 １７ 配線パターン １８ 信号線 １９ ＧＮＤ線 ２０ 絶縁膜 ２１ リードピン ２２ 金属板 ２３ ＣＰＵ ２４ 放熱フィン ２５ ＣＰＵ搭載の表面実装基板 ２６ 放熱型メモリ ２７ ガイド板 ２８ 放熱性基板

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図２】

【図３】

【図４】

【図５】

【図７】

【図１０】

【図１８】

【図６】

【図８】

【図９】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図２５】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３】

【図２４】

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 25/00 Ａ (72)発明者 篠原 浩一 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 放熱性基板上にメモリ素子を搭載し放熱
   性基板上のメモリ素子とリードピンとを電気的に接続し
   た高放熱型メモリを表面実装基板上に複数個縦型に搭載
   した高放熱型メモリモジュール。
2. 【請求項２】 放熱性基板上にメモリ素子を搭載し放熱
   性基板上のメモリ素子とリードピンとを電気的に接続し
   た高放熱型メモリをＣＰＵを搭載した表面実装基板上の
   前記ＣＰＵ近くに複数個縦型に搭載した高放熱型メモリ
   モジュール。
3. 【請求項３】 放熱性基板上にメモリ素子を搭載し放熱
   性基板上のメモリ素子とリードピンとを電気的に接続し
   た高放熱型メモリをサブボード上に複数個搭載した高放
   熱型メモリモジュールを表面実装基板上に複数個横型に
   実装しフィン状構造とした高放熱型メモリモジュール。
4. 【請求項４】 放熱性基板上にメモリ素子を搭載し放熱
   性基板上のメモリ素子とリードピンとを電気的に接続し
   た高放熱型メモリをサブボード上に複数個搭載した高放
   熱型メモリモジュールをＣＰＵを搭載した表面実装基板
   上の前記ＣＰＵ近くに複数個横型に実装しフィン状構造
   とした高放熱型メモリモジュール。
5. 【請求項５】 放熱性基板上にメモリ素子を搭載した高
   放熱型メモリを複数個所定間隔で平行に積層しスルホー
   ルを備えた複数のスルホールランドにより前記放熱性基
   板の表面と裏面とを電気的に接続するとともに前記スル
   ホールを介してリードピンで層間を接続した高放熱型メ
   モリモジュールを表面実装基板上に複数個搭載した高放
   熱型メモリモジュールを表面実装基板上に複数個縦型に
   実装しフィン状構造とした高放熱型メモリモジュール。
6. 【請求項６】 放熱性基板上にメモリ素子を搭載した高
   放熱型メモリを複数個所定間隔で平行に積層しスルホー
   ルを備えた複数のスルホールランドにより前記放熱性基
   板の表面と裏面とを電気的に接続するとともに前記スル
   ホールを介してリードピンで層間を接続した高放熱型メ
   モリモジュールを表面実装基板上に複数個搭載した高放
   熱型メモリモジュールをＣＰＵを搭載した表面実装基板
   上の前記ＣＰＵ近くに複数個縦型に実装しフィン状構造
   とした高放熱型メモリモジュール。
7. 【請求項７】 請求項２，４，６のいずれか一項に記載
   の高放熱型メモリモジュールにおいて、 前記放熱型メモリの特性インピーダンスを前記ＣＰＵを
   搭載した表面実装基板のインピーダンスに合わせたこと
   を特徴とする高放熱型メモリモジュール。
8. 【請求項８】 請求項１〜７のいずれか一項に記載の高
   放熱型メモリモジュールにおいて、 前記放熱型メモリが、ＳＲＡＭであることを特徴とする
   高放熱型メモリモジュール。
9. 【請求項９】 請求項１〜８のいずれか一項に記載の高
   放熱型メモリモジュールにおいて、 前記放熱性基板が、金属基板またはセラミックス基板で
   あることを特徴とする高放熱型メモリモジュール。