JPS6148259B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特に大規模集積回路
（LSI）の製造方法に関するものである。

〔従来の技術〕

半導体チツプ上に多数のダイオード、トランジ
スタ等の半導体素子またはこれらを組合せた論理
ゲートを形成した大規模集積回路（LIS）の配線
パターンは、半導体チツプ上の各種半導体素子上
に形成されるが、配線パターンは各種の回路ごと
に異なるのが普通であり、多層配線を行うもので
は各層の配線パターンはそれぞれの回路に固有の
ものとなつている。

〔発明が解決しようとする問題点〕 従つてその製造過程において、非常に多数のマ
スクが必要となり、しかも高精度が要求されるか
らこれらのマスクの製造価格に与える影響も非常
に大きい。そこで配線パターンを各種回路に共通
に用いられるものを標準化し、各種回路に固有な
配線パターンは最小限にとどめることが望まし
い。

本発明の目的は、半導体素子の多層の配線パタ
ーンを極力標準化し特定の配線パターンの数を減
少し、しかも冗長配線に基づく遅延時間を小さく
抑えて所望の回路接続を得るようにした、半導体
装置の製造方法を提供することである。

〔問題点を解決するための手段〕

前記目的を達成するため、本発明の半導体装置
の製造方法は、半導体チツプ上に各種半導体素子
およびこれらを組合せた論理ゲートを形成し、該
素子上に絶縁層を介して平行な複数個の配線から
なるパターンの標準化された配線パターンを互い
に分離した複数のブロツクに分割して形成し、次
いで該配線パターン上に所定間隔で複数個のバイ
アを形成するとともに該複数個のバイアを除く前
記配線パターン上に絶縁層を形成し、次いで所望
の回路に基づいて特定された、前記下層の配線パ
ターンと直角方向の配線部分と平行方向の配線部
分とからなる上層配線パターンを、該各配線部分
と前記バイアとが接続されるように形成し、各ブ
ロツク内の下層配線をこれと直角方向の前記特定
された上層配線と接続するとともに、隣接するブ
ロツクまたは１つおきに隣接するブロツクの平行
する下層配線を該隣接するブロツク間または１つ
おきに隣接するブロツク間に跨つて配置された該
下層配線と平行方向または直角方向の前記特定さ
れた上層配線によつて接続することによつて所望
の回路を構成するとともに冗長配線を除去したこ
とを特徴とするものである。

〔実施例〕

第１図ないし第７図は本発明の原理的構成を示
したものである。

第１図は本発明の基本構成の説明図であり、表
面配像層を設ける前の固定された下層の配線パタ
ーンおよび表面層の線分と下層の線分とを固定的
に接続するためのバイア（Via）を示している。
すなわち、図中の黒い円柱２，４はそれぞれ３，
１で示される下層の線分（横方向線分）と、表面
層の線分（縦方向線分）とを接続するためのバイ
アである。

第２図は第１図の簡略図であり、同図中の
１′，２′，３′，４′はそれぞれ第１図の１，２，
３，４に対応している。

第３図は本発明の原理説明図であり、図中の下
層の線分５からバイア６を通じて表面層の線分７
に接続され、バイア８を通じて下層の線分９に接
続され、バイア１０を通じて表面層の線分１１に
至る電気的に接続された径路を示している。この
ように下層の配線パターンを変えることなく表面
層の配線パターンのみを変えて、任意の接続機能
を持たせることを特徴としている。

第４図は第３図を上方向から見た図面である。
すなわち第４図の矢印方向から見た図が第３図に
示されている。また第５図は第４図の簡略図を示
している。第３図の表面層の線分１２とバイア１
３は第４図の１２′，１３′および第５図の１
２″，１３″に対応している。

第６図は上述の表示で、第７図のLSIの配線パ
ターンを実現する構成を示したものである。すな
わち第７図においては、NANDゲート(A)２１およ
び(B)２２にそれぞれ入力，および，を加
え、出力，をNANDゲート(C)２３に入力し、
出力と入力をNANDゲート(C)２４に入力し、
その出力を取り出すことが示されている。

第６図においては、NANDゲート(A)，(B)，(C)，
(D)の入力、出力を横方向の破線で示し、入力，
，，，、出力，，，を縦方向で
示すと、第６図が第７図の配線パターンを示すこ
とになる。

このような機構を有する回路を実現するために
は、第３図〜第５図に説明した原理に従い、まず
半導体素子上に絶縁層を介して下層として破線の
配線パターン１４を通常のマスクを用いた蒸着に
より形成する。次に中層として黒点のバイア１５
を形成する。以上の２層はどんな回路にも共通で
あり、第６図の回路を特定するものは、表面層に
形成される縦方向の実線の配線パターン１６のみ
となる。

また第６図において、破線枠内のNANDゲート
は説明を分りやすくするためにそこに表示した
が、LSIの製造に当つて電気的な関係が保たれて
いる限りどの層にあつてもよいが、一般には最下
層に設けられる。

第６図では第７図の回路を実現しているが、下
層の横方向線分すなわち破線で示す標準化された
配線パターン１４に関しては、回路を実現する場
合当然のことながら冗長線分が付加されている。
さらに大きなLSI回路を実現する場合には、冗長
線分もかなり多くなるが、これは回路の動作速度
を遅くする原因となる。また同図においては、横
方向線分の１本は１信号のためにしか使用できな
い。

これらのことを考慮した配線パターンが、第８
図、第９図および第１０図に示されている。これ
らはそれぞれ本発明の実施例を示すものである。

以下に第８図、第９図および第１０図について
基本的な説明を行うが、実際に所望の回路を得る
場合には、第３図にその原因を示したように、下
層の配線パターンを変えることなく表面層の配線
パターンのみを変えて、任意の接続機能を持たせ
るようにする。

第８図ａ，ｂおよび第９図は、本発明の一実施
例を示したものである。

第８図ａには、表面層における縦方向線分３３
および下層における横方向線分３１とをそれぞれ
適当な長さにすることによつて形成される、単位
の配線パターン（以下これを単位パターンとい
う）が示されている。第８図ｂは同図ａに示され
た単位パターンを図示の矢印の方向から見た場合
の部分斜視図であつて、下層の線分３１と表面層
の線分３３との間は、上下に対応する位置に設け
られている角型の膨大部において、それぞれバイ
ア３２によつて固定的に接続されることが示され
ている。

第８図ａに示された単位パターン３０を、第９
図ａのようにブロツク３０として略記する。ここ
でブロツク３０における矢印は、表面層における
縦方向線分３３の方向を示すものとする。第９図
ｂはこのような配線ブロツクにおける、縦方向線
分３３の方向が縦方向のものと、これを90゜回転
させた横方向のものとを、行方向と列方向にそれ
ぞれ交互に配列して、市松模様状につなぎ合せた
場合の全体の配線パターンを示している。

そして例えば第９図ｂにおける、上から第１行
目の単位パターンのうち、最左端の単位パターン
の下層の各線分の最右端の部分（角型の膨大部と
して示されている）と、第１行の左から２番目の
単位パターンの表面層の各線分の最左端の部分
（角型の膨大部として示されている）とを、それ
ぞれ対応するものごとにバイアによつて接続す
る。次に第２番目の単位パターンの表面層の各線
分の最右端の部分と、左から第３番目の単位パタ
ーンの下層の各線分の最左端の部分とを同様にバ
イアによつて接続する。このようにして第１行に
おける各単位パターンの表面層の線分と、下層の
線分とが順次交互に接続される。さらに上から第
２行以下の各行の単位パターンについても、同様
に線分の接続を行う。第９図ｂにおいてその上部
に示された図は、このような線分の接続状況を示
したものである。

一方、第１行の最左端の単位パターンの表面層
の各線分の最下端の部分（角型の膨大部として示
されている）と、上から第２行目の最左端の単位
パターンの下層の各線分の最上端の部分（角型の
膨大部として示されている）とを、それぞれ対応
するものごとにバイアによつて接続する。次に第
２行の最左端の単位パターンの下層の各線分の最
下端の部分と、上から第３行目の最左端の単位パ
ターンの表面層の各線分の最上端の部分とを同様
にバイアによつて接続する。以下同様にして左か
ら第１列を形成する各単位パターンについて、線
分の接続を行う。さらに左から第２列目以下の各
列の各単位パターンについても同様にして順次接
続を行う。

このようにして第９図ｂのように市松模様状を
なして配列された各単位パターンの表面層の線分
と、下層の線分とがすべて行方向と列方向に碁盤
目状に接続されることになる。なお以上の説明に
おいては、各行または各列のすべての単位パター
ンにおける線分を、表面層と下層と交互に順次接
続するものとしたが、表面層配線が設けられない
部分では下層配線との接続が行われないことはい
うまでもない。

このような接続を可能にするために、第８図ａ
に示す単位パターンにおける表面層の縦方向線分
３３の上端および下端は、それぞれ隣接して置か
れた90゜回転している単位パターンの、下層の横
方向線分３１の左端または右端と重なり合うよう
な位置関係に設けられる。そして各単位パターン
の配線層がこのように配置された、全体の配線パ
ターンを、下層の配線層と表面層の配線層とを上
下に絶縁層を介して、上述のように一部ラツプさ
せて形成し、上層の部分で表面層の配線パターン
の接続を行つて所要の回路を構成する。

第８図、第９図においては、すべての下層配線
と上層配線とを設けた場合を例示しているが、実
際には表面層の配線パターンは実現しようとする
LSI回路によつて異なるので、全体としての配線
パターンは、下層配線との接続を行つて所望の回
路を実現するのに必要な配線の集合によつて構成
されることになり、接続を行う必要がない部分に
は、表面層の線分は設けられない。

前述の第６図の構成では、製作後に下層配線に
おける不要配線を切断することは不可能であり、
従つて冗長配線を除去することはできないが、第
８図および第９図に示された実施例によれば、単
位パターンを用いることによつて、不要の配線は
表面層の線分を設けないことによつて除去するこ
とができるので、下層の線分に関しては、冗長配
線線分を有効に減少させることができる。

下層配線パターンとしては、隣接するブロツク
における配線が第９図のように互いに直角方向に
配置されて市松模様状をなす場合に限らず、互い
に平行方向に配置されているとともに、隣接する
ブロツクの配線と分離して配置された配線から構
成されていてもよい。

第１０図ａ，ｂは本発明の他の実施例を示した
ものであつて、ブロツク化された下層配線が平行
に配置された場合における、上層配線と下層配線
との接続方法を例示している。

第１０図ａ，ｂに示す配線パターンは、表面層
の縦方向線分は一様に長い線分３３，３３′より
なり、下層の横方向線分は適当な長さの線分３１
_１，３１_２よりなり間隙３４で分離され、その線
分３１_１，３１_２相互の接続は表面層の線分３
３′の接続部３５で行われている。

この場合も標準化された下層配線に対して、表
面層の特定されたこれと直角方向の配線を接続す
るとともに、ブロツクの境界部において隣接する
両ブロツク間に跨つて設けられた接続用の短い上
層配線、例えば第１０図ａ，ｂにおける接続部３
５によつて両ブロツクの下層配線を接続すること
によつて、所望の回路を構成することができると
ともに、接続部３５を設けないことによつて、下
層配線における冗長配線の除去を行うことができ
る。このように第１０図ａ，ｂに示す実施例によ
つても、下層配線の冗長配線線分を有効に減少さ
せることができる。

本発明によつて実現できる回路の種類は、縦方
向に用意する論理ゲートの種類と数、および横方
向に用意する線分の数によるので、実際には目的
とする回路の集合の性質に適した基本パターンを
決定することが重要になる。一旦基本パターンを
決定したならば必要な表面層の配線パターンマス
クを作り、通常のマスキング工程を行い基本パタ
ーンを作り所要の切断を行えばよい。このように
して下層の配線パターン、中層のバイアパターン
等の標準化されたパターンは言うまでもなく、表
面層の配線パターンも基本パターンの選定で簡略
化することが可能となる。

〔発明の効果〕

以上説明したように本発明によれば、下層の標
準化された配線パターン、中層の標準化されたバ
イアパターンは各種のLSI回路に共通となり、マ
スクを共用することができる。かつ該回路の性質
によつて特定される配線パターンは表面層のみで
あるから、マスクは１枚でよいのでマスク管理が
容易であり、価格の低減とともに製造時間の短縮
を図ることができる。また前述したように、下層
の標準化された配線パターンをブロツクに分割す
ると市松模様状に組合せるとかの方法で、単位パ
ターンを部分集合させることにより冗長配線線分
を有効に減少させることができるものである。

【図面の簡単な説明】

第１図ないし第７図は本発明の原理的構成を示
したものであつて、第１図および第２図は本発明
の基本構成の説明図、第３図〜第６図は本発明の
原理説明図、第７図は第６図において適用した
LSI回路である。また第８図ａ，ｂおよび第９図
ａ，ｂは本発明の一実施例の説明図、第１０図
ａ，ｂは本発明の他の実施例の説明図である。図
中、１４は下層の標準化された配線パターン、１
５はバイア、１６は表面層の特定された配線パタ
ーン、２１〜２４はNANDゲート、３１，３１
_１，３１_２は下層の標準化された単位パターン、
３３，３３′は表面層の特定された単位パター
ン、３４は間隙、３５は接続部を示す。

Claims (1)

1. 【特許請求の範囲】 １ 半導体チツプ上に各種半導体素子およびこれ
   らを組合せた論理ゲートを形成し、該素子上に絶
   縁層を介して互いに平行な複数個の配線からなる
   パターンの標準化された配線パターンを互いに分
   離した複数のブロツクに分割して形成し、 次いで該配線パターン上に所定間隔で複数個の
   バイアを形成するとともに該複数個のバイアを除
   く前記配線パターン上に絶縁層を形成し、 次いで所望の回路に基づいて特定された、前記
   下層の配線パターンと直角方向の配線部分と平行
   方向の配線部分とからなる上層配線パターンを形
   成して、各配線部分と前記バイアとが接続される
   ようにすることによつて、各ブロツク内の下層配
   線とこれと直角方向の前記特定された上層配線と
   を接続するとともに、各ブロツクの下層配線の端
   部をブロツク間に跨つて形成された該下層配線と
   平行な前記特定された上層配線によつて相互に接
   続して、所望の回路を構成するとともに冗長配線
   を除去したことを特徴とする半導体装置の製造方
   法。 ２ 前記各ブロツクの下層配線がすべて平行方向
   に配置され、前記ブロツク間に跨つて形成される
   上層配線が隣接するブロツク間に設けられること
   を特徴とする特許請求の範囲第１項記載の半導体
   装置の製造方法。 ３ 前記各ブロツクの下層配線が平行方向および
   直角方向に隣接するブロツクごとに交互に直交し
   て配置され、前記ブロツク間に跨つて形成される
   上層配線が１つおきに隣接するブロツク間に設け
   られることを特徴とする特許請求の範囲第１項記
   載の半導体装置の製造方法。