JPH01112749A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01112749A JPH01112749A JP26930387A JP26930387A JPH01112749A JP H01112749 A JPH01112749 A JP H01112749A JP 26930387 A JP26930387 A JP 26930387A JP 26930387 A JP26930387 A JP 26930387A JP H01112749 A JPH01112749 A JP H01112749A
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- wiring
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- layer wirings
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000011295 pitch Substances 0.000 abstract description 29
- 230000000694 effects Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マスクスライス型半導体集積回路の多層配線
、特に３層以上の配線を具備する半導体集積回路に関す
る。
、特に３層以上の配線を具備する半導体集積回路に関す
る。
一般に、ＣＭＯＳマスクスライス型集積回路の配線は、
アルミニウム（ＡＰ）の層で行われている。
アルミニウム（ＡＰ）の層で行われている。
配線は、何らかの論理情報を構成する論理ユニットセル
（以下には単にＵＣと略記する。）を配置した後に行わ
れるが、回路が大規模になるにつれて配線の本数が激増
する。その結果、回路に占める配線の面積は大になる傾
向にある。
（以下には単にＵＣと略記する。）を配置した後に行わ
れるが、回路が大規模になるにつれて配線の本数が激増
する。その結果、回路に占める配線の面積は大になる傾
向にある。
第４図に現在の配線方式が示され、図中、１１は縦方向
（Ｙ方向）に延在する実線で示す第１層配線、２１は第
１層配線に垂直方向、すなわち横方向（Ｘ方向）に延在
する破線で示す第２層配線、３１は第１層配線と同方向
に延在する一点鎖線で示す第３層配線であり、例えば第
１層配線１１はＡ２でａ〔μｍ〕のピッチ、Ａｌの第２
層配線２１はｂ〔μｍ〕のピッチで配置されるとき、Ａ
２の第３層配線３１は２ａ（μｍ〕のピッチで配置され
る。
（Ｙ方向）に延在する実線で示す第１層配線、２１は第
１層配線に垂直方向、すなわち横方向（Ｘ方向）に延在
する破線で示す第２層配線、３１は第１層配線と同方向
に延在する一点鎖線で示す第３層配線であり、例えば第
１層配線１１はＡ２でａ〔μｍ〕のピッチ、Ａｌの第２
層配線２１はｂ〔μｍ〕のピッチで配置されるとき、Ａ
２の第３層配線３１は２ａ（μｍ〕のピッチで配置され
る。
その理由は、第３層配線が形成される表面は、第２層配
線が形成された表面の凹凸が増大された形状の凹凸な表
面となり、ａ〔μｍ〕のピッチより小なるピッチとする
ことが難しいからである。
線が形成された表面の凹凸が増大された形状の凹凸な表
面となり、ａ〔μｍ〕のピッチより小なるピッチとする
ことが難しいからである。
第５図はＵＣ同士の配線例を示し、図中、４１ａ、４１
ｂ 、４１ｃ 、４１ｄは第１、第２、第３、第４のＵ
Ｃｌ３１は第１層配線と第２層配線２１とを連結するた
めのビアホール、５２は第２層配線２１と第３層配線３
１とを連結するためのビアホールであり、ＵＣｌ３は図
示しない多入出力回路が接続された２人力ＮＡＮＤなど
に代表されるゲートである。マスクスライス型とは第５
図に示す如きＵＣの配置を前取て形成しておき、顧客の
要求に応じてその都度第１、第２、第３層配線を形成す
る型の半導体集積回路の構成方法をいう。
ｂ 、４１ｃ 、４１ｄは第１、第２、第３、第４のＵ
Ｃｌ３１は第１層配線と第２層配線２１とを連結するた
めのビアホール、５２は第２層配線２１と第３層配線３
１とを連結するためのビアホールであり、ＵＣｌ３は図
示しない多入出力回路が接続された２人力ＮＡＮＤなど
に代表されるゲートである。マスクスライス型とは第５
図に示す如きＵＣの配置を前取て形成しておき、顧客の
要求に応じてその都度第１、第２、第３層配線を形成す
る型の半導体集積回路の構成方法をいう。
第５図の例は、Ｕ Ｃ１（４１ａ）出力端子４２から、
第２層配線２１で取り出し、ビアホール５２、第３層配
線３１、ビアホール５２、第２層配線２１を介してＵＣ
４（４１ｄ）の入力端子４３に、またＵ Ｃ２（４１ｂ
）の出力端子４２から第２層配線２１で取り出し、ビア
ホール５１、第１層配線１１、ビアホール５１、第２層
配線２１を介してＵ Ｃ３（４１ｃ）の入力端子４３に
それぞれ結線したのである。なお、第５図において、符
号５３で示す部分は配線チャネル、また符号５４で示す
部分は基本セル列である。
第２層配線２１で取り出し、ビアホール５２、第３層配
線３１、ビアホール５２、第２層配線２１を介してＵＣ
４（４１ｄ）の入力端子４３に、またＵ Ｃ２（４１ｂ
）の出力端子４２から第２層配線２１で取り出し、ビア
ホール５１、第１層配線１１、ビアホール５１、第２層
配線２１を介してＵ Ｃ３（４１ｃ）の入力端子４３に
それぞれ結線したのである。なお、第５図において、符
号５３で示す部分は配線チャネル、また符号５４で示す
部分は基本セル列である。
第５図の例で、ビアホール５１．５１間の第１層配線１
１とビアホール５２．５２間の第３層配線３１の同じ配
線チャネル５３を通る部分が長いと、第１層配線１１と
第３層配線３１の間に平行平板型の容量が形成され、信
号が漏れるクロストークの現象が発生する。このクロス
トークのために、本出願人は第３層配線を設けた半導体
集積回路装置において、第３層配線は電源の補強線とし
て用いている。なお、クロストークは、第３層配線３１
がクロック配線の場合により顕著に現れる。
１とビアホール５２．５２間の第３層配線３１の同じ配
線チャネル５３を通る部分が長いと、第１層配線１１と
第３層配線３１の間に平行平板型の容量が形成され、信
号が漏れるクロストークの現象が発生する。このクロス
トークのために、本出願人は第３層配線を設けた半導体
集積回路装置において、第３層配線は電源の補強線とし
て用いている。なお、クロストークは、第３層配線３１
がクロック配線の場合により顕著に現れる。
そこで本発明は、集積回路の規模が大になり、配線の占
める面積が増大することに対処するために第３層以上の
配線を設ける場合に、第１層配線と第３層配線との間に
発生するクロストークを防止しうる配線を具備する半導
体集積回路を提供することを目的とする。
める面積が増大することに対処するために第３層以上の
配線を設ける場合に、第１層配線と第３層配線との間に
発生するクロストークを防止しうる配線を具備する半導
体集積回路を提供することを目的とする。
上記問題点は、半導体集積回路チップ上において、縦方
向にａのピッチで形成された第１層配線と、その上に横
方向にｂのピッチで形成された第２層配線と、第１層配
線と第２層配線の交点部分の上を通り斜め方向に２ ａ
ｂ ／ ｎのピッチで形成された第３層配線と、第３
層配線と第１層配線、第２層配線とを接続するビアホー
ルとを具備することを特徴とする半導体集積回路によっ
て解決される。
向にａのピッチで形成された第１層配線と、その上に横
方向にｂのピッチで形成された第２層配線と、第１層配
線と第２層配線の交点部分の上を通り斜め方向に２ ａ
ｂ ／ ｎのピッチで形成された第３層配線と、第３
層配線と第１層配線、第２層配線とを接続するビアホー
ルとを具備することを特徴とする半導体集積回路によっ
て解決される。
（作用）
第１図に示される本発明にかかる配線方法においては、
第１層配線と第２層配線とは第４図に 示される従来例
と同様に同じ方向に同じピッチで延在するが、第３層配
線３１は斜めに、かつ第１層と第２層の配線の交点を結
んで延在せしめ、第１層配線と第３層配線との間に容量
が形成されることを防止する。第１層配線後、第２層配
線をそれぞれａ〔μｍ〕、ｂ〔μｍ〕ピッチとすると、
本発明方式では、第３層の配線ピッチは ２ａｂ／ｒ丁７丁１戸（ｐ ｍ 〕 となる。このようなピッチとすることにより、第３層配
線は凹凸のある表面上にも形成することが可能になるの
である。
第１層配線と第２層配線とは第４図に 示される従来例
と同様に同じ方向に同じピッチで延在するが、第３層配
線３１は斜めに、かつ第１層と第２層の配線の交点を結
んで延在せしめ、第１層配線と第３層配線との間に容量
が形成されることを防止する。第１層配線後、第２層配
線をそれぞれａ〔μｍ〕、ｂ〔μｍ〕ピッチとすると、
本発明方式では、第３層の配線ピッチは ２ａｂ／ｒ丁７丁１戸（ｐ ｍ 〕 となる。このようなピッチとすることにより、第３層配
線は凹凸のある表面上にも形成することが可能になるの
である。
以下、本発明を図示の実施例により具体的に説明する。
第１図を参照すると、第１層配線１１と第２層配線２１
とは、第４図の場合と同様に、第１層配線１１は縦方向
にａ〔μｍ〕のピッチで、第２層配線２１は横方向にｂ
〔μｍ〕のピッチで配線されている。
とは、第４図の場合と同様に、第１層配線１１は縦方向
にａ〔μｍ〕のピッチで、第２層配線２１は横方向にｂ
〔μｍ〕のピッチで配線されている。
本発明によると、第３層配線３１は、第１層配線と第２
層配線の交点を結び斜め方向に延在するように配置され
る。
層配線の交点を結び斜め方向に延在するように配置され
る。
このように第３層配線３１を配線すると、そのピッチは
２ａｂ／ｒ７７Ｔ］１ 〔μｍ〕
となり、例えばａ、ｂともに１〔μｍ〕のときは２／Ｉ
２ （’＝１．４１） 、２ Ｃμｍ）のときは８／
ｆ８（−２，８３）となって第１層、第２層配線のそれ
ぞれのピッチよりも大で、第３層配線を形成する表面に
若干の凹凸があったとしても第３層配線の形成にさほど
支障は生じない。
２ （’＝１．４１） 、２ Ｃμｍ）のときは８／
ｆ８（−２，８３）となって第１層、第２層配線のそれ
ぞれのピッチよりも大で、第３層配線を形成する表面に
若干の凹凸があったとしても第３層配線の形成にさほど
支障は生じない。
第２図に本発明を実施した例を示す。図示しない入出力
回路に接続されたＵ Ｃ１（４１ａ）の出力端子４２か
ら第２層配線２１で取り出し、ビアホール５２第３層配
線３１、ビアホール５２を介してＵＣ４（４１ａ ）に
配線する。ＵＣ２（４１ｂ ）の出力端子４２からは、
第２層配線２１で取り出し、ビアホール５１第１層配線
１１、ビアホール５１、第２層配線２１を介してＵＣ３
（４１ｃ）に接続されているが、第１層配線１１と第３
層配線３１とが平行になっている部分はないから、クロ
ストークの発生は防止される。
回路に接続されたＵ Ｃ１（４１ａ）の出力端子４２か
ら第２層配線２１で取り出し、ビアホール５２第３層配
線３１、ビアホール５２を介してＵＣ４（４１ａ ）に
配線する。ＵＣ２（４１ｂ ）の出力端子４２からは、
第２層配線２１で取り出し、ビアホール５１第１層配線
１１、ビアホール５１、第２層配線２１を介してＵＣ３
（４１ｃ）に接続されているが、第１層配線１１と第３
層配線３１とが平行になっている部分はないから、クロ
ストークの発生は防止される。
上記の効果に加えて、ＵＣＩとＵＣ３とは斜め方向に延
在する第３層配線で結線されているので配線距離が短く
なる利点もある。
在する第３層配線で結線されているので配線距離が短く
なる利点もある。
以上の例は第３層の配線についてのものであるが、本発
明は、第４層、第５層・・・の配線の場合にも適用可能
であり、同様の効果が得られるものである。
明は、第４層、第５層・・・の配線の場合にも適用可能
であり、同様の効果が得られるものである。
第３図は本発明の変形例を示し、この例で第３層配線３
１は第１図の第３層配線に直交する方向に延在するが、
第１図、第２図の場合と同様な効果が得られ、第３層配
線のピッチ、第１層配線、第２層配線のピッチを第１図
−の例の場合と同様にそれぞれａ〔μｍ〕、ｂ〔μｍ〕
としたときに２ａｂｒ丁ｒ丁］７（ｕｍ 〕である。
１は第１図の第３層配線に直交する方向に延在するが、
第１図、第２図の場合と同様な効果が得られ、第３層配
線のピッチ、第１層配線、第２層配線のピッチを第１図
−の例の場合と同様にそれぞれａ〔μｍ〕、ｂ〔μｍ〕
としたときに２ａｂｒ丁ｒ丁］７（ｕｍ 〕である。
以上のように本発明によれば、第１層配線と第３層配線
とのクロストークを防止することができ、第３層配線は
従来例の如く電源補強用として用いることもでき、さら
にはＵＣの配置を工夫することによりＵＣ間配線を短距
離配線で行なうことができるなどの効果がある。
とのクロストークを防止することができ、第３層配線は
従来例の如く電源補強用として用いることもでき、さら
にはＵＣの配置を工夫することによりＵＣ間配線を短距
離配線で行なうことができるなどの効果がある。
第１図は本発明実施例の原理を示す平面図、第２図は本
発明実施例の平面図、 第３図は本発明の変形例の平面図、 第４図は従来の配線の平面図、 第５図は従来例平面図である。 図中、 １１は第１層配線、 ２１は第２層配線、 ３１は第３層配線、 ４１ａ・・４１ｄはＵＣｌ・・ＵＣ４，４２は出力端子
、 ４３は入力端子、 ５１と５２はビアホール、 ５３は配線チャネル、 ５４は基本セル列、 を示す。 特許出願人 富士通株式会社
発明実施例の平面図、 第３図は本発明の変形例の平面図、 第４図は従来の配線の平面図、 第５図は従来例平面図である。 図中、 １１は第１層配線、 ２１は第２層配線、 ３１は第３層配線、 ４１ａ・・４１ｄはＵＣｌ・・ＵＣ４，４２は出力端子
、 ４３は入力端子、 ５１と５２はビアホール、 ５３は配線チャネル、 ５４は基本セル列、 を示す。 特許出願人 富士通株式会社
Claims (1)
- 【特許請求の範囲】 半導体集積回路チップ上において、縦方向にａのピッ
チで形成された第１層配線（１１）と、その上に横方向
にｂのピッチで形成された第２層配線（２１）と、 第１層配線（１１）と第２層配線（２１）の交点部分の
上を通り斜め方向に２ａｂ／√（ａ＾２＋ｂ＾２）のピ
ッチで形成された第３層配線（３１）と、 第３層配線（３１）と第１層配線（１１）、第２層配線
（２１）とを接続するビアホール（５１、５２）とを具
備することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26930387A JPH01112749A (ja) | 1987-10-27 | 1987-10-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26930387A JPH01112749A (ja) | 1987-10-27 | 1987-10-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01112749A true JPH01112749A (ja) | 1989-05-01 |
Family
ID=17470466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26930387A Pending JPH01112749A (ja) | 1987-10-27 | 1987-10-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01112749A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5635736A (en) * | 1994-09-16 | 1997-06-03 | Kabushiki Kaisha Toshiba | MOS gate type semiconductor device |
| EP0848424A2 (en) * | 1996-12-16 | 1998-06-17 | International Business Machines Corporation | Improved wiring structure for high performance chips |
| US7328422B2 (en) | 2004-11-19 | 2008-02-05 | Fujitsu Limited | Design support apparatus, design support program and design support method for supporting design of semiconductor integrated circuit |
-
1987
- 1987-10-27 JP JP26930387A patent/JPH01112749A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5635736A (en) * | 1994-09-16 | 1997-06-03 | Kabushiki Kaisha Toshiba | MOS gate type semiconductor device |
| EP0848424A2 (en) * | 1996-12-16 | 1998-06-17 | International Business Machines Corporation | Improved wiring structure for high performance chips |
| EP0848424A3 (en) * | 1996-12-16 | 1999-10-06 | International Business Machines Corporation | Improved wiring structure for high performance chips |
| US7328422B2 (en) | 2004-11-19 | 2008-02-05 | Fujitsu Limited | Design support apparatus, design support program and design support method for supporting design of semiconductor integrated circuit |
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