JP2981326B2 - 半導体装置における電源セルのレイアウト方法 - Google Patents
半導体装置における電源セルのレイアウト方法Info
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- JP2981326B2 JP2981326B2 JP3303631A JP30363191A JP2981326B2 JP 2981326 B2 JP2981326 B2 JP 2981326B2 JP 3303631 A JP3303631 A JP 3303631A JP 30363191 A JP30363191 A JP 30363191A JP 2981326 B2 JP2981326 B2 JP 2981326B2
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Description
【0001】
【産業上の利用分野】本発明は半導体装置における電源
セルのレイアウト方法に関する。近年の半導体装置の高
速化に伴い、入出力バッファ等のスイッチング速度も速
くなり、例えば複数の入力バッファの同時スイッチング
によるノイズが電源レベルに与える影響が大きくなって
いくと考えられる。こうしたノイズによる電源レベルの
変動により、内部回路が誤動作を引き起こす可能性があ
る。
セルのレイアウト方法に関する。近年の半導体装置の高
速化に伴い、入出力バッファ等のスイッチング速度も速
くなり、例えば複数の入力バッファの同時スイッチング
によるノイズが電源レベルに与える影響が大きくなって
いくと考えられる。こうしたノイズによる電源レベルの
変動により、内部回路が誤動作を引き起こす可能性があ
る。
【0002】よって、電源系統を電気的に分離して内部
回路にノイズが伝わることを抑えることが必要になる。
しかし、この場合、内部回路のための電源系統に過電圧
が印加されると逃げ道がなくなって内部回路の破壊を招
くおそれがあり、静電破壊(ESD)に対する対策も必
要となる。
回路にノイズが伝わることを抑えることが必要になる。
しかし、この場合、内部回路のための電源系統に過電圧
が印加されると逃げ道がなくなって内部回路の破壊を招
くおそれがあり、静電破壊(ESD)に対する対策も必
要となる。
【0003】
【従来の技術】従来の半導体装置を図5に示す。半導体
チップ1の入出力セル領域2には外部から高電圧電源V
D が供給される複数の電源セル3a及び低電圧電源VS
が供給される複数の電源セル3bがレイアウトされると
ともに、図示しない入力バッファセル及び出力バッファ
セルがレイアウトされる。入出力セル領域2上にはリン
グ状をなす電源供給配線LC1,LC2がレイアウトさ
れ、電源供給配線LC1は各電源セル3aに接続される
とともに、電源供給配線LC2は各電源セル3bに接続
されている。そして、図6に示すように、出力バッファ
セル群4及び入力バッファセル群5は両電源供給配線L
C1,LC2に接続され、高電圧電源VD及び低電圧電
源VS が供給される。
チップ1の入出力セル領域2には外部から高電圧電源V
D が供給される複数の電源セル3a及び低電圧電源VS
が供給される複数の電源セル3bがレイアウトされると
ともに、図示しない入力バッファセル及び出力バッファ
セルがレイアウトされる。入出力セル領域2上にはリン
グ状をなす電源供給配線LC1,LC2がレイアウトさ
れ、電源供給配線LC1は各電源セル3aに接続される
とともに、電源供給配線LC2は各電源セル3bに接続
されている。そして、図6に示すように、出力バッファ
セル群4及び入力バッファセル群5は両電源供給配線L
C1,LC2に接続され、高電圧電源VD及び低電圧電
源VS が供給される。
【0004】又、図5に示すように半導体チップ1の内
部セル領域6にはリング状をなす電源供給配線LC3,
LC4がレイアウトされ、電源供給配線LC3は電源供
給配線LC1に接続されるとともに、電源供給配線LC
4は電源供給配線LC2に接続されている。そして、C
PU7a,メモリ7b,周辺ロジック回路7c等の内部
回路群7は図6に示すように両電源供給配線LC3,電
源供給配線LC4に接続され、高電圧電源VD 及び低電
圧電源VS が供給される。
部セル領域6にはリング状をなす電源供給配線LC3,
LC4がレイアウトされ、電源供給配線LC3は電源供
給配線LC1に接続されるとともに、電源供給配線LC
4は電源供給配線LC2に接続されている。そして、C
PU7a,メモリ7b,周辺ロジック回路7c等の内部
回路群7は図6に示すように両電源供給配線LC3,電
源供給配線LC4に接続され、高電圧電源VD 及び低電
圧電源VS が供給される。
【0005】上記半導体装置では、電源供給配線LC
1,LC2をリング状にレイアウトすることにより、電
源供給の偏りを防ぐとともに、高電圧電源VD 又は低電
圧電源VS に過電圧が印加されたとき電源供給配線LC
1,LC2はその逃げ道となり、ESDに対してある程
度の強さがあった。
1,LC2をリング状にレイアウトすることにより、電
源供給の偏りを防ぐとともに、高電圧電源VD 又は低電
圧電源VS に過電圧が印加されたとき電源供給配線LC
1,LC2はその逃げ道となり、ESDに対してある程
度の強さがあった。
【0006】
【発明が解決しようとする課題】しかしながら、上記の
半導体装置では電源供給配線LC1,LC2を介して出
力バッファセル群4、入力バッファセル群5及び内部回
路群7に電源が供給されているため、電源を分離するこ
とはできず、例えば入力バッファセル群5において同時
スイッチングによるノイズが発生した場合、それが電源
レベルに与える影響を防止することはできないという問
題がある。
半導体装置では電源供給配線LC1,LC2を介して出
力バッファセル群4、入力バッファセル群5及び内部回
路群7に電源が供給されているため、電源を分離するこ
とはできず、例えば入力バッファセル群5において同時
スイッチングによるノイズが発生した場合、それが電源
レベルに与える影響を防止することはできないという問
題がある。
【0007】本発明は上記問題点を解決するためになさ
れたものであって、各電源セルを電気的に分離して異な
る種類の電源セルのノイズが伝わるのを抑えることがで
きるとともに、電源セルに過電圧が印加された場合にそ
れを逃がして静電破壊を防止できることを目的とする。
れたものであって、各電源セルを電気的に分離して異な
る種類の電源セルのノイズが伝わるのを抑えることがで
きるとともに、電源セルに過電圧が印加された場合にそ
れを逃がして静電破壊を防止できることを目的とする。
【0008】
【課題を解決するための手段】本発明は上記目的を達成
するため、半導体チップ周縁部の入出力セル領域に入力
バッファセル用、出力バッファセル用及び内部回路用の
各電源セルをレイアウトするに際し、各電源セルにおけ
る実配線パターンの幅をそのセル枠の幅よりも小さく設
計するとともに、各電源セルには過電圧を異なる種類の
電源セルに逃がすための保護回路を設けた。
するため、半導体チップ周縁部の入出力セル領域に入力
バッファセル用、出力バッファセル用及び内部回路用の
各電源セルをレイアウトするに際し、各電源セルにおけ
る実配線パターンの幅をそのセル枠の幅よりも小さく設
計するとともに、各電源セルには過電圧を異なる種類の
電源セルに逃がすための保護回路を設けた。
【0009】
【作用】従って、本発明の電源セルを作成した場合、各
電源セルの実配線パターンの幅はセル枠の幅よりも小さ
く設計されているので、他のセルと電気的に分離され、
ノイズの伝搬が抑制される。又、電源セルに過電圧が印
加された場合、保護回路により過電圧が異なる種類の電
源セルに逃がされるので、耐圧が向上される。
電源セルの実配線パターンの幅はセル枠の幅よりも小さ
く設計されているので、他のセルと電気的に分離され、
ノイズの伝搬が抑制される。又、電源セルに過電圧が印
加された場合、保護回路により過電圧が異なる種類の電
源セルに逃がされるので、耐圧が向上される。
【0010】
【実施例】以下、本発明を具体化した一実施例を図1〜
図4に従って説明する。尚、説明の便宜上、図5,図6
と同様の構成については同一の符号を付して説明を一部
省略する。
図4に従って説明する。尚、説明の便宜上、図5,図6
と同様の構成については同一の符号を付して説明を一部
省略する。
【0011】図1は本実施例における半導体装置の実際
のレイアウト図を示している。半導体チップ11の各辺
のほぼ中央付近において入出力セル領域にはCPU7
a,メモリ7b及び周辺ロジック回路7c等の内部回路
群用の複数対の電源セル12A,12Bが離間した状態
でレイアウトされている。各電源セル12A,12Bに
は外部からそれぞれ高電圧電源VD2,低電圧電源VS2が
供給される。各電源セル12Aは内部セル領域6にレイ
アウトされた電源供給配線LC3に接続されるととも
に、各電源セル12Bは電源供給配線LC4に接続され
ている。従って、CPU7a,メモリ7b,周辺ロジッ
ク回路7c等の内部回路群7には両電源供給配線LC
3,LC4を介して電源セル12A,12Bから高電圧
電源VD2,低電圧電源VS2が供給される。
のレイアウト図を示している。半導体チップ11の各辺
のほぼ中央付近において入出力セル領域にはCPU7
a,メモリ7b及び周辺ロジック回路7c等の内部回路
群用の複数対の電源セル12A,12Bが離間した状態
でレイアウトされている。各電源セル12A,12Bに
は外部からそれぞれ高電圧電源VD2,低電圧電源VS2が
供給される。各電源セル12Aは内部セル領域6にレイ
アウトされた電源供給配線LC3に接続されるととも
に、各電源セル12Bは電源供給配線LC4に接続され
ている。従って、CPU7a,メモリ7b,周辺ロジッ
ク回路7c等の内部回路群7には両電源供給配線LC
3,LC4を介して電源セル12A,12Bから高電圧
電源VD2,低電圧電源VS2が供給される。
【0012】前記複数の電源セル12A,12Bによ
り、入出力セル領域が入力バッファ領域13,16及び
出力バッファ領域14,15の4つの領域に分割されて
いる。入力バッファ領域13には入力バッファセル用の
対をなす電源セル13A,13Bが離間した状態でレイ
アウトされるとともに、複数の入力バッファセル(図示
略)がレイアウトされている。入力バッファ領域16に
は入力バッファセル用の対をなす電源セル16A,16
Bが離間した状態でレイアウトされるとともに、複数の
入力バッファセル(図示略)がレイアウトされている。
そして、各電源セル13A,16Aには外部からそれぞ
れ高電圧電源VD1が供給され、各電源セル13B,16
Bには外部からそれぞれ低電圧電源VS1が供給される。
従って、入力バッファ領域13,16の各入力バッファ
セルにはそれぞれ対応する電源セル13A,13B、1
6A,16Bから高電圧電源VD1及び低電圧電源VS1が
供給される。
り、入出力セル領域が入力バッファ領域13,16及び
出力バッファ領域14,15の4つの領域に分割されて
いる。入力バッファ領域13には入力バッファセル用の
対をなす電源セル13A,13Bが離間した状態でレイ
アウトされるとともに、複数の入力バッファセル(図示
略)がレイアウトされている。入力バッファ領域16に
は入力バッファセル用の対をなす電源セル16A,16
Bが離間した状態でレイアウトされるとともに、複数の
入力バッファセル(図示略)がレイアウトされている。
そして、各電源セル13A,16Aには外部からそれぞ
れ高電圧電源VD1が供給され、各電源セル13B,16
Bには外部からそれぞれ低電圧電源VS1が供給される。
従って、入力バッファ領域13,16の各入力バッファ
セルにはそれぞれ対応する電源セル13A,13B、1
6A,16Bから高電圧電源VD1及び低電圧電源VS1が
供給される。
【0013】出力バッファ領域14には出力バッファセ
ル用の対をなす電源セル14A,14Bが離間した状態
でレイアウトされるとともに、複数の出力バッファセル
(図示略)がレイアウトされている。出力バッファ領域
15には出力バッファセル用の対をなす電源セル15
A,15Bが離間した状態でレイアウトされるととも
に、複数の出力バッファセル(図示略)がレイアウトさ
れている。そして、各電源セル14A,15Aには外部
からそれぞれ基準電源としての高電圧電源VD0が供給さ
れ、各電源セル14B,15Bには外部からそれぞれ基
準電源としての低電圧電源VS0が供給される。従って、
出力バッファ領域14,15の各入力バッファセルには
それぞれ対応する電源セル14A,14B、15A,1
5Bから高電圧電源VD0及び低電圧電源VS0が供給され
る。
ル用の対をなす電源セル14A,14Bが離間した状態
でレイアウトされるとともに、複数の出力バッファセル
(図示略)がレイアウトされている。出力バッファ領域
15には出力バッファセル用の対をなす電源セル15
A,15Bが離間した状態でレイアウトされるととも
に、複数の出力バッファセル(図示略)がレイアウトさ
れている。そして、各電源セル14A,15Aには外部
からそれぞれ基準電源としての高電圧電源VD0が供給さ
れ、各電源セル14B,15Bには外部からそれぞれ基
準電源としての低電圧電源VS0が供給される。従って、
出力バッファ領域14,15の各入力バッファセルには
それぞれ対応する電源セル14A,14B、15A,1
5Bから高電圧電源VD0及び低電圧電源VS0が供給され
る。
【0014】前記複数の電源セル12A,12B、入力
バッファ領域13,16及び出力バッファ領域14,1
5上にはリング状をなす過電圧通過配線LC5,LC6
がレイアウトされている。そして、各電源セル12A,
13A,16Aは図4に示すようにPMOS及びNMO
SトランジスタTr1,Tr2よりなる保護回路を介し
て過電圧通過配線LC5に接続されるとともに、各電源
セル12B,13B,16Bも同様の保護回路を介して
過電圧通過配線LC6に接続されている。又、各電源セ
ル14A,15Aは直接過電圧通過配線LC5は接続さ
れるとともに、各電源セル14B,15Bは直接過電圧
通過配線LC6に接続されている。
バッファ領域13,16及び出力バッファ領域14,1
5上にはリング状をなす過電圧通過配線LC5,LC6
がレイアウトされている。そして、各電源セル12A,
13A,16Aは図4に示すようにPMOS及びNMO
SトランジスタTr1,Tr2よりなる保護回路を介し
て過電圧通過配線LC5に接続されるとともに、各電源
セル12B,13B,16Bも同様の保護回路を介して
過電圧通過配線LC6に接続されている。又、各電源セ
ル14A,15Aは直接過電圧通過配線LC5は接続さ
れるとともに、各電源セル14B,15Bは直接過電圧
通過配線LC6に接続されている。
【0015】即ち、図2は本実施例における電源セルを
構成するためのレイアウトパターンを示している。レイ
アウトパターン20のパッド21に接続された実配線パ
ターン22の幅W22はセル枠23(一点鎖線で示す)
の幅W23よりも小さく設計されている。実配線パター
ン22の上層には配線パターン24,25が前記セル枠
23の全幅W23にわたって設計されている。
構成するためのレイアウトパターンを示している。レイ
アウトパターン20のパッド21に接続された実配線パ
ターン22の幅W22はセル枠23(一点鎖線で示す)
の幅W23よりも小さく設計されている。実配線パター
ン22の上層には配線パターン24,25が前記セル枠
23の全幅W23にわたって設計されている。
【0016】又、配線パターン24,25のそれぞれ下
方において実配線パターン22の下層には保護回路とし
てのPMOS及びNMOSトランジスタTr1,Tr2
のパターンが形成されている。尚、本実施例においてレ
イアウトパターン20のセル枠23は入力バッファセル
及び出力バッファセルのレイアウトパターンにおけるセ
ル枠と同一寸法、同一形状に設計されている。又、本実
施例における入力バッファセル及び出力バッファセルの
レイアウトパターンにも前記配線パターン24,25と
同層において同様の配線パターンがセル枠の全幅にわた
って設計されている。
方において実配線パターン22の下層には保護回路とし
てのPMOS及びNMOSトランジスタTr1,Tr2
のパターンが形成されている。尚、本実施例においてレ
イアウトパターン20のセル枠23は入力バッファセル
及び出力バッファセルのレイアウトパターンにおけるセ
ル枠と同一寸法、同一形状に設計されている。又、本実
施例における入力バッファセル及び出力バッファセルの
レイアウトパターンにも前記配線パターン24,25と
同層において同様の配線パターンがセル枠の全幅にわた
って設計されている。
【0017】そして、半導体チップ11の周縁部の入出
力セル領域に対し、上記のように設計されたレイアウト
パターン20、入力バッファセル及び出力バッファセル
のためのレイアウトパターンを順次隣接してレイアウト
することにより、図1に示す半導体装置が構成される。
尚、内部回路群7用の電源セル12A,12B及び入力
バッファセル用の電源セル13A,13B,16A,1
6Bをレイアウトする際には、図3に示すようにレイア
ウトパターン20の実配線パターン22とPMOS及び
NMOSトランジスタTr1,Tr2の各ドレイン端子
とを接続するとともに、PMOS及びNMOSトランジ
スタTr1,Tr2の各ソース端子をそれぞれ配線パタ
ーン24,25に接続しておく。又、出力バッファセル
用の電源セル14A,14B及び15A,15Bをレイ
アウトする際には、レイアウトパターン20の実配線パ
ターン22を配線パターン24,25に接続しておく。
力セル領域に対し、上記のように設計されたレイアウト
パターン20、入力バッファセル及び出力バッファセル
のためのレイアウトパターンを順次隣接してレイアウト
することにより、図1に示す半導体装置が構成される。
尚、内部回路群7用の電源セル12A,12B及び入力
バッファセル用の電源セル13A,13B,16A,1
6Bをレイアウトする際には、図3に示すようにレイア
ウトパターン20の実配線パターン22とPMOS及び
NMOSトランジスタTr1,Tr2の各ドレイン端子
とを接続するとともに、PMOS及びNMOSトランジ
スタTr1,Tr2の各ソース端子をそれぞれ配線パタ
ーン24,25に接続しておく。又、出力バッファセル
用の電源セル14A,14B及び15A,15Bをレイ
アウトする際には、レイアウトパターン20の実配線パ
ターン22を配線パターン24,25に接続しておく。
【0018】そして、レイアウトパターン20における
実配線パターン22の幅W22はセル枠23の幅W23
よりも小さく設計されているため、内部回路群7用の複
数対の電源セル12A,12B、入力バッファセル用の
対をなす電源セル13A,13B及び16A,16B、
出力バッファセル用の対をなす電源セル14A,14B
及び15A,15Bはそれぞれ離間した状態で形成され
る。
実配線パターン22の幅W22はセル枠23の幅W23
よりも小さく設計されているため、内部回路群7用の複
数対の電源セル12A,12B、入力バッファセル用の
対をなす電源セル13A,13B及び16A,16B、
出力バッファセル用の対をなす電源セル14A,14B
及び15A,15Bはそれぞれ離間した状態で形成され
る。
【0019】又、レイアウトパターン20、入力バッフ
ァセル及び出力バッファセルのためのレイアウトパター
ンにはセル枠23の全幅W23にわたって延びる配線パ
ターン24,25が設けられているので、複数の電源セ
ル12A,12B、入力バッファ領域13,16及び出
力バッファ領域14,15上にはリング状をなす過電圧
通過配線LC5,LC6が形成されるとともに、電源セ
ル12A,12B、13A,13B,及び16A,16
BはそれぞれPMOSトランジスタTr1を介して過電
圧通過配線LC5に接続されるとともに、NMOSトラ
ンジスタTr2を介して過電圧通過配線LC6に接続さ
れる。
ァセル及び出力バッファセルのためのレイアウトパター
ンにはセル枠23の全幅W23にわたって延びる配線パ
ターン24,25が設けられているので、複数の電源セ
ル12A,12B、入力バッファ領域13,16及び出
力バッファ領域14,15上にはリング状をなす過電圧
通過配線LC5,LC6が形成されるとともに、電源セ
ル12A,12B、13A,13B,及び16A,16
BはそれぞれPMOSトランジスタTr1を介して過電
圧通過配線LC5に接続されるとともに、NMOSトラ
ンジスタTr2を介して過電圧通過配線LC6に接続さ
れる。
【0020】さて、本実施例では出力バッファセル群4
に対して電源セル14A,14B,15A,15Bを、
入力バッファセル群5に対して電源セル13A,13
B,16A,16Bを、更に内部回路群7に対して電源
セル12A,12Bを設けたので、例えば、入力バッフ
ァセル群5において同時スイッチングによるノイズが発
生しても、異なる種類の電源セル、即ち出力バッファセ
ル群4に対する電源セル14A,14B等又は内部回路
群7に対する電源セル12A,12Bへのノイズの伝搬
を防止することができる。
に対して電源セル14A,14B,15A,15Bを、
入力バッファセル群5に対して電源セル13A,13
B,16A,16Bを、更に内部回路群7に対して電源
セル12A,12Bを設けたので、例えば、入力バッフ
ァセル群5において同時スイッチングによるノイズが発
生しても、異なる種類の電源セル、即ち出力バッファセ
ル群4に対する電源セル14A,14B等又は内部回路
群7に対する電源セル12A,12Bへのノイズの伝搬
を防止することができる。
【0021】又、本実施例では内部回路群7に対する電
源セル12A,12B、入力バッファセル群5に対する
電源セル13A,13B等にPMOS及びNMOSトラ
ンジスタTr1,Tr2よりなる保護回路を設け、各P
MOSトランジスタTr1は過電圧通過配線LC5に接
続し、各NMOSトランジスタTr2は過電圧通過配線
LC6に接続した。このため、例えば電源セル12Aに
供給される高電圧電源VD2に過電圧が印加されても、こ
の過電圧をPMOSトランジスタTr1及び過電圧通過
配線LC5を介して出力バッファセル群4用の電源セル
14A,15A等に逃がすことができ、内部回路群7の
静電破壊を防止することができる。
源セル12A,12B、入力バッファセル群5に対する
電源セル13A,13B等にPMOS及びNMOSトラ
ンジスタTr1,Tr2よりなる保護回路を設け、各P
MOSトランジスタTr1は過電圧通過配線LC5に接
続し、各NMOSトランジスタTr2は過電圧通過配線
LC6に接続した。このため、例えば電源セル12Aに
供給される高電圧電源VD2に過電圧が印加されても、こ
の過電圧をPMOSトランジスタTr1及び過電圧通過
配線LC5を介して出力バッファセル群4用の電源セル
14A,15A等に逃がすことができ、内部回路群7の
静電破壊を防止することができる。
【0022】又、本実施例では電源セルを構成するため
のレイアウトパターン20の実配線パターン22の幅W
22をセル枠23の幅W23よりも小さく設定するとと
もに、セル枠23は入力バッファセル及び出力バッファ
セルのレイアウトパターンにおけるセル枠と同一寸法、
同一形状に設計している。従って、自動レイアウト装置
による各電源セルのレイアウトが可能となり、図2に示
すようにパッドピッチP1を一定にすることができる。
このため、自動レイアウト装置において電源セルとバッ
ファセルとの移動も容易に行うことができる。
のレイアウトパターン20の実配線パターン22の幅W
22をセル枠23の幅W23よりも小さく設定するとと
もに、セル枠23は入力バッファセル及び出力バッファ
セルのレイアウトパターンにおけるセル枠と同一寸法、
同一形状に設計している。従って、自動レイアウト装置
による各電源セルのレイアウトが可能となり、図2に示
すようにパッドピッチP1を一定にすることができる。
このため、自動レイアウト装置において電源セルとバッ
ファセルとの移動も容易に行うことができる。
【0023】
【発明の効果】以上詳述したように本発明によれば、各
電源セルを電気的に分離して異なる種類の電源セルのノ
イズが伝わるのを抑えることができるとともに、電源セ
ルに過電圧が印加された場合にそれを逃がして静電破壊
を防止することができる優れた効果がある。
電源セルを電気的に分離して異なる種類の電源セルのノ
イズが伝わるのを抑えることができるとともに、電源セ
ルに過電圧が印加された場合にそれを逃がして静電破壊
を防止することができる優れた効果がある。
【図1】一実施例の半導体装置の実際のレイアウト図で
ある。
ある。
【図2】一実施例の電源セルを構成するためのレイアウ
トパターンを示す図である。
トパターンを示す図である。
【図3】電源セルの等価回路図である。
【図4】一実施例の半導体装置の模式図である。
【図5】従来の半導体装置のレイアウト図である。
【図6】従来の半導体装置の模式図である。
4 出力バッファセル群 5 入力バッファセル群 7 内部回路群 11 半導体チップ 12A,12B 電源セル(内部回路群用) 13A,13B,16A,16B 電源セル(入力バッ
ファセル用) 14A,14B,15A,15B 電源セル(出力バッ
ファセル用) 22 実配線パターン 23 セル枠 Tr1 保護回路としてのPMOSトランジスタ Tr2 保護回路としてのNMOSトランジスタ
ファセル用) 14A,14B,15A,15B 電源セル(出力バッ
ファセル用) 22 実配線パターン 23 セル枠 Tr1 保護回路としてのPMOSトランジスタ Tr2 保護回路としてのNMOSトランジスタ
フロントページの続き (56)参考文献 特開 昭63−301546(JP,A) 特開 昭63−199444(JP,A) 特開 平3−57245(JP,A) 特開 平3−72666(JP,A) 特開 昭57−211248(JP,A) 特開 平3−138972(JP,A) 特開 昭61−264737(JP,A) (58)調査した分野(Int.Cl.6,DB名) H01L 27/04 H01L 21/82 H01L 23/62
Claims (1)
- 【請求項1】 半導体チップ周縁部の入出力セル領域に
入力バッファセル用、出力バッファセル用及び内部回路
用の各電源セルをレイアウトするに際し、 各電源セルにおける実配線パターンの幅をそのセル枠の
幅よりも小さく設計するとともに、各電源セルには過電
圧を異なる種類の電源セルに逃がすための保護回路を設
けたことを特徴とする半導体装置における電源セルのレ
イアウト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3303631A JP2981326B2 (ja) | 1991-11-19 | 1991-11-19 | 半導体装置における電源セルのレイアウト方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP3303631A JP2981326B2 (ja) | 1991-11-19 | 1991-11-19 | 半導体装置における電源セルのレイアウト方法 |
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Publication Number | Publication Date |
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JPH05145015A JPH05145015A (ja) | 1993-06-11 |
JP2981326B2 true JP2981326B2 (ja) | 1999-11-22 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP3303631A Expired - Fee Related JP2981326B2 (ja) | 1991-11-19 | 1991-11-19 | 半導体装置における電源セルのレイアウト方法 |
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JP (1) | JP2981326B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP4510370B2 (ja) | 2002-12-25 | 2010-07-21 | パナソニック株式会社 | 半導体集積回路装置 |
-
1991
- 1991-11-19 JP JP3303631A patent/JP2981326B2/ja not_active Expired - Fee Related
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JPH05145015A (ja) | 1993-06-11 |
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