JP2981326B2 - 半導体装置における電源セルのレイアウト方法 - Google Patents
半導体装置における電源セルのレイアウト方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置における電源
セルのレイアウト方法に関する。近年の半導体装置の高
速化に伴い、入出力バッファ等のスイッチング速度も速
くなり、例えば複数の入力バッファの同時スイッチング
によるノイズが電源レベルに与える影響が大きくなって
いくと考えられる。こうしたノイズによる電源レベルの
変動により、内部回路が誤動作を引き起こす可能性があ
る。
セルのレイアウト方法に関する。近年の半導体装置の高
速化に伴い、入出力バッファ等のスイッチング速度も速
くなり、例えば複数の入力バッファの同時スイッチング
によるノイズが電源レベルに与える影響が大きくなって
いくと考えられる。こうしたノイズによる電源レベルの
変動により、内部回路が誤動作を引き起こす可能性があ
る。
【０００２】よって、電源系統を電気的に分離して内部
回路にノイズが伝わることを抑えることが必要になる。
しかし、この場合、内部回路のための電源系統に過電圧
が印加されると逃げ道がなくなって内部回路の破壊を招
くおそれがあり、静電破壊（ＥＳＤ）に対する対策も必
要となる。
回路にノイズが伝わることを抑えることが必要になる。
しかし、この場合、内部回路のための電源系統に過電圧
が印加されると逃げ道がなくなって内部回路の破壊を招
くおそれがあり、静電破壊（ＥＳＤ）に対する対策も必
要となる。
【０００３】
【従来の技術】従来の半導体装置を図５に示す。半導体
チップ１の入出力セル領域２には外部から高電圧電源Ｖ
D が供給される複数の電源セル３ａ及び低電圧電源ＶS
が供給される複数の電源セル３ｂがレイアウトされると
ともに、図示しない入力バッファセル及び出力バッファ
セルがレイアウトされる。入出力セル領域２上にはリン
グ状をなす電源供給配線ＬＣ１，ＬＣ２がレイアウトさ
れ、電源供給配線ＬＣ１は各電源セル３ａに接続される
とともに、電源供給配線ＬＣ２は各電源セル３ｂに接続
されている。そして、図６に示すように、出力バッファ
セル群４及び入力バッファセル群５は両電源供給配線Ｌ
Ｃ１，ＬＣ２に接続され、高電圧電源ＶD及び低電圧電
源ＶS が供給される。
チップ１の入出力セル領域２には外部から高電圧電源Ｖ
D が供給される複数の電源セル３ａ及び低電圧電源ＶS
が供給される複数の電源セル３ｂがレイアウトされると
ともに、図示しない入力バッファセル及び出力バッファ
セルがレイアウトされる。入出力セル領域２上にはリン
グ状をなす電源供給配線ＬＣ１，ＬＣ２がレイアウトさ
れ、電源供給配線ＬＣ１は各電源セル３ａに接続される
とともに、電源供給配線ＬＣ２は各電源セル３ｂに接続
されている。そして、図６に示すように、出力バッファ
セル群４及び入力バッファセル群５は両電源供給配線Ｌ
Ｃ１，ＬＣ２に接続され、高電圧電源ＶD及び低電圧電
源ＶS が供給される。
【０００４】又、図５に示すように半導体チップ１の内
部セル領域６にはリング状をなす電源供給配線ＬＣ３，
ＬＣ４がレイアウトされ、電源供給配線ＬＣ３は電源供
給配線ＬＣ１に接続されるとともに、電源供給配線ＬＣ
４は電源供給配線ＬＣ２に接続されている。そして、Ｃ
ＰＵ７ａ，メモリ７ｂ，周辺ロジック回路７ｃ等の内部
回路群７は図６に示すように両電源供給配線ＬＣ３，電
源供給配線ＬＣ４に接続され、高電圧電源ＶD 及び低電
圧電源ＶS が供給される。
部セル領域６にはリング状をなす電源供給配線ＬＣ３，
ＬＣ４がレイアウトされ、電源供給配線ＬＣ３は電源供
給配線ＬＣ１に接続されるとともに、電源供給配線ＬＣ
４は電源供給配線ＬＣ２に接続されている。そして、Ｃ
ＰＵ７ａ，メモリ７ｂ，周辺ロジック回路７ｃ等の内部
回路群７は図６に示すように両電源供給配線ＬＣ３，電
源供給配線ＬＣ４に接続され、高電圧電源ＶD 及び低電
圧電源ＶS が供給される。
【０００５】上記半導体装置では、電源供給配線ＬＣ
１，ＬＣ２をリング状にレイアウトすることにより、電
源供給の偏りを防ぐとともに、高電圧電源ＶD 又は低電
圧電源ＶS に過電圧が印加されたとき電源供給配線ＬＣ
１，ＬＣ２はその逃げ道となり、ＥＳＤに対してある程
度の強さがあった。
１，ＬＣ２をリング状にレイアウトすることにより、電
源供給の偏りを防ぐとともに、高電圧電源ＶD 又は低電
圧電源ＶS に過電圧が印加されたとき電源供給配線ＬＣ
１，ＬＣ２はその逃げ道となり、ＥＳＤに対してある程
度の強さがあった。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
半導体装置では電源供給配線ＬＣ１，ＬＣ２を介して出
力バッファセル群４、入力バッファセル群５及び内部回
路群７に電源が供給されているため、電源を分離するこ
とはできず、例えば入力バッファセル群５において同時
スイッチングによるノイズが発生した場合、それが電源
レベルに与える影響を防止することはできないという問
題がある。
半導体装置では電源供給配線ＬＣ１，ＬＣ２を介して出
力バッファセル群４、入力バッファセル群５及び内部回
路群７に電源が供給されているため、電源を分離するこ
とはできず、例えば入力バッファセル群５において同時
スイッチングによるノイズが発生した場合、それが電源
レベルに与える影響を防止することはできないという問
題がある。
【０００７】本発明は上記問題点を解決するためになさ
れたものであって、各電源セルを電気的に分離して異な
る種類の電源セルのノイズが伝わるのを抑えることがで
きるとともに、電源セルに過電圧が印加された場合にそ
れを逃がして静電破壊を防止できることを目的とする。
れたものであって、各電源セルを電気的に分離して異な
る種類の電源セルのノイズが伝わるのを抑えることがで
きるとともに、電源セルに過電圧が印加された場合にそ
れを逃がして静電破壊を防止できることを目的とする。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するため、半導体チップ周縁部の入出力セル領域に入力
バッファセル用、出力バッファセル用及び内部回路用の
各電源セルをレイアウトするに際し、各電源セルにおけ
る実配線パターンの幅をそのセル枠の幅よりも小さく設
計するとともに、各電源セルには過電圧を異なる種類の
電源セルに逃がすための保護回路を設けた。
するため、半導体チップ周縁部の入出力セル領域に入力
バッファセル用、出力バッファセル用及び内部回路用の
各電源セルをレイアウトするに際し、各電源セルにおけ
る実配線パターンの幅をそのセル枠の幅よりも小さく設
計するとともに、各電源セルには過電圧を異なる種類の
電源セルに逃がすための保護回路を設けた。
【０００９】
【作用】従って、本発明の電源セルを作成した場合、各
電源セルの実配線パターンの幅はセル枠の幅よりも小さ
く設計されているので、他のセルと電気的に分離され、
ノイズの伝搬が抑制される。又、電源セルに過電圧が印
加された場合、保護回路により過電圧が異なる種類の電
源セルに逃がされるので、耐圧が向上される。
電源セルの実配線パターンの幅はセル枠の幅よりも小さ
く設計されているので、他のセルと電気的に分離され、
ノイズの伝搬が抑制される。又、電源セルに過電圧が印
加された場合、保護回路により過電圧が異なる種類の電
源セルに逃がされるので、耐圧が向上される。
【００１０】
【実施例】以下、本発明を具体化した一実施例を図１〜
図４に従って説明する。尚、説明の便宜上、図５，図６
と同様の構成については同一の符号を付して説明を一部
省略する。
図４に従って説明する。尚、説明の便宜上、図５，図６
と同様の構成については同一の符号を付して説明を一部
省略する。
【００１１】図１は本実施例における半導体装置の実際
のレイアウト図を示している。半導体チップ１１の各辺
のほぼ中央付近において入出力セル領域にはＣＰＵ７
ａ，メモリ７ｂ及び周辺ロジック回路７ｃ等の内部回路
群用の複数対の電源セル１２Ａ，１２Ｂが離間した状態
でレイアウトされている。各電源セル１２Ａ，１２Ｂに
は外部からそれぞれ高電圧電源ＶD2，低電圧電源ＶS2が
供給される。各電源セル１２Ａは内部セル領域６にレイ
アウトされた電源供給配線ＬＣ３に接続されるととも
に、各電源セル１２Ｂは電源供給配線ＬＣ４に接続され
ている。従って、ＣＰＵ７ａ，メモリ７ｂ，周辺ロジッ
ク回路７ｃ等の内部回路群７には両電源供給配線ＬＣ
３，ＬＣ４を介して電源セル１２Ａ，１２Ｂから高電圧
電源ＶD2，低電圧電源ＶS2が供給される。
のレイアウト図を示している。半導体チップ１１の各辺
のほぼ中央付近において入出力セル領域にはＣＰＵ７
ａ，メモリ７ｂ及び周辺ロジック回路７ｃ等の内部回路
群用の複数対の電源セル１２Ａ，１２Ｂが離間した状態
でレイアウトされている。各電源セル１２Ａ，１２Ｂに
は外部からそれぞれ高電圧電源ＶD2，低電圧電源ＶS2が
供給される。各電源セル１２Ａは内部セル領域６にレイ
アウトされた電源供給配線ＬＣ３に接続されるととも
に、各電源セル１２Ｂは電源供給配線ＬＣ４に接続され
ている。従って、ＣＰＵ７ａ，メモリ７ｂ，周辺ロジッ
ク回路７ｃ等の内部回路群７には両電源供給配線ＬＣ
３，ＬＣ４を介して電源セル１２Ａ，１２Ｂから高電圧
電源ＶD2，低電圧電源ＶS2が供給される。
【００１２】前記複数の電源セル１２Ａ，１２Ｂによ
り、入出力セル領域が入力バッファ領域１３，１６及び
出力バッファ領域１４，１５の４つの領域に分割されて
いる。入力バッファ領域１３には入力バッファセル用の
対をなす電源セル１３Ａ，１３Ｂが離間した状態でレイ
アウトされるとともに、複数の入力バッファセル（図示
略）がレイアウトされている。入力バッファ領域１６に
は入力バッファセル用の対をなす電源セル１６Ａ，１６
Ｂが離間した状態でレイアウトされるとともに、複数の
入力バッファセル（図示略）がレイアウトされている。
そして、各電源セル１３Ａ，１６Ａには外部からそれぞ
れ高電圧電源ＶD1が供給され、各電源セル１３Ｂ，１６
Ｂには外部からそれぞれ低電圧電源ＶS1が供給される。
従って、入力バッファ領域１３，１６の各入力バッファ
セルにはそれぞれ対応する電源セル１３Ａ，１３Ｂ、１
６Ａ，１６Ｂから高電圧電源ＶD1及び低電圧電源ＶS1が
供給される。
り、入出力セル領域が入力バッファ領域１３，１６及び
出力バッファ領域１４，１５の４つの領域に分割されて
いる。入力バッファ領域１３には入力バッファセル用の
対をなす電源セル１３Ａ，１３Ｂが離間した状態でレイ
アウトされるとともに、複数の入力バッファセル（図示
略）がレイアウトされている。入力バッファ領域１６に
は入力バッファセル用の対をなす電源セル１６Ａ，１６
Ｂが離間した状態でレイアウトされるとともに、複数の
入力バッファセル（図示略）がレイアウトされている。
そして、各電源セル１３Ａ，１６Ａには外部からそれぞ
れ高電圧電源ＶD1が供給され、各電源セル１３Ｂ，１６
Ｂには外部からそれぞれ低電圧電源ＶS1が供給される。
従って、入力バッファ領域１３，１６の各入力バッファ
セルにはそれぞれ対応する電源セル１３Ａ，１３Ｂ、１
６Ａ，１６Ｂから高電圧電源ＶD1及び低電圧電源ＶS1が
供給される。
【００１３】出力バッファ領域１４には出力バッファセ
ル用の対をなす電源セル１４Ａ，１４Ｂが離間した状態
でレイアウトされるとともに、複数の出力バッファセル
（図示略）がレイアウトされている。出力バッファ領域
１５には出力バッファセル用の対をなす電源セル１５
Ａ，１５Ｂが離間した状態でレイアウトされるととも
に、複数の出力バッファセル（図示略）がレイアウトさ
れている。そして、各電源セル１４Ａ，１５Ａには外部
からそれぞれ基準電源としての高電圧電源ＶD0が供給さ
れ、各電源セル１４Ｂ，１５Ｂには外部からそれぞれ基
準電源としての低電圧電源ＶS0が供給される。従って、
出力バッファ領域１４，１５の各入力バッファセルには
それぞれ対応する電源セル１４Ａ，１４Ｂ、１５Ａ，１
５Ｂから高電圧電源ＶD0及び低電圧電源ＶS0が供給され
る。
ル用の対をなす電源セル１４Ａ，１４Ｂが離間した状態
でレイアウトされるとともに、複数の出力バッファセル
（図示略）がレイアウトされている。出力バッファ領域
１５には出力バッファセル用の対をなす電源セル１５
Ａ，１５Ｂが離間した状態でレイアウトされるととも
に、複数の出力バッファセル（図示略）がレイアウトさ
れている。そして、各電源セル１４Ａ，１５Ａには外部
からそれぞれ基準電源としての高電圧電源ＶD0が供給さ
れ、各電源セル１４Ｂ，１５Ｂには外部からそれぞれ基
準電源としての低電圧電源ＶS0が供給される。従って、
出力バッファ領域１４，１５の各入力バッファセルには
それぞれ対応する電源セル１４Ａ，１４Ｂ、１５Ａ，１
５Ｂから高電圧電源ＶD0及び低電圧電源ＶS0が供給され
る。
【００１４】前記複数の電源セル１２Ａ，１２Ｂ、入力
バッファ領域１３，１６及び出力バッファ領域１４，１
５上にはリング状をなす過電圧通過配線ＬＣ５，ＬＣ６
がレイアウトされている。そして、各電源セル１２Ａ，
１３Ａ，１６Ａは図４に示すようにＰＭＯＳ及びＮＭＯ
ＳトランジスタＴｒ１，Ｔｒ２よりなる保護回路を介し
て過電圧通過配線ＬＣ５に接続されるとともに、各電源
セル１２Ｂ，１３Ｂ，１６Ｂも同様の保護回路を介して
過電圧通過配線ＬＣ６に接続されている。又、各電源セ
ル１４Ａ，１５Ａは直接過電圧通過配線ＬＣ５は接続さ
れるとともに、各電源セル１４Ｂ，１５Ｂは直接過電圧
通過配線ＬＣ６に接続されている。
バッファ領域１３，１６及び出力バッファ領域１４，１
５上にはリング状をなす過電圧通過配線ＬＣ５，ＬＣ６
がレイアウトされている。そして、各電源セル１２Ａ，
１３Ａ，１６Ａは図４に示すようにＰＭＯＳ及びＮＭＯ
ＳトランジスタＴｒ１，Ｔｒ２よりなる保護回路を介し
て過電圧通過配線ＬＣ５に接続されるとともに、各電源
セル１２Ｂ，１３Ｂ，１６Ｂも同様の保護回路を介して
過電圧通過配線ＬＣ６に接続されている。又、各電源セ
ル１４Ａ，１５Ａは直接過電圧通過配線ＬＣ５は接続さ
れるとともに、各電源セル１４Ｂ，１５Ｂは直接過電圧
通過配線ＬＣ６に接続されている。
【００１５】即ち、図２は本実施例における電源セルを
構成するためのレイアウトパターンを示している。レイ
アウトパターン２０のパッド２１に接続された実配線パ
ターン２２の幅Ｗ２２はセル枠２３（一点鎖線で示す）
の幅Ｗ２３よりも小さく設計されている。実配線パター
ン２２の上層には配線パターン２４，２５が前記セル枠
２３の全幅Ｗ２３にわたって設計されている。
構成するためのレイアウトパターンを示している。レイ
アウトパターン２０のパッド２１に接続された実配線パ
ターン２２の幅Ｗ２２はセル枠２３（一点鎖線で示す）
の幅Ｗ２３よりも小さく設計されている。実配線パター
ン２２の上層には配線パターン２４，２５が前記セル枠
２３の全幅Ｗ２３にわたって設計されている。
【００１６】又、配線パターン２４，２５のそれぞれ下
方において実配線パターン２２の下層には保護回路とし
てのＰＭＯＳ及びＮＭＯＳトランジスタＴｒ１，Ｔｒ２
のパターンが形成されている。尚、本実施例においてレ
イアウトパターン２０のセル枠２３は入力バッファセル
及び出力バッファセルのレイアウトパターンにおけるセ
ル枠と同一寸法、同一形状に設計されている。又、本実
施例における入力バッファセル及び出力バッファセルの
レイアウトパターンにも前記配線パターン２４，２５と
同層において同様の配線パターンがセル枠の全幅にわた
って設計されている。
方において実配線パターン２２の下層には保護回路とし
てのＰＭＯＳ及びＮＭＯＳトランジスタＴｒ１，Ｔｒ２
のパターンが形成されている。尚、本実施例においてレ
イアウトパターン２０のセル枠２３は入力バッファセル
及び出力バッファセルのレイアウトパターンにおけるセ
ル枠と同一寸法、同一形状に設計されている。又、本実
施例における入力バッファセル及び出力バッファセルの
レイアウトパターンにも前記配線パターン２４，２５と
同層において同様の配線パターンがセル枠の全幅にわた
って設計されている。
【００１７】そして、半導体チップ１１の周縁部の入出
力セル領域に対し、上記のように設計されたレイアウト
パターン２０、入力バッファセル及び出力バッファセル
のためのレイアウトパターンを順次隣接してレイアウト
することにより、図１に示す半導体装置が構成される。
尚、内部回路群７用の電源セル１２Ａ，１２Ｂ及び入力
バッファセル用の電源セル１３Ａ，１３Ｂ，１６Ａ，１
６Ｂをレイアウトする際には、図３に示すようにレイア
ウトパターン２０の実配線パターン２２とＰＭＯＳ及び
ＮＭＯＳトランジスタＴｒ１，Ｔｒ２の各ドレイン端子
とを接続するとともに、ＰＭＯＳ及びＮＭＯＳトランジ
スタＴｒ１，Ｔｒ２の各ソース端子をそれぞれ配線パタ
ーン２４，２５に接続しておく。又、出力バッファセル
用の電源セル１４Ａ，１４Ｂ及び１５Ａ，１５Ｂをレイ
アウトする際には、レイアウトパターン２０の実配線パ
ターン２２を配線パターン２４，２５に接続しておく。
力セル領域に対し、上記のように設計されたレイアウト
パターン２０、入力バッファセル及び出力バッファセル
のためのレイアウトパターンを順次隣接してレイアウト
することにより、図１に示す半導体装置が構成される。
尚、内部回路群７用の電源セル１２Ａ，１２Ｂ及び入力
バッファセル用の電源セル１３Ａ，１３Ｂ，１６Ａ，１
６Ｂをレイアウトする際には、図３に示すようにレイア
ウトパターン２０の実配線パターン２２とＰＭＯＳ及び
ＮＭＯＳトランジスタＴｒ１，Ｔｒ２の各ドレイン端子
とを接続するとともに、ＰＭＯＳ及びＮＭＯＳトランジ
スタＴｒ１，Ｔｒ２の各ソース端子をそれぞれ配線パタ
ーン２４，２５に接続しておく。又、出力バッファセル
用の電源セル１４Ａ，１４Ｂ及び１５Ａ，１５Ｂをレイ
アウトする際には、レイアウトパターン２０の実配線パ
ターン２２を配線パターン２４，２５に接続しておく。
【００１８】そして、レイアウトパターン２０における
実配線パターン２２の幅Ｗ２２はセル枠２３の幅Ｗ２３
よりも小さく設計されているため、内部回路群７用の複
数対の電源セル１２Ａ，１２Ｂ、入力バッファセル用の
対をなす電源セル１３Ａ，１３Ｂ及び１６Ａ，１６Ｂ、
出力バッファセル用の対をなす電源セル１４Ａ，１４Ｂ
及び１５Ａ，１５Ｂはそれぞれ離間した状態で形成され
る。
実配線パターン２２の幅Ｗ２２はセル枠２３の幅Ｗ２３
よりも小さく設計されているため、内部回路群７用の複
数対の電源セル１２Ａ，１２Ｂ、入力バッファセル用の
対をなす電源セル１３Ａ，１３Ｂ及び１６Ａ，１６Ｂ、
出力バッファセル用の対をなす電源セル１４Ａ，１４Ｂ
及び１５Ａ，１５Ｂはそれぞれ離間した状態で形成され
る。
【００１９】又、レイアウトパターン２０、入力バッフ
ァセル及び出力バッファセルのためのレイアウトパター
ンにはセル枠２３の全幅Ｗ２３にわたって延びる配線パ
ターン２４，２５が設けられているので、複数の電源セ
ル１２Ａ，１２Ｂ、入力バッファ領域１３，１６及び出
力バッファ領域１４，１５上にはリング状をなす過電圧
通過配線ＬＣ５，ＬＣ６が形成されるとともに、電源セ
ル１２Ａ，１２Ｂ、１３Ａ，１３Ｂ，及び１６Ａ，１６
ＢはそれぞれＰＭＯＳトランジスタＴｒ１を介して過電
圧通過配線ＬＣ５に接続されるとともに、ＮＭＯＳトラ
ンジスタＴｒ２を介して過電圧通過配線ＬＣ６に接続さ
れる。
ァセル及び出力バッファセルのためのレイアウトパター
ンにはセル枠２３の全幅Ｗ２３にわたって延びる配線パ
ターン２４，２５が設けられているので、複数の電源セ
ル１２Ａ，１２Ｂ、入力バッファ領域１３，１６及び出
力バッファ領域１４，１５上にはリング状をなす過電圧
通過配線ＬＣ５，ＬＣ６が形成されるとともに、電源セ
ル１２Ａ，１２Ｂ、１３Ａ，１３Ｂ，及び１６Ａ，１６
ＢはそれぞれＰＭＯＳトランジスタＴｒ１を介して過電
圧通過配線ＬＣ５に接続されるとともに、ＮＭＯＳトラ
ンジスタＴｒ２を介して過電圧通過配線ＬＣ６に接続さ
れる。
【００２０】さて、本実施例では出力バッファセル群４
に対して電源セル１４Ａ，１４Ｂ，１５Ａ，１５Ｂを、
入力バッファセル群５に対して電源セル１３Ａ，１３
Ｂ，１６Ａ，１６Ｂを、更に内部回路群７に対して電源
セル１２Ａ，１２Ｂを設けたので、例えば、入力バッフ
ァセル群５において同時スイッチングによるノイズが発
生しても、異なる種類の電源セル、即ち出力バッファセ
ル群４に対する電源セル１４Ａ，１４Ｂ等又は内部回路
群７に対する電源セル１２Ａ，１２Ｂへのノイズの伝搬
を防止することができる。
に対して電源セル１４Ａ，１４Ｂ，１５Ａ，１５Ｂを、
入力バッファセル群５に対して電源セル１３Ａ，１３
Ｂ，１６Ａ，１６Ｂを、更に内部回路群７に対して電源
セル１２Ａ，１２Ｂを設けたので、例えば、入力バッフ
ァセル群５において同時スイッチングによるノイズが発
生しても、異なる種類の電源セル、即ち出力バッファセ
ル群４に対する電源セル１４Ａ，１４Ｂ等又は内部回路
群７に対する電源セル１２Ａ，１２Ｂへのノイズの伝搬
を防止することができる。
【００２１】又、本実施例では内部回路群７に対する電
源セル１２Ａ，１２Ｂ、入力バッファセル群５に対する
電源セル１３Ａ，１３Ｂ等にＰＭＯＳ及びＮＭＯＳトラ
ンジスタＴｒ１，Ｔｒ２よりなる保護回路を設け、各Ｐ
ＭＯＳトランジスタＴｒ１は過電圧通過配線ＬＣ５に接
続し、各ＮＭＯＳトランジスタＴｒ２は過電圧通過配線
ＬＣ６に接続した。このため、例えば電源セル１２Ａに
供給される高電圧電源ＶD2に過電圧が印加されても、こ
の過電圧をＰＭＯＳトランジスタＴｒ１及び過電圧通過
配線ＬＣ５を介して出力バッファセル群４用の電源セル
１４Ａ，１５Ａ等に逃がすことができ、内部回路群７の
静電破壊を防止することができる。
源セル１２Ａ，１２Ｂ、入力バッファセル群５に対する
電源セル１３Ａ，１３Ｂ等にＰＭＯＳ及びＮＭＯＳトラ
ンジスタＴｒ１，Ｔｒ２よりなる保護回路を設け、各Ｐ
ＭＯＳトランジスタＴｒ１は過電圧通過配線ＬＣ５に接
続し、各ＮＭＯＳトランジスタＴｒ２は過電圧通過配線
ＬＣ６に接続した。このため、例えば電源セル１２Ａに
供給される高電圧電源ＶD2に過電圧が印加されても、こ
の過電圧をＰＭＯＳトランジスタＴｒ１及び過電圧通過
配線ＬＣ５を介して出力バッファセル群４用の電源セル
１４Ａ，１５Ａ等に逃がすことができ、内部回路群７の
静電破壊を防止することができる。
【００２２】又、本実施例では電源セルを構成するため
のレイアウトパターン２０の実配線パターン２２の幅Ｗ
２２をセル枠２３の幅Ｗ２３よりも小さく設定するとと
もに、セル枠２３は入力バッファセル及び出力バッファ
セルのレイアウトパターンにおけるセル枠と同一寸法、
同一形状に設計している。従って、自動レイアウト装置
による各電源セルのレイアウトが可能となり、図２に示
すようにパッドピッチＰ１を一定にすることができる。
このため、自動レイアウト装置において電源セルとバッ
ファセルとの移動も容易に行うことができる。
のレイアウトパターン２０の実配線パターン２２の幅Ｗ
２２をセル枠２３の幅Ｗ２３よりも小さく設定するとと
もに、セル枠２３は入力バッファセル及び出力バッファ
セルのレイアウトパターンにおけるセル枠と同一寸法、
同一形状に設計している。従って、自動レイアウト装置
による各電源セルのレイアウトが可能となり、図２に示
すようにパッドピッチＰ１を一定にすることができる。
このため、自動レイアウト装置において電源セルとバッ
ファセルとの移動も容易に行うことができる。
【００２３】
【発明の効果】以上詳述したように本発明によれば、各
電源セルを電気的に分離して異なる種類の電源セルのノ
イズが伝わるのを抑えることができるとともに、電源セ
ルに過電圧が印加された場合にそれを逃がして静電破壊
を防止することができる優れた効果がある。
電源セルを電気的に分離して異なる種類の電源セルのノ
イズが伝わるのを抑えることができるとともに、電源セ
ルに過電圧が印加された場合にそれを逃がして静電破壊
を防止することができる優れた効果がある。
【図１】一実施例の半導体装置の実際のレイアウト図で
ある。
ある。
【図２】一実施例の電源セルを構成するためのレイアウ
トパターンを示す図である。
トパターンを示す図である。
【図３】電源セルの等価回路図である。
【図４】一実施例の半導体装置の模式図である。
【図５】従来の半導体装置のレイアウト図である。
【図６】従来の半導体装置の模式図である。
４ 出力バッファセル群 ５ 入力バッファセル群 ７ 内部回路群 １１ 半導体チップ １２Ａ，１２Ｂ 電源セル（内部回路群用） １３Ａ，１３Ｂ，１６Ａ，１６Ｂ 電源セル（入力バッ
ファセル用） １４Ａ，１４Ｂ，１５Ａ，１５Ｂ 電源セル（出力バッ
ファセル用） ２２ 実配線パターン ２３ セル枠 Ｔｒ１ 保護回路としてのＰＭＯＳトランジスタ Ｔｒ２ 保護回路としてのＮＭＯＳトランジスタ
ファセル用） １４Ａ，１４Ｂ，１５Ａ，１５Ｂ 電源セル（出力バッ
ファセル用） ２２ 実配線パターン ２３ セル枠 Ｔｒ１ 保護回路としてのＰＭＯＳトランジスタ Ｔｒ２ 保護回路としてのＮＭＯＳトランジスタ
フロントページの続き (56)参考文献 特開 昭63−301546（ＪＰ，Ａ) 特開 昭63−199444（ＪＰ，Ａ) 特開 平３−57245（ＪＰ，Ａ) 特開 平３−72666（ＪＰ，Ａ) 特開 昭57−211248（ＪＰ，Ａ) 特開 平３−138972（ＪＰ，Ａ) 特開 昭61−264737（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/82 H01L 23/62
Claims (1)
- 【請求項１】 半導体チップ周縁部の入出力セル領域に
入力バッファセル用、出力バッファセル用及び内部回路
用の各電源セルをレイアウトするに際し、 各電源セルにおける実配線パターンの幅をそのセル枠の
幅よりも小さく設計するとともに、各電源セルには過電
圧を異なる種類の電源セルに逃がすための保護回路を設
けたことを特徴とする半導体装置における電源セルのレ
イアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3303631A JP2981326B2 (ja) | 1991-11-19 | 1991-11-19 | 半導体装置における電源セルのレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3303631A JP2981326B2 (ja) | 1991-11-19 | 1991-11-19 | 半導体装置における電源セルのレイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05145015A JPH05145015A (ja) | 1993-06-11 |
| JP2981326B2 true JP2981326B2 (ja) | 1999-11-22 |
Family
ID=17923314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3303631A Expired - Fee Related JP2981326B2 (ja) | 1991-11-19 | 1991-11-19 | 半導体装置における電源セルのレイアウト方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2981326B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4510370B2 (ja) | 2002-12-25 | 2010-07-21 | パナソニック株式会社 | 半導体集積回路装置 |
-
1991
- 1991-11-19 JP JP3303631A patent/JP2981326B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05145015A (ja) | 1993-06-11 |
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