CN1847869A - 半导体集成电路和测试其间的连接状态的方法 - Google Patents

Abstract

一种包括输入端和连接到该输入端的输入电路的半导体集成电路包括如下组件。测试电路被提供在输入端和输入电路之间，并且改变输入端和预定电势之间的电阻值。测试端被用来操作测试电路。

Description

半导体集成电路和测试其间的 连接状态的方法

相关申请交叉引用

本申请包含涉及于2005年4月13日在日本专利局提交的日本专利申请JP 2005-116209的主题，其全部内容并入这里以供参考。

技术领域

本发明涉及半导体集成电路。本发明尤其涉及一种使用凸缘(bump)技术的半导体集成电路和一种用于测试半导体集成电路之间的连接状态的方法。

背景技术

随着最近对诸如个人计算机(PC)、家用游戏设备和便携终端之类高性能高速度电子设备的需求，对用于电子设备的半导体集成电路中的更高密度和更多层的需求也在增加。

增加半导体集成电路的密度的主流方法之一是形成单芯片设备，或将所有系统形成在单个芯片上(芯片上系统方法)。然而，一个芯片上多种功能会导致由于单个功能失效而引起的低成品率、工艺步骤复杂、TAT较长、开发成本高等问题。

为了克服这些问题，用来将多个半导体芯片组装到单个封装中的所谓的封装系统(System-in-Package，SiP)解决方案正在日益引起注意。SiP解决方案包括多芯片模块/多芯片封装(MCM/MCP)技术和芯片上芯片(Chip-on-Chip)封装技术。

并排(side-by-side)封装和芯片堆叠(chip-stack)封装是主流封装。并排封装通过将多个半导体芯片并排放置在同一衬底上来制造，而芯片堆叠封装通过将多个半导体芯片堆叠在多层中并且将芯片引线接合(wire-bond)到衬底上来制造。

特别地，通过堆叠半导体芯片制造的引线接合的芯片堆叠封装提供高的密度。

然而，在半导体芯片之间需要几千个连接的情况下，引线接合的芯片堆叠封装成本昂贵，并且封装尺寸变大。

因此，将多个半导体芯片堆叠在多层中并使用凸缘连接半导体芯片的封装技术正在日益引起注意(通过这种封装技术制造的封装下面称为“凸缘封装”)。这就是使用凸缘的芯片上芯片封装技术。

在半导体芯片之间需要成百上千的连接的情况下，凸缘封装不需要用于引线接合的空间，因此成本比芯片堆叠封装要低。

然而，凸缘封装的连接质量比引线接合封装的低。因此，可能需要用于在制造过程中提高连接质量和建立连接质量的检查测试的技术。

一些连接质量的检查测试是通过视觉检查或使用测试用焊点(test pad)进行的。在凸缘封装的半导体集成电路中，大多数连接是仅在半导体芯片之间建立的，并且多数使用凸缘的连接都不暴露在外面，因此由于空间有限而难以提供测试用焊点。因此，使用其中确定是否可以在半导体芯片之间发送和接收信号来测试半导体芯片的连接的方法。特别地，来自第一半导体芯片的输出信号被输入到第二半导体芯片，并且确定第二半导体芯片是否可以接收到输出信号来检查两个芯片的连接(例如，参见日本已审查的专利申请公布第3-51306号和日本未审查的专利申请公布第2-99877号)。

在最近的半导体集成电路中，一般地，JTAG(其是由联合测试行动组(Joint Test Action Group)建议并被采纳为IEEE std 1149.1-1990“Standard TestAccess Port and Boundary-Scan Architecture”的标准)部件被安装在半导体芯片上。这使得从第一半导体芯片输出信号以及在第二半导体芯片接收信号变得容易，并且允许容易地进行上述连接测试。

发明内容

在上述公布中披露的连接测试方法中，尽管可以确定半导体芯片是否被连接，但是难以测试半导体芯片连接到什么程度。

同时，使用最近的半导体集成电路中的高密度封装，凸缘封装中使用的凸缘尺寸已经逐年缩小。在制造过程中，凸缘可能偏离正常位置而被连接，一定程度上导致不可靠的接触。

如果将这些不可靠接触的半导体设备组装成电子设备并且作为产品在市场上销售，则凸缘处可能随着使用环境而出现连接故障。特别是在温度和/或湿度差别大的地方使用产品的情况下，更可能出现连接故障。

因此，通过测试凸缘的连接状态来消除不可靠接触的设备提高了封装质量。

一种用于测试凸缘的连接状态的方法是从第一半导体芯片输出信号并且当第二半导体芯片接收到信号时测量电流值，以测量连接电阻值。

将参照图4详细描述测量电流值来测量连接电阻值的方法。图4是封装系统半导体集成电路(下面称为“SiP半导体集成电路”)200的图，示出了其中测量电流值来测量半导体芯片之间的连接状态的方法。

如图4所示，SiP半导体集成电路200包括第一半导体芯片201和第二半导体芯片202，并且使用凸缘203连接半导体芯片201和202。凸缘203是所谓的内部凸缘，它只提供半导体芯片201和202之间的连接，而不连接到任何部件。

第一半导体芯片201包括两个晶体管210和211，用于从来自内部电路212的信号和来自输入端204的信号中选择要输出到第二半导体芯片202的信号。

第二半导体芯片202包括两个晶体管220和221，用于从来自第一半导体芯片201的信号和来自内部电路222的信号中选择要输出到输出端205的信号。

在具有上述结构的半导体集成电路200中，为了测试半导体芯片201和202之间的连接状态，首先，使晶体管211和220导通，并且使晶体管210和221截止，从而通过晶体管211和220以及凸缘203连接输入端204和输出端205。

然后，LSI测试器230在输入端204和输出端205之间施加电压，并且测试流过其间的电流来测量输入端204和输出端205之间的电阻值Rtotal。

电阻值Rtotal是晶体管211和220的导通电阻Ra和Rb以及凸缘连接电阻R_B之和，由下面方程给出：

Rtotal＝Ra+Rb+R_B                                ...方程(1)

因此，一旦确定晶体管211和220的导通电阻Ra和Rb，通过从LSI测试器230测量的电阻值Rtotal中减去晶体管211和220的导通电阻值Ra和Rb，就确定了凸缘203的电阻值R_B。

然而，晶体管可能常常具有几百欧姆的导通电阻，而凸缘电阻通常是1Ω或更少。因此，难以使用上述计算准确地测量凸缘电阻。此外，晶体管的导通电阻由于生产中的偏差等而具有大约20％的偏差，因此难以测量导通电阻。

此外，在该测试方法中，可能需要逐个地测量凸缘电阻，这可能需要较长的测试时间。

此外，对单个输入和输出电路可能需要两个晶体管。因此，如果存在大量用于在半导体芯片之间进行连接的凸缘，则在半导体芯片上制造晶体管的空间和用于组装晶体管的布线空间会较大，这会成本昂贵。

因此希望提供一种用于测试半导体集成电路之间的连接状态的半导体集成电路和方法，其中可以准确地测试通过凸缘连接的半导体集成电路的连接状态。

根据本发明的一个实施例，一种包括输入端和连接到该输入端的输入电路的半导体集成电路具有如下部件。在输入端和输入电路之间提供测试电路，并且该测试电路改变输入端和预定电势之间的电阻值。采用测试端来操作该测试电路。因此可以准确地检测用于半导体芯片之间的连接的凸缘的接触故障。

根据本发明的另一实施例，一种包括多个输入端和对应连接到多个输入端的多个输入电路的半导体集成电路具有如下部件。在输入端和输入电路之间提供多个测试电路，并且该多个测试电路改变输入端和预定电势之间的电阻值。采用公共测试端来操作多个测试电路。因此可以准确地检测用于半导体芯片之间的连接的凸缘的接触故障。此外，为半导体芯片提供的单个测试端就足够用于测试，从而防止半导体芯片的布线数量增加。

测试电路可以根据施加到测试端的电压改变输入端和预定电势之间的电阻值。因此，仅仅通过改变施加到测试端的电压就可以准确地检测用于在半导体芯片之间的连接的凸缘的接触故障。

测试电路可以构成用于输入电路的保护电路的一部分。因此，保护电路的一部分也可以用作测试电路，从而防止电路数量进一步增加。

根据本发明的另一实施例，一种用于测试第一半导体集成电路的输出端和第二半导体集成电路的输入端之间的连接状态的方法包括步骤：控制第一半导体集成电路来从输出端输出预定电平的电压；控制在第二半导体集成电路中提供的、用来改变输入端和预定电势之间的电阻值以改变输入端的电压的测试电路；比较第二半导体集成电路中的输入端的电压与预定阈值；和根据比较步骤的结果测试连接状态。因此可以准确地检测用于在半导体芯片之间的连接的凸缘的接触故障。此外，为半导体芯片提供的单个测试端就足够用于测试，从而防止半导体芯片的布线数量增加。

可以通过向测试端施加预定电压来控制测试电路，所述测试端是为第二半导体集成电路提供的、并适于操作测试电路，并且该方法还可以包括根据比较步骤的结果重置预定电压的步骤。因此可以根据半导体集成电路的特性设置测试端。因此，不需要事先设置阈值。

附图说明

图1是示出根据本发明实施例的半导体设备的外观的图；

图2是示出测试根据本发明实施例的半导体设备中的凸缘连接状态的原理的图；

图3是示出测试根据本发明实施例的半导体设备中的凸缘连接状态的操作的图；和

图4是SiP半导体集成电路的图，其示出其中测试电流值来测量半导体芯片之间的连接状态的方法。

具体实施方式

下面将描述本发明的实施例。图1是示出根据本发明实施例的半导体设备的外观的图。图2是示出测试根据本发明实施例的半导体设备中的凸缘连接状态的原理的图。图3是示出测试根据本发明实施例的半导体设备中的凸缘连接状态的操作的图。

如图1所示，根据本发明实施例的半导体设备1包括第一半导体芯片10(根据本发明实施例的第一半导体集成电路)和第二半导体芯片20(根据本发明实施例的半导体集成电路或第二半导体集成电路)。半导体设备1具有芯片上芯片SiP结构，其中位于第一半导体芯片10上的电极16和位于第二半导体20上的电极26通过凸缘30连接。

第二半导体芯片20在与电极26所在的面相对的、用于将半导体设备1连接到电子装置等的衬底的面上具有多个电极27，并且电极27具有凸缘32。这里使用的术语“凸缘”既指多个凸缘，也指单个凸缘。在图1中，附图标记16、26和27中的每个表示一个电极，并且附图标记30和32中的每个表示一个凸缘。然而，如图1所示，提供多个电极和凸缘。

对于其中两个半导体芯片10和20通过多个凸缘30连接的半导体设备1，将参照图2专门描述测试凸缘30的连接状态的结构。

如图2所示，在根据本实施例的半导体设备1中，第一半导体芯片10具有输出缓冲器11，并且第二半导体芯片20具有输入缓冲器23。输出缓冲器11通过第一半导体芯片10的电极16、凸缘30和第二半导体芯片20的电极26连接到输入缓冲器23，并且来自第一半导体芯片10的信号被通过电极16、凸缘30和电极26输入到第二半导体芯片20以便处理。下面将连接到输出缓冲器11的电极16称为“输出端”，并将连接到输入缓冲器23的电极26称为“输入端”。

在第二半导体芯片20的输入缓冲器23的上游，即，输入端26和输入缓冲器23之间，提供根据本发明实施例的测试电路21和用于保护输入缓冲器23不受静电放电、电涌(surge)等影响的保护电路22。例如，保护电路22可以由使用结的MOS晶体管或二极管构成。

作为第二半导体芯片20的电极27之一的电极27a用于操作测试电路21。下面将电极27a称为“测试端”。

如图2所示，输出缓冲器11由p沟道晶体管11a和n沟道晶体管组成。测试电路21由n沟道晶体管21a组成。保护电路22由p沟道晶体管和n沟道晶体管组成。输入缓冲器23由p沟道晶体管和n沟道晶体管组成。

在具有上述结构的半导体设备1中，用于测试凸缘30的连接状态的测试设备40通过凸缘32连接到第二半导体芯片20的电极27。测试设备40控制半导体设备1测试凸缘30的连接状态。将具体描述测试设备40的测试方法。

首先，测试设备40通过第二半导体芯片20的预定的凸缘32和电极27控制第一半导体芯片10和第二半导体芯片20，来从第一半导体芯片10的输出缓冲器11输出高电平(Vdd)信号，并且将第二半导体芯片20的输入缓冲器23中的输入结果输出到测试设备40。

然后，测试设备40向对应于为第二半导体芯片20提供的测试端27a的凸缘施加预定电压V1，并且使测试电路21的晶体管21a工作在不饱和工作状态。然后，在改变施加的电压V1的同时，测试设备40检测用于检测输入缓冲器23中的高电平电压的阈值电压Vt以及此时施加的电压V1t。

如果输出缓冲器11的晶体管11a的导通电阻用R_P表示，凸缘30的连接电阻用R_B表示，并且对于施加的电压V1t，晶体管21a的导通电阻用R_N表示，则满足下面方程：

Vt/Vdd＝R_N/(R_P+R_B+R_N)                            ...方程(2)

因此，例如当Vt＝1.5V，Vdd＝3V，R_P＝500Ω且凸缘30的连接电阻R_B具有0到5Ω的标称范围时，导通电阻R_N具有下面的范围：

500(Ω)≤R_N≤505(Ω)

测试设备40向晶体管21a施加电压，使得导通电阻R_N具有上述范围内的值，从而准确地测试凸缘连接状态。

值Vt、Vdd和R_P依赖于半导体芯片10和20中的输入和输出缓冲器11和23的晶体管尺寸以及晶片工艺(wafer process)。值R_N除了依赖于施加到保护电路22的电压V1外，还依赖于保护电路22的晶体管尺寸和晶片工艺。

在半导体芯片的制造过程中，这些电阻特性可能有大约±20％的偏差。在这种情况下，如果简单地通过方程(2)测量凸缘连接电阻R_B，可能会出现问题。

另一方面，如果晶体管尺寸相同的话，同一半导体芯片中集成的相同类型的晶体管(例如，p沟道晶体管)将具有相同的制造条件，从而这些晶体管的特性偏差较小，且彼此相近。

因此，在半导体设备1中，在半导体芯片10和20包括多个输入缓冲器和输出缓冲器的情况下，只要晶体管配置、尺寸和类型相同，输入缓冲器或输出缓冲器的缓冲器特性就基本相同。在半导体芯片10和20包括多个保护电路的情况下，只要晶体管配置、尺寸和类型相同，保护电路的特性也就基本相同。

将参照图3具体描述半导体设备100和能够通过使用上述特征和方程(2)测试凸缘的连接状态的测试设备140。

与半导体设备1类似，半导体设备100也是芯片上芯片SiP半导体设备，其中第一半导体芯片110(根据本发明实施例的第一半导体集成电路)和第二半导体芯片120(根据本发明实施例的半导体集成电路或第二半导体集成电路)通过内部凸缘130连接。半导体设备100的外观与图1所示的半导体设备1的外观类似，并且给予各个部件的附图标记是通过将图1所示的对应部件的附图标记加上100获得的。

第一半导体芯片110包括：输出缓冲器111a到111d，分别用于输出来自内部电路115的数据；分别连接到输出缓冲器111a到111d的电极116a到116d；电极116e到116g；分别连接到电极116e到116g的测试电路112a到112c；分别连接到测试电路112a到112c的保护电路113a到113c；和分别连接到保护电路113a到113c的输入缓冲器114a到114c，用于将输入到电极116e到116g的信号输出到内部电路115。

第二半导体芯片120包括：电极126a到126d；分别连接到电极126a到126d的测试电路121a到121d；分别连接到测试电路121a到121d的保护电路122a到122d；分别连接到保护电路122a到122d的输入缓冲器123a到123d，用于将输入到电极126a到126d的信号输出到内部电路125；输出缓冲器124a到124c，用于输出来自内部电路125的数据；和分别连接到输出缓冲器124a到124c的电极126e到126g。

第二半导体芯片120还包括在与电极126所在的面相对的面上的多个电极127，并且作为电极127之一的电极127a用于操作测试电路112a到112c和121a到121d。下面将电极127a称为“测试端”。下面将分别连接到输入缓冲器114a到114c的电极116e到116g以及分别连接到输入缓冲器123a到123d的电极126a到126d称为“输入端”。下面将分别连接到输出缓冲器111a到111d的电极116a到116d以及分别连接到输出缓冲器124a到124c的电极126e到126g称为“输出端”。

为第一半导体芯片110提供的输出缓冲器111a到111d分别通过电极116a到116d、凸缘130a到130d和电极126a到126d连接到为第二半导体芯片120提供的输入缓冲器123a到123d。将来自第一半导体芯片110的信号输入到第二半导体芯片120以便处理。

为第二半导体芯片120提供的输出缓冲器124a到124c分别通过电极126e到126g、凸缘130e到130g和电极116e到116g连接到为第一半导体芯片110提供的输入缓冲器114a到114c。将来自第二半导体芯片120的信号输入到第一半导体芯片110以便处理。

在第一半导体芯片110的输入缓冲器114a到114c的上游，即，输入缓冲器114a到114c和电极116e到116g之间，分别提供测试电路112a到112c和用于保护输入缓冲器114a到114c不受静电放电、电涌等影响的保护电路113a到113c。在第二半导体芯片120的输入缓冲器123a到123d的上游，即，输入缓冲器123a到123d和电极126a到126d之间，分别提供测试电路121a到121d和用于保护输入缓冲器123a到123d不受静电放电、电涌等影响的保护电路122a到122d。

输出缓冲器111a到111d和124a到124c对应于上述输出缓冲器11并具有与其相同的配置。输入缓冲器114a到114c和123a到123d对应于上述输入缓冲器23并具有与其相同的配置。保护电路113a到113c和122a到122d对应于上述保护电路22并具有与其相同的配置。测试电路112a到112c和121a到121d对应于上述测试电路21并具有与其相同的配置。然而，输出缓冲器111a到111d和124a到124c、输入缓冲器114a到114c和123a到123d、保护电路113a到113c和122a到122d以及测试电路112a到112c和121a到121d的晶体管尺寸与图2所示的相应缓冲器和电路的晶体管尺寸不同。

输出缓冲器111a到111d的导通电阻相同，例如为RPa，并且输出缓冲器124a到124c的导通电阻相同，例如为R_Pb。输入缓冲器123a到123d的阈值电压相同，例如为Vta，并且输入缓冲器114a到114c的阈值电压相同，例如为Vtb。测试电路121a到121d的不饱和区域的特性相同，并且测试电路112a到112c的不饱和区域的特性也相同。

在具有上述结构的半导体设备100中，用于测试凸缘130的连接状态的测试设备140通过凸缘132连接到第二半导体芯片120的电极127。测试设备140控制半导体设备100测试凸缘130的连接状态。将具体描述测试设备140的测试方法。

首先，测试设备140通过第二半导体芯片120的预定凸缘132控制第一半导体芯片110和第二半导体芯片120，来从第一半导体芯片110的输出缓冲器111a输出高电平(Vdd)信号，并且将第二半导体芯片120的输入缓冲器123a中的输入结果输出到测试设备140。

然后，测试设备140向对应于为第二半导体芯片120提供的测试端127a的凸缘施加预定电压V2，并且使测试电路121a的晶体管工作在不饱和工作状态。然后，在改变施加的电压V2的同时，测试设备140检测用于检测输入缓冲器123a中的高电平电压的阈值电压Vta(Vin)以及此时施加的电压V2t。

测试设备140将电压V2t存储在存储单元141中。

如果输出缓冲器111a的晶体管的导通电阻用R_P表示，凸缘130的连接电阻用R_B表示，对于施加的电压V2t晶体管121a的导通电阻用R_N表示，并且对于施加的电压V2t，将电压Vin输入到输入缓冲器123a中，则满足下面的方程：

Vin/Vdd＝R_N/(R_P+R_B+R_N)                           ...方程(3)

当凸缘130的连接状态正常时，凸缘130的连接电阻R_B为几欧姆或更少，并且电阻R_P和R_N具有比电阻R_B的值大两到三个数量级的值。因此，当凸缘130的连接状态正常时，凸缘130的连接电阻R_B足够小到可以忽略。

另一方面，当凸缘130的连接状态不正常或异常时，连接电阻R_B比连接状态正常时的值大一到两个数量级。

因此，满足下面的方程：

R_B处于正常连接状态：

Vin/Vdd≈K/(1+K)                                ...方程(4)

R_B处于异常连接状态：

Vin/Vdd＝K/(1+M+K)                              ...方程(5)

其中K＝R_N/R_P，且M＝R_B/R_P。

因此，当凸缘130的连接状态不正常或异常时，值K较小。这意味着即使当施加到测试电路的晶体管的电压低时，输入缓冲器也输出高电压。

例如，当Vin＝1.5V，Vdd＝3V，R_P＝500Ω且凸缘130的连接电阻R_B具有0到5Ω的正常范围时，电阻R_N具有500(Ω)≤R_N≤505(Ω)的范围。

当凸缘130的连接电阻R_B具有50Ω或更高的异常范围时，异常连接状态中的电阻R_N具有550(Ω)≤R_N的范围。

当施加到测试电路的电压V2增加时，电阻R_N的值变小，而当施加的电压V2降低时，电阻R_N的值变大。因此，施加到测试电路的电压V2可以是比存储在存储单元141中的电压V2t低的电压V2t’。由此执行测试设备140的测试操作。

特别地，测试设备140将电压V2t’，比存储在存储单元141中的电压V2t低的预定电压V3，施加到测试端127a。电压V3是依赖于输出缓冲器和输入缓冲器的特性的预定电压，用于确定凸缘130的连接状态的异常，并且被存储在存储单元141中。

然后，通过第二半导体芯片120的预定凸缘132控制第一半导体芯片110和第二半导体芯片120来同时从第一半导体芯片110的输出缓冲器111b到111d输出高电平(Vdd)信号，并且将第二半导体芯片120的输入缓冲器123b到123d中的输入结果输出到测试设备140。

当输入缓冲器123b到123d中的任何输入结果处于高电平时，确定对应于输入高电平信号的输入缓冲器的凸缘130的连接状态不正常。

在测试设备140中，当测试凸缘130的连接状态时，选择具有等效特性的输入缓冲器之一，并且将电压施加到测试电路的输入，以便将该电压设置为通过将预定值与所选输入缓冲器的阈值电压Vta相加获得的电压。或者，可以选择多个输入缓冲器，并且在改变施加到测试端127a的电压的同时，可以确定允许所有所选的输入缓冲器检测高电平信号的电压V2t。同时在这种情况下，根据电压V2t，检测对应于具有相同特性的输入缓冲器和输出缓冲器的集合的凸缘的连接状态的异常。

类似地，随后测试设备140检查具有相同特性的输入缓冲器和输出缓冲器的集合，来依次测试对应于输入缓冲器和输出缓冲器的凸缘的连接状态，由此可以准确地检测半导体设备100中的多个凸缘的连接状态的异常。

如上所述，在根据本实施例的半导体设备100和测试设备140中，在半导体设备100中集成的半导体芯片的多个输入端和多个输入缓冲器之间提供多个测试电路，并且通过公共测试端操作测试电路。测试设备140向测试端施加电压来操作测试电路，并且根据一些输入缓冲器的输出结果确定参考电压并存储该参考电压。测试设备140还将参考电压施加到测试端，并且从其余输入缓冲器的输出结果中确定凸缘的连接状态的异常。

仅仅对于具有相同特性的输入缓冲器和输出缓冲器的集合执行参考电压的确定和基于参考电压的确定。当存在多个集合时，对每个集合执行参考电压的确定和基于参考电压的确定。

因此，根据本实施例的半导体设备和测试设备，在半导体设备中集成的半导体芯片的多个输入端和多个输入缓冲器之间提供多个测试电路，并且通过单个测试端操作这些测试电路。因此可以准确地检测用于半导体芯片之间的连接的凸缘的接触故障。

此外，为半导体芯片提供的公共测试端足够用于测试，因此防止了半导体芯片布线数量的增加。

此外，可以同时测试对应于具有相同特性的输入缓冲器和输出缓冲器的集合的凸缘的连接，从而与单独测试凸缘的连接相比大大减少了测试时间。

如果同时测试几百个凸缘，则可能需要几安培或更多的电流，这引起电源线中的电势差，从而导致测试准确性降低。限制从输出缓冲器同时输出的高电平信号的数量，从而避免该问题。

尽管在上述实施例中，为了测试凸缘连接状态，在输入端和地电势之间提供测试电路，并且操作测试电路来改变输入端和地电势之间的电阻值，但是也可以采用相反的配置。即，可以使用p沟道晶体管作为测试电路。该测试电路可以提供在输入端和Vdd电势之间，并且可以操作该测试电路来改变输入端和Vdd电势之间的电阻值。可以从输出缓冲器输出低电平信号，从而测试凸缘的连接状态。

或者，可以使用保护电路中的一个晶体管作为测试电路。例如，在通过从输出缓冲器输出高电平信号来执行测试的情况下，也可以使用保护电路中的n沟道晶体管作为测试电路。在通过从输出缓冲器输出低电平信号来执行测试的情况下，也可以使用保护电路中的p沟道晶体管作为测试电路。这防止了电路数量的进一步增加。

本领域技术人员应当理解，根据设计要求和其他因素可以进行各种修改、组合、子组合和替代，只要它们落入所附权利要求或其等效物的范围内。

Claims (7)

1.一种包括输入端和连接到该输入端的输入电路的半导体集成电路，该半导体集成电路包括：

在输入端和输入电路之间提供的测试电路，用于改变输入端和预定电势之间的电阻值；和

用来操作测试电路的测试端。

2.一种包括多个输入端和对应地连接到多个输入端的多个输入电路的半导体集成电路，该半导体集成电路包括：

在输入端和输入电路之间提供的多个测试电路，用于改变输入端和预定电势之间的电阻值；和

用来操作多个测试电路的公共测试端。

3.如权利要求1或2所述的半导体集成电路，其中，测试电路根据施加到测试端的电压来改变输入端和预定电势之间的电阻值。

4.如权利要求1到3中任一权利要求所述的半导体集成电路，其中，测试电路构成用于输入电路的保护电路的一部分。

5.一种用于测试第一半导体集成电路的输出端和第二半导体集成电路的输入端之间的连接状态的方法，该方法包括步骤：

控制第一半导体集成电路从输出端输出预定电平的电压；

控制第二半导体集成电路中提供的、用来改变输入端和预定电势之间的电阻值的测试电路，以改变输入端的电压；

比较第二半导体集成电路中的输入端的电压与预定阈值；和

根据比较步骤的结果测试连接状态。

6.如权利要求5所述的方法，其中，通过向测试端施加预定电压来控制测试电路，为第二半导体集成电路提供测试端来操作该测试电路，以及

该方法还包括根据比较步骤的结果重置预定电压的步骤。

7.一种其中使用凸缘连接第一半导体集成电路和第二半导体集成电路的封装系统，该封装系统包括：

多个输入端；

对应地连接到输入端的输入电路；

在输入端和输入电路之间提供的多个测试电路，用于改变输入端和预定电势之间的电阻值；和

用来操作多个测试电路的公共测试端。

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