JP2011103405A - 半導体装置 - Google Patents

Abstract

【課題】１つのＧＶプレーンに共通接続された複数のＧＶ半田バンプと、対応するＧＶ半田バンプ用ランドとの接合状態を確認することが用意な半導体装置を提供する。
【解決手段】半導体チップの外周部に配置されたＧＶ半田バンプに対応する半田バンプ用ランド２５４を一対一で外部回路に接続するＧＶ ＢＧＡボールを具備する。そのため、半導体チップの外周部に配置されたＧＶ半田バンプと、パッケージ基板上でこのＧＶ半田バンプに対応するＧＶ半田バンプ用ランド２５５との接合状態の可否を、一般的な導通検査で確認できる。その結果、半導体チップの全ての半田バンプと、パッケージ基板２０上の全ての半田バンプ用ランドとの接合状態の可否が確認可能となる。
【選択図】図７

Description

本発明は、半導体装置に係り、特に、半導体チップおよびパッケージ基板を半田バンプで接合する半導体装置に係る。

近年、基幹系の通信機器や、ハイエンド・コンピュータなどに利用される半導体デバイスでは、高速化や、高性能化への要求が高まっている。そのため、半導体デバイスのパッケージにも、数千ピンといった多ピン化や、配線長が短いために優れた電気特性を実現できるＦＣＢＧＡ（Ｆｌｉｐ Ｃｈｉｐ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージが採用されることが多くなっている。

図１は、従来技術による半導体装置の一般的なＦＣＢＧＡパッケージの構成例を示す断面図である。この半導体装置は、ＬＳＩ（Ｌａｒｇｅ Ｓｉｚｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：大規模集積回路）チップ１０と、パッケージ基板２０とを具備する。ＬＳＩチップ１０は、複数の半田バンプ１２を具備する。パッケージ基板２０は、絶縁基板と、複数のＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）ボール２７と、図示されない複数の半田バンプ用ランドとを具備する。複数のＢＧＡボール２７は、絶縁基板の一方の面に配置されている。複数の半田バンプ用ランドは、絶縁基板の他方の面に配置されている。絶縁基板は、多層の導電層を内蔵している。

これら多層の導電層は、複数のＢＧＡボール２７と、複数の半田バンプ用ランドとに接続されている。ＬＳＩチップ１０は、複数の半田バンプ１２および複数の半田バンプ用ランドを介して、パッケージ基板２０に接続されている。パッケージ基板２０は、複数のＢＧＡボール２７を介して、外部の回路基板に接続される。

ここで、ＦＣＢＧＡパッケージにおいて、半導体チップおよびパッケージ基板の接合状態を検査することは、動作保証をするうえで重要な検査の１つである。しかし、従来技術では、半導体チップとパッケージ基板との接合状態を十分に検査できない、という問題がある。

図２は、従来技術による半導体装置における、ＬＳＩチップ１０上の半田バンプ１２の総数と、ＦＣＢＧＡパッケージ基板１上のＢＧＡボール２７の総数との比較例を示す図である。図２（ａ）は、ＬＳＩチップ１０上に配置された半田バンプを示す俯瞰図である。図２（ｂ）は、ＦＣＢＧＡパッケージ基板１上に配置されたＢＧＡボール２７を示す俯瞰図である。下記の表１は、ＬＳＩチップおよびパッケージにおける構成例を示す表である。

一般的に、ＬＳＩチップと、パッケージとでは、半田バンプやＢＧＡボールを配置するピッチが異なる。そのため、パッケージ上のＢＧＡボールよりも、ＬＳＩチップ上の半田バンプの方が多数になることが多い。

パッケージ基板において、半田バンプ用ランドおよびＢＧＡボールを一対一に配線しようとすると、パッケージ基板の大型化が必要となる。この場合、パッケージ基板のコストが増大し、半導体装置そのもののサイズも大きくなるため、電子装置の小型化を妨げる要因になってしまう。

そのため、同電圧のグランドまたは電源（Ｇｒｏｕｎｄ／Ｖｏｌｔａｇｅ：以下、「ＧＶ」と称す）については、パッケージ基板内にそれぞれの電圧に対応するＧＶプレーンを形成するのが一般的である。

図３は、従来技術による半導体装置の詳細な構成例を示す断面図である。この半導体装置は、ＬＳＩチップ１０と、パッケージ基板２０とを具備する。ＬＳＩチップ１０は、チップ内ＧＶ配線層１１と、複数のＳｉｇｎａｌ（信号用）半田バンプ１２１と、複数のＧＶ半田バンプ１２２とを具備する。パッケージ基板２０は、ＧＮＤプレーン２８と、複数のＳｉｇｎａｌ ＢＧＡボール２７１と、複数のＧＶ ＢＧＡボール２７２とを具備する。

図４は、従来技術によるパッケージ基板２０の詳細な構成例を示す平面図である。このパッケージ基板２０は、複数のＳｉｇｎａｌ半田バンプ用ランド２３と、複数のＳｉｇｎａｌ配線２２と、複数のＳｉｇｎａｌ ＢＧＡボール用ランド２４と、別層ＧＶプレーン２５と、複数のＧＶ半田バンプ用ランド２５２と、複数のＧＶ ＢＧＡボール用ランド２５３とを具備する。

複数のＳｉｇｎａｌ半田バンプ用ランド２３は、複数のＳｉｇｎａｌ配線２２を介して、複数のＳｉｇｎａｌ ＢＧＡボール用ランド２４に接続されている。複数のＧＶ半田バンプ用ランド２５２は、別層ＧＶプレーン２５を介して、複数のＧＶ ＢＧＡボール用ランド２５３に接続されている。

ここで、１つのＳｉｇｎａｌ半田バンプ用ランド２３は、対応する１つのＳｉｇｎａｌ配線２２を介して、対応する１つのＳｉｇｎａｌ ＢＧＡボール用ランド２４に接続されている。図５は、従来技術によるＦＣＧＢＡパッケージの検査方法を示す断面図である。図５に図示されるＦＣＢＧＡパッケージの構成は、図３の場合と同じであるので、詳細な説明を省略する。図５において、破線の矢印は、導通の流れを示す。このように、Ｓｉｇｎａｌの場合は、第１のＳｉｇｎａｌＢＧＡボール用ランド２４から入力した電流は、対応する第１のＳｉｇｎａｌ配線２２、対応する第１のＳｉｇｎａｌ半田バンプ用ランド２３、第１のＳｉｇｎａｌ半田バンプ、ＬＳＩチップ１０に流れ、図外ＬＳＩチップ１０内Ｓｉｇｎａｌ入力保護ダイオードをＯＮさせ、そのときに発生するスレッショルド電圧を測定することにより、Ｓｉｇｎａｌ半田バンプの接合状態を検査可能である。

上記に関連して、特許文献１（特開２００３−５１５６８号公報）には、半導体装置に係る記載が開示されている。この半導体装置では、樹脂で構成されたパッケージ基板の電極とシリコンの半導体で形成された半導体チップの電極が接続されている。この半導体装置は、半導体チップとパッケージ基板との接合部の間隙内にヤング率が１００ｋｇｆ／ｍｍ^２のアンダーフィル樹脂を充填したことを特徴としている。

特開２００３−５１５６８号公報

同一の別層ＧＶプレーン２５は、複数のＧＶ半田バンプ用ランド２５２および複数のＧＶ ＢＧＡボール用ランド２５３に接続されている。このため、ＧＶ半田バンプ用ランドおよびＧＶ半田バンプの接合状態を１つずつ電気的に検査することは不可能である。

半田バンプおよび半田バンプ用ランドの接合状態を検査する、電気的検査以外の方法としては、目視やＸ線による検査がある。しかし、目視による検査だけでは、品質的に不十分である。また、Ｘ線による検査では、半田バンプのピッチが狭いため、高感度な検出が必要であり、検査時間や装置能力の面から、量産性が悪い。

以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の半導体装置は、半導体チップ（１０）と、半導体チップを実装するパッケージ基板（２０）とを具備する。ここで、半導体チップ（１０）は、グランドまたは電源に対応するＧＶ半田バンプ（１２２）を具備する。パッケージ基板（２０）は、ＧＶ配線（２５１）と、ＧＶ ＢＧＡボール（２７２）とを具備する。ＧＶ配線（２５１）は、ＧＶ半田バンプ（１２２）のうち、半導体チップの外周部に配置された外周部ＧＶ半田バンプ（１２２）と一対一で接続されている。ＧＶ ＢＧＡボール（２７２）は、ＧＶ配線（２５１）に一対一で外部回路に接続する。

半導体チップの外周部に配置されたＧＶ半田バンプと、パッケージ基板上でこのＧＶ半田バンプに対応するＧＶ半田バンプ用ランドとの接合状態の可否を、一般的な導通検査で確認できる。その結果、半導体チップの全ての半田バンプと、パッケージ基板上の全ての半田バンプ用ランドとの接合状態の可否が確認可能となる。また、検査に際し、Ｘ線装置など、特別な装置は不要であり、一般的なＬＳＩテスタによる検査が可能なため、安価な検査コストを実現できる。

図１は、従来技術による半導体装置の一般的なＦＣＢＧＡパッケージの構成例を示す断面図である。 図２は、従来技術による半導体装置における、ＬＳＩチップ１０上の半田バンプ１２の総数と、ＦＣＢＧＡパッケージ基板１上のＢＧＡボール２７の総数との比較例を示す図である。図２（ａ）は、ＬＳＩチップ１０上に配置された半田バンプを示す俯瞰図である。図２（ｂ）は、ＦＣＢＧＡパッケージ基板１上に配置されたＢＧＡボール２７を示す俯瞰図である。 図３は、従来技術による半導体装置の詳細な構成例を示す断面図である。 図４は、従来技術によるパッケージ基板２０の詳細な構成例を示す平面図である。 図５は、従来技術によるＦＣＧＢＡパッケージの検査方法を示す断面図である。 図６は、本発明の第１の実施形態による半導体装置の構成例を示す断面図である。 図７は、本発明の第１の実施形態によるパッケージ基板２０の構成例を示す平面図である。 図８は、ＬＳＩチップおよびパッケージ基板間の反りの測定例を示す図である。図８（ａ）は、第１のサンプルを常温で測定した場合のグラフである。図８（ｂ）は、第２のサンプルを常温で測定した場合のグラフである。図８（ｃ）は、第３のサンプルを常温で測定した場合のグラフである。図８（ｄ）は、第１のサンプルをピーク温度で測定した場合のグラフである。図８（ｅ）は、第２のサンプルをピーク温度で測定した場合のグラフである。図８（ｆ）は、第３のサンプルをピーク温度で測定した場合のグラフである。図８（ｇ）は、ＬＳＩチップおよびパッケージ基板の位置関係を示す側面図である。図８（ｈ）は、ＬＳＩチップの測定ポイントを示す平面図である。 図９は、本発明の第２の実施形態による半導体装置の構成例を示す断面図である。 図１０は、本発明の第２の実施形態によるパッケージ基板の構成例を示す平面図である。

添付図面を参照して、本発明による半導体装置を実施するための形態を以下に説明する。

（第１の実施形態）
図６は、本発明の第１の実施形態による半導体装置の構成例を示す断面図である。本発明の第１の実施形態による半導体装置は、半導体チップであるＬＳＩチップ１０と、パッケージ基板２０とを具備する。ＬＳＩチップ１０は、チップ内ＧＶ配線層１１と、複数のＳｉｇｎａｌ半田バンプ１２１と、複数のＧＶ半田バンプ１２２とを具備する。パッケージ基板２０は、外部回路に接続するための複数のＳｉｇｎａｌ ＢＧＡボール２７１および複数のＧＶ ＢＧＡボール２７２を具備する。

図７は、本発明の第１の実施形態によるパッケージ基板２０の構成例を示す平面図である。本発明の第１の実施形態によるパッケージ基板２０は、複数のＳｉｇｎａｌ半田バンプ用ランド２３と、複数のＳｉｇｎａｌ配線２２と、複数のＳｉｇｎａｌ ＢＧＡボール用ランド２４と、別層ＧＶプレーン２５と、複数のＧＶ配線２５１と、複数のＧＶ ＢＧＡボール用ランド２５３、２５５と、複数のＧＶ半田バンプ用ランド２５２、２５４とを具備する。

図７のＬＳＩチップ領域２１は、パッケージ基板２０上にＬＳＩチップ１０が実装されるときに占める領域を示す。当然ながら、複数のＳｉｇｎａｌ半田バンプ用ランド２３および複数のＧＶ半田バンプ用ランド２５２、２５４は、ＬＳＩチップ領域２１内に配置されている。

複数のＳｉｇｎａｌ半田バンプ用ランド２３と、複数のＳｉｇｎａｌ配線２２とにおける接続関係は、上記に説明した従来技術の場合と同じであるが、再度説明する。複数のＳｉｇｎａｌ半田バンプ用ランド２３は、複数のＳｉｇｎａｌ配線２２を介して、複数のＳｉｇｎａｌ ＢＧＡボール用ランド２４に接続されている。ここで、１つのＳｉｇｎａｌ半田バンプ用ランド２３は、対応する１つのＳｉｇｎａｌ配線２２を介して、対応する１つのＳｉｇｎａｌ ＢＧＡボール用ランド２４に接続されている。

別層ＧＶプレーン２５と、複数のＧＶ配線２５１と、複数のＧＶ ＢＧＡボール用ランド２５３、２５５と、複数のＧＶ半田バンプ用ランド２５２、２５４とにおける接続関係について説明する。本発明の第１の実施形態では、複数のＧＶ ＢＧＡボール用ランド２５３、２５５および複数のＧＶ半田バンプ用ランド２５２、２５４のうち、一部（２５４、２５５）はＧＶ配線２５１を介して一対一で接続され、残り（２５２、２５３）は別層ＧＶプレーン２５を介して共通で接続される。

すなわち、１つの一対一接続型のＧＶ半田バンプ用ランド２５４は、対応する１つのＧＶ配線２５１を介して、対応する１つのＧＶ ＢＧＡボール用ランド２５５に、一対一で接続されている。その一方で、複数の共通接続型ＧＶ半田バンプ用ランド２５２は、別層ＧＶプレーン２５に共通接続されている。

なお、当然ながら、一対一接続型のＧＶ半田バンプ用ランド２５４、ＧＶ配線２５１および一対一接続型のＧＶ ＢＧＡボール用ランド２５５は、共通接続型のＧＶ半田バンプ用ランド２５２、別層ＧＶプレーン２５および共通接続型のＧＶ ＢＧＡボール用ランド２５３と導通していない。ここで、別層ＧＶプレーン２５の「別層」とは、ＧＶ配線層と別の層に配置されていることを意味する。

一対一接続型および共通接続型のＧＶ半田バンプ用ランド２５４の、ＬＳＩチップ領域２１における位置関係について説明する。本発明の第１の実施形態では、一対一接続型ＧＶ半田バンプ用ランド２５４は、ＬＳＩチップ領域２１における外周部に配置されていることが好ましい。また、共通接続型のＧＶ半田バンプ用ランド２５２は、ＬＳＩチップ領域２１における、外周部以外に配置されていることが好ましい。

ただし、上記の配置はあくまでも原則的なものであって、共通接続型のＧＶ半田バンプ用ランド２５２の一部が例外的にＬＳＩチップ領域２１における外周部に配置されることを制限するものではない。同様に、一対一接続型のＧＶ半田バンプ用ランド２５４の一部が例外的にＬＳＩチップ領域２１における外周部以外に配置されることを制限するものでもない。

本発明の第１の実施形態では、複数のＧＶ半田バンプ用ランド２５２、２５４のうち、ＬＳＩチップ領域における外周部に配置されたもの（２５４）だけでもＧＶ ＢＧＡボール用ランドの一部２５５と一対一接続することで、全てのＧＶ半田バンプ用ランド２５２、２５４について、対応するＧＶ半田バンプ１２１との接合状態を確認可能となる。この原理について説明する。

特許文献１に記載されているように、ＬＳＩチップ１０をパッケージ基板２０上に実装する際、両者の接合面に反りが発生する。図８は、ＬＳＩチップ１０およびパッケージ基板２０間の反りの測定例を示す図である。図８（ａ）は、第１のサンプルを常温で測定した場合のグラフである。図８（ｂ）は、第２のサンプルを常温で測定した場合のグラフである。図８（ｃ）は、第３のサンプルを常温で測定した場合のグラフである。図８（ｄ）は、第１のサンプルをピーク温度で測定した場合のグラフである。図８（ｅ）は、第２のサンプルをピーク温度で測定した場合のグラフである。図８（ｆ）は、第３のサンプルをピーク温度で測定した場合のグラフである。図８（ｇ）は、ＬＳＩチップ１０およびパッケージ基板２０の位置関係を示す側面図である。図８（ｈ）は、ＬＳＩチップ１０の測定ポイントを示す平面図である。

図８（ａ）〜図８（ｆ）の各グラフについて説明する。第１〜第３のサンプルには、複数の半田バンプが縦横に、全体として正方形になるように配置されている。この正方形の２本の対角線にかかる半田バンプを測定ポイントとし、グラフの横軸に示す。縦軸は、反りの量、すなわちＬＳＩチップ１０とパッケージ基板２０との間隔を示す。２本のグラフは、２本の対角線にそれぞれ対応する。

いずれの場合も、反りはＬＳＩチップ１０の外周部以外で最小、外周部で最大となる。すなわち、ＬＳＩチップ１０のうち、外周部以外がパッケージ基板２０と接合しやすく、反対に、外周部が接合しにくい。言い換えれば、ＬＳＩチップ１０の外周部がパッケージ基板２０と接合していれば、ＬＳＩチップ１０のその他の部分も接合されている、と言える。

本発明の第１の実施形態では、ＬＳＩチップ領域２１の外周部に配置されたＧＶ半田バンプ用ランド２５４を一対一接続型としている。その結果、外周部のＧＶ半田バンプ用ランド２５４と、対応するＧＶ半田バンプ１２２との接合状態は、個別に電気的に検査可能となっている。したがって、本発明の第１の実施形態による半導体装置では、全てのＳｉｇｎａｌ半田バンプ用ランド２３および対応するＳｉｇｎａｌ半田バンプ１２１と、外周部のＧＶ半田バンプ用ランド２５４および対応するＧＶ半田バンプ１２２とについて、接合状態を電気的に検査する、という方法を取ることによって、半導体装置における全ての半田バンプ用ランド２３、２５２、２５４および対応する半田バンプ１２１、１２２の接合状態が良好か否かを確認することが可能となる。

（第２の実施形態）
図９は、本発明の第２の実施形態による半導体装置の構成例を示す断面図である。本発明の第２の実施形態による半導体装置の構成要素および構成要素同士の接続関係は、本発明の第１の実施形態と同様であるので、詳細な説明を省略する。

図１０は、本発明の第２の実施形態によるパッケージ基板２０の構成例を示す平面図である。本発明の第２の実施形態によるパッケージ基板２０は、本発明の第１の実施形態における別層ＧＶプレーン２５の代わりに、同層ＧＶプレーン２６を具備する。本発明の第２の実施形態のパッケージ基板２０におけるその他の構成要素および構成要素同士の接続関係は、本発明の第１の実施形態と同様であるので、詳細な説明を省略する。

本発明の第２の実施形態では、共通接続型ＧＶ半田バンプ用ランド２５２と接続された同層ＧＶプレーン２６が、一対一接続型ＧＶ半田バンプ用ランド２５４に接続されたＧＶ配線２５１と、同じ層に配置されている。

本発明の第２の実施形態による半導体装置の検査方法は、本発明の第１の実施形態の場合とまったく同じであるので、詳細な説明を省略する。

本発明の第２の実施形態では、同層ＧＶプレーン２６を用いることで、パッケージ基板の積層数を節約することができる。これは、半導体装置の製造コスト削減につながる。

１ ＦＣＢＧＡパッケージ
１０ ＬＳＩチップ
１１ チップ内ＧＶ配線層
１２ 半田バンプ
１２１ Ｓｉｇｎａｌ半田バンプ
１２２ ＧＶ半田バンプ
２０ パッケージ基板
２１ ＬＳＩチップ領域
２２ Ｓｉｇｎａｌ配線
２３ Ｓｉｇｎａｌ半田バンプ用ランド
２４ Ｓｉｇｎａｌ ＢＧＡボール用ランド
２５ 別層ＧＶプレーン
２５１ ＧＶ配線
２５２ ＧＶ半田バンプ用ランド（共通接続型）
２５３ ＧＶ ＢＧＡボール用ランド（共通接続型）
２５４ ＧＶ半田バンプ用ランド（一対一接続型）
２５５ ＧＶ ＢＧＡボール用ランド（一対一接続型）
２６ 同層ＧＶプレーン
２７ ＢＧＡボール
２７１ Ｓｉｇｎａｌ ＢＧＡボール
２７２ ＧＶ ＢＧＡボール
２８ ＧＮＤプレーン

Claims (6)

1. 半導体チップと、
   前記半導体チップを実装するパッケージ基板と
   を具備し、
   前記半導体チップは、
   グランドまたは電源に対応するＧＶ（Ｇｒｏｕｎｄ／Ｖｏｌｔａｇｅ）半田バンプ
   を具備し、
   前記パッケージ基板は、
   外部回路に接続するＧＶＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）ボールと、
   前記ＧＶ半田バンプのうち、前記半導体チップの外周部に配置された外周部ＧＶ半田バンプと、前記ＧＶＢＧＡボールとを一対一で接続したＧＶ配線と、
   前記ＧＶ半田バンプのうち、前記半導体チップの外周部以外に配置された内周部ＧＶ半田バンプに接続されたＧＶプレーンと
   を具備する、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記半導体チップおよび前記パッケージ基板における実装面は、
   前記半導体チップにおける内周部より外周部の方が接合しにくい反り
   を具備し、
   前記半導体チップにおける外周部に配置された前記外周部ＧＶ半田バンプの全てについて接合状態を確認することで、前記半導体チップにおける全ての前記半田バンプの接合状態が確認される、半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記ＧＶプレーンは、前記ＧＶ配線とは別の層に配置されている、半導体装置。
4. 請求項１または２に記載の半導体装置において、
   前記ＧＶプレーンは、前記ＧＶ配線と同じ層に配置されている、半導体装置。
5. 請求項１〜４のいずれかに記載の半導体装置において、
   前記半導体チップの端子数は、前記パッケージ基板の前記端子数より多く設けられている、半導体装置。
6. 請求項１〜５のいずれかに記載の半導体装置におけるパッケージ基板。

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