KR101919661B1 - 멀티다이 집적회로의 폴트 위치 분석 장치 - Google Patents

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Abstract

본 출원은 멀티다이 집적회로에 관한 것으로, 좀 더 자세하게는 멀티다이 집적회로의 폴트 발생 위치를 분석할 수 있는 장치에 관한 것이다. 본 출원의 기술적 사상에 따른 멀티다이 집적회로의 폴트 위치 분석 장치는 다이 연결 배선의 일단에 연결되며, 테스트 신호를 상기 다이 연결 배선으로 전송하는 신호 입력부, 상기 다이 연결 배선의 타단에 연결되며, 상기 신호 입력부로부터 전송된 상기 테스트 신호를 반사하는 신호 반사부, 상기 다이 연결 배선의 상기 일단에 연결되며, 상기 신호 반사부로부터 반사된 테스트 신호를 수신하는 신호 수신부 및 상기 반사된 테스트 신호의 도달 시간에 기초하여 인터커넥션의 폴트 위치를 판단하는 폴트 위치 분석부를 포함한다. 본 출원의 기술적 사상의 실시 예에 따른 멀티다이 집적회로의 폴트 위치 분석 장치는 저비용으로 멀티다이 집적회로에서 폴트가 발생한 위치를 분석할 수 있다.

Description

멀티다이 집적회로의 폴트 위치 분석 장치{FAULT POSITION ANALYSIS DEVICE FOR MULTI-DIE INTEGRATED CIRCUIT}
본 출원은 멀티다이 집적회로에 관한 것으로, 좀 더 자세하게는 멀티다이 집적회로의 폴트 발생 위치를 분석할 수 있는 장치에 관한 것이다.
멀티다이(multi-die) 집적회로는 일반적으로 단일 패키지 내에 배치되는 복수의 다이를 이용하여 형성된다. 복수의 다이들을 결합하여 멀티다이 집적회로를 형성하는 과정에서 결함(fault)이 발생하는 경우, 결함이 발생한 다이 뿐만 아니라 정상적인 다이 역시 사용불능으로 될 수 있으며, 이는 필연적으로 제조 비용의 증가를 초래한다. 더불어, 일반적으로 멀티다이에 배치되는 다이들은 각각 서로 다른 제조사에 의하여 제조되며, 제조된 다이들을 연결하는 공정 역시 다른 제조사에 의하여 수행됨이 일반적이다. 따라서, 멀티다이에서 결함이 발생한 경우, 해당 결함이 어느 위치에서 발생하였는지의 여부를 분석하는 기술에 대한 요구가 요청되고 있다.
본 출원의 목적은 저비용으로 멀티다이 집적회로에서 폴트가 발생한 위치를 분석할 수 있는 멀티다이 집적회로의 폴트 위치 분석 장치를 제공하는데 있다.
본 출원의 기술적 사상에 따른 멀티다이 집적회로의 폴트 위치 분석 장치는 다이 연결 배선의 일단에 연결되며, 테스트 신호를 상기 다이 연결 배선로 전송하는 신호 입력부, 상기 다이 연결 배선의 타단에 연결되며, 상기 신호 입력부로부터 전송된 상기 테스트 신호를 반사하는 신호 반사부, 상기 다이 연결 배선의 상기 일단에 연결되며, 상기 신호 반사부로부터 반사된 테스트 신호를 수신하는 신호 수신부 및 상기 반사된 테스트 신호의 도달 시간에 기초하여 멀티다이 집적회로에서 폴트가 발생한 위치를 판단하는 폴트 위치 분석부를 포함한다.
실시 예로서, 상기 반사된 테스트 신호의 도달 시간이 기준 시간 보다 짧은 경우, 상기 신호 수신부는 상기 멀티다이 집적회로에서 폴트가 발생하였다고 판단한다.
실시 예로서, 상기 다이 연결 배선의 상기 타단에 연결된 다이에서 폴트가 발생할 때의 상기 반사된 테스트 신호의 도달 시간은 상기 다이 연결 배선에서 폴트가 발생할 때의 상기 반사된 테스트 신호의 도달 시간보다 길다.
실시 예로서, 상기 다이 연결 배선의 상기 일단에 연결된 다이에서 폴트가 발생할 때의 상기 반사된 테스트 신호의 도달 시간은 상기 다이 연결 배선에서 폴트가 발생할 때의 상기 반사된 테스트 신호이 도달 시간보다 짧다.
실시 예로서, 상기 신호 입력부는 직렬 연결된 제 1 및 제 2 트랜지스터를 포함하며, 상기 제 1 및 제 2 트랜지스터의 게이트에는 각각 제 1 및 제 2 활성화 신호가 입력되고, 상기 제 1 트랜지스터의 소스 및 상기 제 2 트랜지스터의 드레인은 상기 다이 연결 배선의 상기 일단에 연결된다.
실시 예로서, 싱기 제 1 트랜지스터는 PMOS 트랜지스터이고, 상기 제 2 트랜지스터는 NMOS 트랜지스터이다.
실시 예로서, 상기 신호 반사부는 직렬 연결된 제 3 및 제 4 트랜지스터를 포함하며, 상기 제 3 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트는 상기 다이 연결 배선의 상기 타단에 연결되고, 상기 제 3 트랜지스터의 소스 및 상기 제 4 트랜지스터의 드레인은 제 1 노드에 연결된다.
실시 예로서, 상기 신호 반사부는 직렬 연결된 제 5 및 제 6 트랜지스터를 더 포함하며, 상기 제 5 트랜지스터의 게이트 및 상기 제 6 트랜지스터의 게이트는 상기 제 1 노드에 연결되고, 상기 제 5 트랜지스터의 소스 및 상기 제 6 트랜지스터의 드레인은 제 1 저항에 연결된다.
실시 예로서, 상기 제 3 트랜지스터 및 상기 제 5 트랜지스터는 PMOS 트랜지스터이고, 상기 제 4 트랜지스터 및 상기 제 6 트랜지스터는 NMOS 트랜지스터이다.
실시 예로서, 상기 신호 수신부는 직렬 연결된 제 7 및 제 8 트랜지스터를 포함하며, 상기 제 7 트랜지스터의 게이트 및 상기 제 8 트랜지스터의 게이트는 상기 다이 연결 배선의 상기 일단에 연결되고, 상기 제 7 트랜지스터의 소스 및 상기 제 8 트랜지스터의 드레인은 제 2 노드에 연결된다.
실시 예로서, 상기 신호 수신부는 직렬 연결된 제 9 트랜지스터 및 제 10 트랜지스터를 더 포함하며, 상기 제 9 트랜지스터의 게이트 및 상기 제 10 트랜지스터의 게이트는 상기 제 2 노드에 연결되고, 상기 제 9 트랜지스터의 소스 및 상기 제 10 트랜지스터의 드레인은 제 2 저항에 연결된다.
실시 예로서, 상기 제 7 트랜지스터 및 상기 제 9 트랜지스터는 PMOS 트랜지스터이고, 상기 제 8 트랜지스터 및 상기 제 10 트랜지스터는 NMOS 트랜지스터이다.
실시 예로서, 상기 신호 입력부, 상기 신호 반사부 및 상기 신호 수신부 중 적어도 하나는 SoC 다이의 물리 영역에 구비된다.
본 출원의 기술적 사상의 실시 예에 따른 멀티다이 집적회로의 폴트 위치 분석 장치는 저비용으로 멀티다이 집적회로에서 폴트가 발생한 위치를 분석할 수 있다.
도 1은 멀티다이 집적회로를 보여주는 블록도이다.
도 2는 도 1의 멀티다이 집적회로의 A-A' 방향으로의 횡단면을 보여주는 도면이다.
도 3은 본 출원의 기술적 사상의 실시 예에 따른 폴트 위치 분석 장치를 보여주는 블록도이다.
도 4는 도 3의 폴트 위치 테스트 회로를 좀더 구체적으로 보여주는 블록도이다.
도 5는 도 4의 폴트 위치 테스트 회로를 좀더 자세히 보여주는 회로도이다.
도 6은 아무런 폴트가 발생하지 않았을 때의 시뮬레이션 결과를 보여주는 도면이다.
도 7은 다이 연결 배선의 제 4 노드(또는 제 2 포트) 측면에서 폴트가 발생했을 때의 시뮬레이션 결과를 보여주는 도면이다.
도 8 은 다이 연결 배선 자체에서 폴트가 발생했을 때의 도면이다.
도 9는 다이 연결 배선의 제 1 노드(또는 제 1 포트) 측면에서 폴트가 발생했을 때의 시뮬레이션 결과를 보여주는 도면이다.
도 10은 도 6 내지 도 9의 시뮬레이션 결과를 비교하는 도면이다.
도 11a 내지 도 11c는 폴트 위치 분석 장치가 멀티다이 집적회로에 배치되는 일 예들을 보여주는 도면들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
도 1은 멀티다이 집적회로(1000)를 보여주는 블록도이다. 도 1을 참조하면, 멀티다이 집적회로(1000)는 인터포저(1300)의 상부 표면에 배치된 제 1 다이(1100)와 제 2 다이(1200)를 포함한다.
예를 들어, 제 1 다이(1100)와 제 2 다이(1200)는 인터포저(1300)와 직접 물리적 접촉을 할 수 있다. 다른 예로, 제 1 다이(1100)와 제 2 다이(1200)는 하나 이상의 회로 구조를 포함할 수 있는 하나 이상의 중재 IC 제조 공정 층을 통하여 인터포저(1300)와 결합할 수 있다.
제 1 다이(1100)와 제 2 다이(1200)는 상이한 유형의 회로 또는 칩 중의 임의의 것을 구현할 수 있다. 예를 들면, 제 1 다이(1100)와 제 2 다이(1200)는 메모리, 프로세서, 또는 프로그래머블 IC로서 구현될 수 있다. 다른 예로서, 제 1 다이(1100)는 메모리를 구현하고, 제 2 다이(1200)는 프로세서 또는 프로그래머블 IC를 구현할 수 있다. 또 다른 예로서, 제 1 다이(1100)와 제 2 다이(1200) 중의 적어도 하나는 용도 지정 IC 또는 혼합 신호 IC를 구현할 수 있다.
이하에서는, 설명의 편의를 위하여, 제 1 다이(1100)는 HBM 메모리 다이로 구현되고, 제 2 다이(1200)는 SoC, CPU, GPU 등과 같은 프로세서 또는 프로그래머블 다이로 구현된다고 가정될 것이다.
계속해서 도 1을 참조하면, 인터포저(1300)는 제 1 다이(1100)의 선택된 패드를 제 2 다이(110)의 선택된 패드와 결합함으로써 제 1 다이(1100)와 제 2
다이(1200)를 통신가능하도록 연결할 수 있다. 이 경우에 인터포저(1300)에 의해 실행되는 제 1 다이(1100)와 제 2 다이(1200) 사이의 접속은 다이 간 접속(inter-die connection)이라 칭해질 수 있다.
다이 간 접속은, 예를 들어, 제 1 다이에서 시작하고 제 1 다
이(1100)와 제 2 다이(1200) 간의 경계를 가로지르는 신호 경로를 칭할 수 있다. 다이 간 접속은 제 3 다이(미도시)로 연속되거나 제 2 다이(1200)로부터 제 1 다이(1100)로 루프백하는 것에 관계없이 다이들 간의 추가의 경계를 가로지를 수 있다.
경계가 제 1 다이(1100)와 제 2 다이(1200) 사이에 형성되거나, 제 1 다이(1100)와 인터포저(1300) 사이에 형성되거나, 제 2 다이(1200)와 인터포저(1300) 사이에 형성되거나, 또는 이들의 임의의 다른 조합으로 되는 것에 관계없이 2개의 다이 사이의 경계를 가로지를 때, 다이 간 접속은 2개의 다이를 통신적으로 연결하기 위해 사용되는 소정 회로 구조를 포함할 수도 있다.
설명의 편의 상, 이하에서는 인터포저(1300)의 상부에 단지 2 개의 다이가 배치된다고 가정될 것이다. 다만, 이는 예시적인 것이며, 본 출원의 기술적 사상은 이에 한정되지 않음이 이해될 것이다. 예를 들어, 3개 이상의 다이가 인터포저(1300) 위에 배치될 수 있다.
도 2는 도 1의 멀티다이 집적회로(1000)의 A-A' 방향으로의 횡단면을 보여주는 도면이다. 도 2를 참조하면, 패키지 기판(1400)의 상부에 인터포저(1300)가 배치되고, 인터포저(1300)의 상부에는 제 1 다이(1100) 및 제 2 다이(1200)가 배치된다.
제 1 다이(1100)는 복수의 DRAM 다이들(1110~1140)이 로직 다이(1150) 상부에 적층된 구조를 갖는 HBM 메모리의 형태로 구현된다. 다만, 이는 예시적인 것이며, 본 출원의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 로직 다이(1150) 상부에는 DRAM 다이 이외에도 Flash 메모리 다이와 같은 복수의 불휘발성 메모리 다이들이 배치될 수 있다.
제 2 다이(1200)는 SoC 다이로 구현된다. 다만, 이는 예시적인 것이며, 본 출원의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 제 2 다이(1200)는 SoC 다이 이외에도, CPU 다이 또는 GPU 다이로 구현될 수 있으며, SoC 다이, CPU 다이, GPU 다이 중 선택된 적어도 2개의 다이가 함께 배치되도록 구현될 수도 있다.
제 1 다이(1100)와 제 2 다이(1200)는 각각 제 1 물리 영역(1151)과 제 2 물리 영역(1211)을 포함하며, 제 1 물리 영역(1151)과 제 2 물리 영역(1211)은 다이 연결 배선(10)에 의하여 서로 연결됨으로써, 제 1 다이(1100)와 제 2 다이(1200) 사이의 통신 기능을 제공한다.
인터포저(1300)는 IC 제조 공정의 하나 이상의 층으로 형성된 다이로서 구현될 수 있다. 인터포저(1300)는 적어도 하나의 금속화 층을 포함할 수 있으며, 적당한 절연층 또는 비전도층으로 분리된 복수의 금속화 층을 포함할 수 있다. 금속화 층은 제 1 다이(1100)의 물리 영역(1151)을 제 2 다이(1200)의 물리 영역(1211)에 결합하는 다이 연결 배선(10)을 구현할 수 있다.
일 실시 예에 있어서, 제 1 다이(1100)의 물리 영역(1151)과 제 2 다이(1200)의 물리 영역(1211)은 마이크로 범프를 통하여 인터포저(1300)의 다이 연결 배선(10)과 연결될 수 있다. 마이크로 범프는 일반적으로 각 다이(1100, 1200)의 패드(미도시)를 인터포저(1300)의 패드(미도시)에 전기적으
로 결합하는 솔더 볼(solder ball)일 수 있다.
다이 연결 배선들(10)은 상이한 다이들을 결합하는 인터포저(1300) 내의 효과적 상호접속 선로이다. 예를 들면, 다이 연결 배선들(10)은 제 1 다이(1100)의 하나 이상의 패드를 제 2 다이(1200)의 하나 이상의 패드와 결합할 수 있다. 도시된 바와 같이, 다이 연결 배선(10)은 예를 들어 인터포저(1300)의 상부 표면 아래에 배치될 수 있다.
한편, 멀티다이 집적회로(1000)는 다이 연결 배선(10)을 통하여 제 1 다이(1100)와 제 2 다이(1200)가 서로 연결되어 있는 구조이다. 따라서 제 1 다이(1100), 제 2 다이(1200), 다이 연결 배선(10) 중 어느 하나에 폴트(fault)가 발생하면, 해당 멀티다이 집적회로(1000) 전체가 모두 불량으로 처리되는 위험이 있다.
특히, 실질적으로, 제 1 다이(1100)와 같은 메모리 다이를 개발하는 회사, 제 2 다이(1200)와 같은 SoC 다이를 개발하는 회사, 그리고 제 1 다이(1100)와 제 2 다이(1200)를 인터포저(1300)의 다이 연결 배선(10)을 통하여 연결하는 회사가 각기 다를 수 있다는 점을 감안할 때, 멀티다이 집적회로(1000)의 어느 부분, 즉 제 1 다이(1100), 제 2 다이(1200) 및 인터포저(1300) 중 어느 부분에 폴트가 발생하였는지를 밝혀내는 것은 불량 멀티다이 집적회로에 대한 책임소재를 밝히는 것으로 매우 중요하다.
이하에서는, 낮은 비용으로 멀티다이 집적회로(1000)의 폴트 발생 위치를 분석할 수 있는 본 출원의 기술적 사상의 실시 예에 따른 폴트 위치 분석 장치가 자세히 설명될 것이다.
도 3은 본 출원의 기술적 사상의 실시 예에 따른 폴트 위치 분석 장치(100)를 보여주는 블록도이다. 도 3을 참조하면, 폴트 위치 분석 장치(100)는 폴트 위치 테스트 회로(110) 및 폴트 위치 분석부(120)를 포함한다.
폴트 위치 테스트 회로(110)는 마이크로 범프(11)를 통하여 인터포저의 다이 연결 배선(10)의 일단에 연결되며, 다이 연결 배선(10)을 향하여 테스트 신호를 전송한다. 폴트 위치 테스트 회로(110)는 마이크로 범프(12)를 통항 인터포저의 다이 연결 배선(10)의 타단에 연결되며, 다이 연결 배선(10)으로부터 반사된 테스트 신호를 수신한다.
폴트 위치 분석부(120)는 폴트 위치 테스트 회로(110)로부터 테스트 신호 및 반사된 테스트 신호에 대한 정보를 수신한다. 예를 들어, 폴트 위치 분석부(120)는 테스트 신호의 전송 시점 및 반사된 테스트 신호의 도달 시점에 대한 정보(이하, 도달 시간에 대한 정보)를 폴트 위치 테스트 회로(110)로부터 수신한다. 폴트 위치 분석부(120)는 반사된 테스트 신호의 도달 시간에 대한 정보에 기초하여, 폴트가 발생한 위치가 어느인지를 판단한다.
도 4는 도 3의 폴트 위치 테스트 회로(110)를 좀더 구체적으로 보여주는 블록도이다. 도 4를 참조하면, 폴트 위치 테스트 회로(110)는 신호 입력부(111), 신호 반사부(112) 및 신호 수신부(113)를 포함한다.
신호 입력부(111)는 다이 연결 배선(10)의 일단에 마이크로 범프(11)를 통하여 연결된다. 신호 입력부(111)는, 예를 들어, 제 2 다이(1200)에서 구현되거나 제 2 다이(1200)에 연결되며, 다이 연결 배선(10)을 향하여 테스트 신호(TS)를 전송한다.
신호 반사부(112)는 다이 연결 배선(10)의 타단에 마이크로 범프(12)를 통하여 연결되다. 신호 반사부(112)는, 예를 들어, 제 1 다이(1100)에서 구현되거나 제 1 다이(1100)에 연결되며, 다이 연결 배선(10)을 통하여 수신된 신호를 반사한다
신호 수신부(113)는 다이 연결 배선(10)의 일단에 마이크로 범프(11)를 통하여 연결된다. 신호 수신부(113)는, 예를 들어, 제 2 다이(1200)에서 구현되거나 제 2 다이(1200)에 연결되며, 신호 반사부(112)로부터 반사된 테스트 신호(RS)를 수신한다. 신호 수신부(113)는 이후 반사된 테스트 신호의 도달 시간에 대한 정보를 폴트 위치 분석부(120)에 제공한다.
한편, 폴트 위치 분석부(120)는 반사된 테스트 신호의 도달 시간에 대한 정보에 기초하여, 폴트가 발생한 위치를 판단한다. 구체적으로, 폴트 위치 분석부(120)는 다이 연결 배선(10)의 마이크로 범프(11)(또는 마이크로 범프(11)에 연결된 다이), 다이 연결 배선(10)의 마이크로 범프(12)(또는 마이크로 범프(12)에 연결된 다이) 그리고 다이 연결 배선(10) 그 자체 중 어느 곳에서 폴트가 발생하였는지의 여부를 결정한다.
도 5는 도 4의 폴트 위치 테스트 회로(110)를 좀더 자세히 보여주는 회로도이다.
도 5를 참조하면, 신호 입력부(111)는 직렬 연결된 두 개의 트랜지스터들을 포함한다. 구체적으로, 신호 입력부(111)는 직렬 연결된 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하며, PMOS 트랜지스터와 NMOS 트랜지스터의 게이트에는 각각 제 1 활성화 신호(EN1)와 제 2 활성화 신호(EN2)가 제공된다. 제 1 활성화 신호(EN1) 및 제 2 활성화 신호(EN2)는, 예를 들어, 도 5에 도시된 바와 같은 듀티 비가 1인 신호가 사용될 수 있다. 제 1 활성화 신호(EN1) 및 제 2 활성화 신호(EN2)는, 예를 들어, 폴트 위치 분석을 위한 테스트 신호(TS)로 사용될 수 있다.
한편, 신호 입력부(111)의 PMOS 트랜지스터의 소스와 NMOS 트랜지스터의 드레인은 제 1 노드(node 1)에서 서로 연결되며, 제 1 노드는 마이크로 범프(11)를 통하여 다이 연결 배선(10)에 연결된다.
신호 반사부(112)는 4개의 트랜지스터들 및 1개의 저항을 포함한다. 구체적으로, 신호 반사부(112)는 직렬 연결된 PMOS 트랜지스터와 NOMS 트랜지스터를 포함하며, 해당 PMOS 트랜지스터와 NMOS 트랜지스터의 각 게이트는 제 4 노드(node 4)에서 서로 연결된다. 제 4 노드는 마이크로 범프(12)를 통하여 다이 연결 배선(10)에 연결된다. 또한, 해당 PMOS 트랜지스터의 소스와 NMOS 트랜지스터의 드레인은 제 5 노드(node 5)에서 서로 연결된다.
신호 반사부(112)는 직렬 연결된 PMOS 트랜지스터와 NMOS 트랜지스터를 더 포함하며, 해당 PMOS 트랜지스터와 NMOS 트랜지스터의 각 게이트는 제 5 노드(node 5)에서 서로 연결되고, 당 PMOS 트랜지스터의 소스와 NMOS 트랜지스터의 드레인은 제 6 노드(node 6)에서 서로 연결된다. 제 6 노드는 저항을 통하여 접지전압에 연결된다.
신호 수신부(112)는, 신호 반사부(112)와 유사하게, 4개의 트랜지스터들 및 1개의 저항을 포함한다. 구체적으로, 신호 수신부(114)는 직렬 연결된 PMOS 트랜지스터와 NOMS 트랜지스터를 포함하며, 해당 PMOS 트랜지스터와 NMOS 트랜지스터의 각 게이트는 제 1 노드(node 1)에서 서로 연결된다. 제 1 노드는 마이크로 범프(11)를 통하여 다이 연결 배선(10)에 연결된다. 또한, 해당 PMOS 트랜지스터의 소스와 NMOS 트랜지스터의 드레인은 제 2 노드(node 2)에서 서로 연결된다.
신호 수신부(114)는 직렬 연결된 PMOS 트랜지스터와 NMOS 트랜지스터를 더 포함하며, 해당 PMOS 트랜지스터와 NMOS 트랜지스터의 각 게이트는 제 2 노드(node 2)에서 서로 연결되고, 해당 PMOS 트랜지스터의 소스와 NMOS 트랜지스터의 드레인은 제 3 노드(node 3)에서 서로 연결된다. 제 3 노드는 저항을 통하여 접지전압에 연결된다.
도 6 내지 도 10은 도 5의 폴트 위치 테스트 회로의 시뮬레이션 결과를 예시적으로 보여주는 도면들이다. 구체적으로, 도 6은 아무런 폴트가 발생하지 않았을 때의 시뮬레이션 결과를 보여주는 도면이다. 도 7은 다이 연결 배선(10)의 제 4 노드(node 4)(또는 제 2 포트(port 2)) 측면에서 폴트가 발생했을 때의 시뮬레이션 결과를 보여주는 도면이다. 도 8 은 다이 연결 배선(10) 자체에서 폴트가 발생했을 때의 도면이다. 도 9는 다이 연결 배선(10)의 제 1 노드(node 1)(또는 제 1 포트(port 1)) 측면에서 폴트가 발생했을 때의 시뮬레이션 결과를 보여주는 도면이다. 도 10은 도 6 내지 도 9의 시뮬레이션 결과를 비교하는 도면이다.
도 6을 참조하면, 아무런 폴트가 발생하지 않는 경우, 테스트 신호(EN1, EN2)가 전송된 후로부터 제 3 노드 (node 3)에 반사된 테스트 신호가 수신되기까지 비교적 긴 시간이 소요된다. 예를 들어, 도 6에 도시된 바와 같이, 아무런 폴트가 발생하지 않는 경우에 반사된 테스트 신호의 도달 시간은 약 52.1ps(picosecond)가 소요될 수 있다.
도 7을 참조하면, 제 4 노드(node 4)(또는, 제 2 포트(port 2))의 측면에서 폴트가 발생하는 경우, 테스트 신호가 전송된 후로부터 제 노드에 반사된 테스트 신호가 수신되기까지의 시간은 도 6에 비하여 짧은 시간이 소요된다. 예를 들어, 도 7에 도시된 바와 같이, 제 4 노드의 측면에서 폴트가 발생한 경우에 반사된 테스트 신호의 도달 시간은 약 28.5ps가 소요될 수 있다.
한편, 제 4 노드(node 4)(또는, 제 2 포트(port 2))의 측면에서 폴트가 발생하는 경우로는, 예를 들어, 마이크로 범프(12)의 연결 불량으로 인하여 폴트가 발생한 경우, 신호 반사부(112) 또는 신호 반사부(112)가 설치되거나 연결된 다이의 결함으로 인하여 폴트가 발생한 경우 등이 있을 수 있다. 예를 들어, 제 1 다이(1100, 도 2 참조)오 같은 메모리 다이에서 폴트가 발생한 경우가 이에 해당할 수 있다.
도 8을 참조하면, 다이 연결 배선(10)에서 폴트가 발생하는 경우, 테스트 신호가 전송된 후로부터 제 노드에 반사된 테스트 신호가 수신되기까지의 시간은 도 7에 비하여 짧은 시간이 소요된다. 예를 들어, 도 8에 도시된 바와 같이, 다이 연결 배선(10)에서 폴트가 발생한 경우에 반사된 테스트 신호의 도달 시간은 약 18.4ps가 소요될 수 있다.
도 9를 참조하면, 제 1 노드(node 1)(또는, 제 1 포트(port 1))의 측면에서 폴트가 발생하는 경우, 테스트 신호가 전송된 후로부터 제 노드에 반사된 테스트 신호가 수신되기까지의 시간은 도 8에 비하여 짧은 시간이 소요된다. 예를 들어, 도 9에 도시된 바와 같이, 제 1 노드의 측면에서 폴트가 발생한 경우에 반사된 테스트 신호의 도달 시간은 약 17.2ps가 소요될 수 있다.
한편, 제 1 노드(node 1)(또는, 제 1 포트(port 1))의 측면에서 폴트가 발생하는 경우로는, 예를 들어, 마이크로 범프(11)의 연결 불량으로 인하여 폴트가 발생한 경우, 신호 입력부(112) 또는 신호 입력부(112)가 설치되거나 연결된 다이의 결함으로 인하여 폴트가 발생한 경우 등이 있을 수 있다. 예를 들어, 제 2 다이(1200, 도 2 참조)오 같은 SoC 다이에서 폴트가 발생한 경우가 이에 해당할 수 있다.
도 10을 참조하면, 폴트의 발생 위치에 따른 반사된 테스트 신호의 도달 시간의 차이가 예시적으로 도시되어 있다. 도 10에 도시된 바와 같이, 반사된 테스트 신호의 도달 시간의 길이는 아무런 폴트가 발생하지 않은 경우, 제 2 포트에서 폴트가 발생한 경우, 다이 연결 배선에서 포트가 발생한 경우, 제 1 포트에서 폴트가 발생한 경우의 순서로 정렬될 수 있다.
따라서, 포트 위치 분석부(120)는 반사된 테스트 신호의 도달 시간에 기초하여 폴트가 발행한 위치를 정확히 분석할 수 있다. 예를 들어, 포트 위치 분석부(120)는 반사된 테스트 신호의 도달 시간을 미리 측정된 기준시간과 비교함으로써 폴트가 발생한 위치를 분석할 수 있다.
한편, 상술한 설명은 예시적인 것이며, 본 출원의 기술적 사상은 이에 한정되지 않음이 이해될 것이다. 예를 들어, 본 출원의 기술분야에서 통샹의 지식을 가진 자는 본 출원의 기술적 범주를 벗어나지 않는 범위 내에서 본 출원의 기술적 사상을 다양하게 적용 및 응용할 수 있다.
예를 들어, 도 5에서, 신호 입력부(111)는 2개의 트랜지스터들로 구현되고, 신호 반사부(112) 및 신호 수신부(113)는 각각 4개의 트랜지스터들로 구현되는 것으로 설명되었다. 다만 이는 예시적인 것이며, 본 출원의 기술적 사상은 이에 한정되지 않음이 이해될 것이다. 예를 들어, 신호 입력부(111), 신호 반사부(112), 신호 수신부(113)는 하나 이상의 트랜지스터들을 더 포함하여 구현될 수 있고, 하나 이상의 능동소자 또는 피동수자를 더 포함하여 구현될 수도 있다. 다른 예로, 신호 반사부(112) 및 신호 수신부(114)는 각각 4개의 트랜지스터들이 아닌, 서로 직렬 연결된 단지 2개의 트랜지스터들만을 포함하도록 구현될 수도 있다.
다른 예로, 앞선 설명에서는 폴트 위치를 분석하기 위하여 반사 신호를 디지털로 처리하기 위한 회로 및 그 방법이 설명되었다. 다만 이는 예시적인 것이며, 본 출원의 기술적 사상은 이에 한정되지 않음이 이해될 것이다. 예를 들어, 반사 신호는 다이 연결 배선의 길이 또는 고장의 정도에 따라 여러 형태의 신호로 표현될 수 있다. 따라서, 예를 들어, 앞선 설명과 같은 디지털 신호를 처리하는 회로 대신에, 반사 신호의 도달 시간을 측정하기 위한 센서가 사용될 수도 있다. 그리고 이러한 센서 역시 본 출원의 기술적 사상에 따른 폴트 위치 분석 장치에 속함이 이해될 것이다.
한편, 본 출원의 기술적 사상에 따른 폴트 위치 분석 장치(100)는 다양한 형태로 멀티다이 집적회로에 설치될 수 있다. 예를 들어, 도 11a에 도시된 바와 같이, 폴트 위치 분석 장치(100)는 제 2 다이(1200)와 같은 SoC 다이에 설치될 수 있다. 다른 예로, 도 11b에 도시된 바와 같이, 폴트 위치 분석 장치(100)는 제 1 다이(1100)와 같은 메모리 다이에 설치될 수 있다. 다른 예로, 도 11c에 도시된 바와 같이, 폴트 위치 분석 장치(100)의 일부(100_1)는 제 1 다이(1100)에 설치되고, 폴트 위치 분석 장치(100)의 일부(100_2)는 제 2 다이(1200)에 설치될 수 있다.
한편, 폴트 위치 분석 장치(100)는 멀티다이 집적회로의 외부에서 별도의 테스트 장치로 구비될 수도 있으며, 이 경우 폴트 위치 분석 장치(100)의 폴트 위치 테스트 회로(110)는 패드를 통하여 각 다이에 연결될 수도 있다. 또한, 폴트 위치 분석 장치(100) 중 폴트 위치 테스트 회로(110)는 도 11a 내지 도 11b와 유사하게 멀티다이 집적회로에 설치되고, 폴트 분석부(120)는 멀티다이 집적회로의 외부에 별도에 구비될 수도 있다.
한편, 상술한 설명은 예시적인 것이며, 본 출원의 기술적 사상은 이에 한정되지 않음이 이해될 것이다. 예를 들어, 하나 이상의 실시형태는 하드웨어로 또는 하드웨어와 소프트웨어의 조합으로 실현될 수 있다. 하나 이상의 실시 형태는 하나의 시스템에 집중된 형태로 또는 다른 요소들이 수 개의 상호접속된 시스템에 분산되어 있는 경우 분산 형태로 실현될 수 있다. 여기에서 개시된 방법들의 적어도 일부를 실시하도록 적응된 임의 종류의 데이터 처리 시스템 또는 다른 장치도 적합할 수 있다. 또한, 하나 이상의 실시형태는 또한 여기에서 개시한 방법들을 구현하는 모든 특징들을 포함한 컴퓨터 프로그램 제품 등의 장치에 내포될 수 있다. 그러한 장치는 메모리 및 프로세서를 구비한 시스템에서 로딩 및 실행될 때 시스템으로 하여금 이 명세서에서 개시된 기능들의 적어도 일부를 수행하게 하는 프로그램 코드를 저장한 데이터 기억 매체, 예를 들면 컴퓨터 사용가능 또는 컴퓨터 판독가능 매체를 포함할 수 있다. 이러한 적용 예 및 확장 예는 모두 본 출원의 기술적 사상의 범주에 속함이 역시 이해될 것이다.
1000: 멀티다이 집적 회로
1100: 제 1 다이
1200: 제 2 다이
1300: 인터포저
1400: 패키지 기판
100: 폴트 위치 분석 장치
110: 폴트 위치 테스트 회로
120: 폴트 위치 분석부
10: 다이 연결 배선

Claims (13)

  1. 다이 연결 배선의 일단에 연결되며, 테스트 신호를 상기 다이 연결 배선으로 전송하는 신호 입력부;
    상기 다이 연결 배선의 타단에 연결되며, 상기 신호 입력부로부터 전송된 상기 테스트 신호를 반사하는 신호 반사부;
    상기 다이 연결 배선의 상기 일단에 연결되며, 상기 신호 반사부로부터 반사된 테스트 신호를 수신하는 신호 수신부; 및
    상기 반사된 테스트 신호의 도달 시간에 기초하여 멀티다이 집적회로에서 폴트가 발생한 위치를 판단하는 폴트 위치 분석부를 포함하는, 멀티다이 집적회로의 폴트 위치 분석 장치.
  2. 제 1 항에 있어서,
    상기 반사된 테스트 신호의 도달 시간이 기준 시간보다 짧은 경우, 상기 신호 수신부는 폴트가 발생하였다고 판단하는, 멀티다이 집적회로의 폴트 위치 분석 장치.
  3. 제 2 항에 있어서,
    상기 다이 연결 배선의 상기 타단에 연결된 다이에서 폴트가 발생할 때의 상기 반사된 테스트 신호의 도달 시간은 상기 다이 연결 배선에서 폴트가 발생할 때의 상기 반사된 테스트 신호의 도달 시간보다 긴, 멀티다이 집적회로의 폴트 위치 분석 장치.
  4. 제 3 항에 있어서,
    상기 다이 연결 배선의 상기 일단에 연결된 다이에서 폴트가 발생할 때의 상기 반사된 테스트 신호의 도달 시간은 상기 다이 연결 배선에서 폴트가 발생할 때의 상기 반사된 테스트 신호의 도달 시간보다 짧은, 멀티다이 집적회로의 폴트 위치 분석 장치.
  5. 제 1 항에 있어서,
    상기 신호 입력부는 직렬 연결된 제 1 및 제 2 트랜지스터를 포함하며, 상기 제 1 및 제 2 트랜지스터의 게이트에는 각각 제 1 및 제 2 활성화 신호가 입력되고, 상기 제 1 트랜지스터의 소스 및 상기 제 2 트랜지스터의 드레인은 상기 다이 연결 배선의 상기 일단에 연결된, 멀티다이 집적회로의 폴트 위치 분석 장치.
  6. 제 5 항에 있어서,
    상기 제 1 트랜지스터는 PMOS 트랜지스터이고, 상기 제 2 트랜지스터는 NMOS 트랜지스터인, 멀티다이 집적회로의 폴트 위치 분석 장치.
  7. 제 5 항에 있어서,
    상기 신호 반사부는 직렬 연결된 제 3 및 제 4 트랜지스터를 포함하며, 상기 제 3 트랜지스터의 게이트 및 상기 제 4 트랜지스터의 게이트는 상기 다이 연결 배선의 상기 타단에 연결되고, 상기 제 3 트랜지스터의 소스 및 상기 제 4 트랜지스터의 드레인은 제 1 노드에 연결된, 멀티다이 집적회로의 폴트 위치 분석 장치.
  8. 제 7 항에 있어서,
    상기 신호 반사부는 직렬 연결된 제 5 및 제 6 트랜지스터를 더 포함하며, 상기 제 5 트랜지스터의 게이트 및 상기 제 6 트랜지스터의 게이트는 상기 제 1 노드에 연결되고, 상기 제 5 트랜지스터의 소스 및 상기 제 6 트랜지스터의 드레인은 제 1 저항에 연결된, 멀티다이 집적회로의 폴트 위치 분석 장치.
  9. 제 8 항에 있어서,
    상기 제 3 트랜지스터 및 상기 제 5 트랜지스터는 PMOS 트랜지스터이고, 상기 제 4 트랜지스터 및 상기 제 6 트랜지스터는 NMOS 트랜지스터인, 멀티다이 집적회로의 폴트 위치 분석 장치.
  10. 제 8 항에 있어서,
    상기 신호 수신부는 직렬 연결된 제 7 및 제 8 트랜지스터를 포함하며, 상기 제 7 트랜지스터의 게이트 및 상기 제 8 트랜지스터의 게이트는 상기 다이 연결 배선의 상기 일단에 연결되고, 상기 제 7 트랜지스터의 소스 및 상기 제 8 트랜지스터의 드레인은 제 2 노드에 연결된, 멀티다이 집적회로의 폴트 위치 분석 장치.
  11. 제 10 항에 있어서,
    상기 신호 수신부는 직렬 연결된 제 9 트랜지스터 및 제 10 트랜지스터를 더 포함하며, 상기 제 9 트랜지스터의 게이트 및 상기 제 10 트랜지스터의 게이트는 상기 제 2 노드에 연결되고, 상기 제 9 트랜지스터의 소스 및 상기 제 10 트랜지스터의 드레인은 제 2 저항에 연결된, 멀티다이 집적회로의 폴트 위치 분석 장치.
  12. 제 11 항에 있어서,
    상기 제 7 트랜지스터 및 상기 제 9 트랜지스터는 PMOS 트랜지스터이고, 상기 제 8 트랜지스터 및 상기 제 10 트랜지스터는 NMOS 트랜지스터인, 멀티다이 집적회로의 폴트 위치 분석 장치.
  13. 제 1 항에 있어서,
    상기 신호 입력부, 상기 신호 반사부 및 상기 신호 수신부 중 적어도 하나는 SoC 다이의 물리 영역에 구비되는, 멀티다이 집적회로의 폴트 위치 분석 장치.
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* Cited by examiner, † Cited by third party
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060232292A1 (en) 2005-04-13 2006-10-19 Kazutoshi Shimizume Semiconductor integrated circuit and method for testing connection state between semiconductor integrated circuits
KR101463674B1 (ko) 2010-06-28 2014-11-20 자일링크스 인코포레이티드 다이 대 다이 접착을 테스트하는 집적 회로 및 방법

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