JP5012908B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本件は、表面にＩ/Ｏセル及び外部接続用端子が並列に配列して設けられてなる半導体装置及びその製造方法に関し、特に上記の配列が表面に複数並設されてなる半導体装置を対象とする。
従来より、半導体チップでは、その表面の外周に沿って、その内部回路を外部と電気的に接続するための複数のボンディングパッドが配置されている。
これらのボンディングパッドには、所定のアセンブリ工程において、例えば金製のボンディングワイヤによりリードフレーム等の外部端子が接続される。
また、ボンディングパッドは、ボンディングワイヤを接続するためのパッドとして機能する他、当該半導体チップの特性検査等の電気的検査を行うときにテスタのプローブ針を接触させるための当接部位としても機能する。この場合、電気的検査を行うときにボンディングパッドにテスタのプローブ針を接触させる際に、ボンディングパッドの表面にプローブ痕と称される傷が残る。
近年では、半導体装置には更なる高集積化・高機能化の要請が高まっており、半導体チップの小型化が要求されると共に、半導体チップにはより多くの電極が設けられるようになっている。これに対応すべく、半導体チップ表面の限られた領域内により多くのボンディングパッドを設ける必要がある。
ところがこの場合、ボンディングパッドの領域を縮小すると、ボンディングパッドの表面のプローブ痕がボンディングパッドからはみ出し、プローブ針のボンディングパッドへの電気的接続が不十分となるという問題がある。
この問題に対処すべく、例えば特許文献１のように、ボンディングパッドを回路領域の入出力回路領域に配置し、ボンディングパッドの十分な領域を確保するという方策が採られている。更に特許文献２のように、ボンディングパッドを入出力回路領域から一部はみ出るように形成し、更にボンディングパッドの領域を確保するという方策もある。
特開平１１−３０７６０１号公報 ＷＯ２００４／９３１９１号公報 特開平９−２４６３１４号公報
近時では、半導体装置の高集積化・高機能化の要請は益々高まっており、例えば特許文献３のように、ボンディングパッドを２列に並列させて形成することが提案されている。因みに特許文献１では、図３でボンディングパッドを１列に形成した場合、図５及び図６で一列のボンディングパッドを交互に並び替えた場合を例示している。
上記のような諸構成が開示された特許文献１を特許文献２（，３）に適用し、ボンディングパッドが配置されたＩ／Ｏセルを入出力回路領域に２列に並列されることが考えられる。しかしながらこの場合、接続するボンディングワイヤの長さが各列で極めて不均一となり、このボンディングワイヤの当該距離差に起因して半導体チップの集積回路の特性劣化が発生する。またこの場合、テスタのプローブ針の配置状態も各列で不均一となり、当該不均一に起因してプローブ針に特性差（Ｌ，Ｒ，Ｃの差異）が発生し、正確な検査結果が得られないという問題がある。
本件は、上記の課題に鑑みてなされたものであり、外部接続用端子が配置されたＩ／Ｏセルを２列に並列した構成の半導体装置において、第１列と第２列とで隣接する外部接続用端子間の距離を可及的に短縮させ、電気的検査時におけるプローブ針の外部接続用端子への電気的接続を十分に確保しつつ半導体装置の更なる高集積化・高機能化を可能とするも、半導体集積回路の特性劣化や電気的検査の精度劣化等の不都合を防止することができる、信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
本件の半導体装置は、半導体基板と、前記半導体基板の上方において、第１のＩ/Ｏセルと、第１の外部接続用端子とが表面の外周に複数並列に配置された第１列と、前記第１列の内側において、第２のＩ/Ｏセルと、第２の外部接続用端子とが複数並列に配置された第２列とを含み構成される。ここで、前記各第２の外部接続用端子は、その一部が前記第１のＩ/Ｏセルの上方に位置するように配置されている。
本件の半導体装置の製造方法は、半導体基板の上方に、第１のＩ/Ｏセルと第１の外部接続用端子とを表面の外周に複数並列に配置してなる第１列と、前記第１列の内側において、第２のＩ/Ｏセルと第２の外部接続用端子とを複数並列に配置してなる第２列とを形成する工程とを含み構成される。ここで、前記各第２の外部接続用端子を、その一部が前記第１列の第１のＩ/Ｏセルの上方に位置するように配置する。
本件によれば、外部接続用端子が配置されたＩ／Ｏセルを２列に並列した構成の半導体装置において、第１列と第２列とで隣接する外部接続用端子間の距離を可及的に短縮させ、電気的検査時におけるプローブ針の外部接続用端子への電気的接続を十分に確保しつつ半導体装置の更なる高集積化・高機能化を可能とするも、半導体集積回路の特性劣化や電気的検査の精度劣化等の不都合を防止することができる、信頼性の高い半導体装置が実現する。
図１は、本実施形態による半導体装置の構成要素である半導体チップの外観を示す平面図である。 図２は、本実施形態による半導体装置の構成要素である半導体チップの表面を一部拡大して示す概略構成を示す平面図である。 図３は、比較例１の半導体チップの表面を一部拡大して示す概略構成を示す平面図である。 図４は、比較例２の半導体チップの表面を一部拡大して示す概略構成を示す平面図である。 図５Ａは、本実施形態による半導体装置の製造方法を工程順に示す概略図である。 図５Ｂは、本実施形態による半導体装置の製造方法を工程順に示す概略図である。 図５Ｃは、本実施形態による半導体装置の製造方法を工程順に示す概略図である。 図５Ｄは、本実施形態による半導体装置の製造方法を工程順に示す概略図である。 図５Ｅは、本実施形態による半導体装置の製造方法を工程順に示す概略図である。 図６Ａは、比較例２の半導体チップをワイヤボンディングした様子を示す側面図である。 図６Ｂは、比較例２の半導体チップをワイヤボンディングした様子を示す平面図である。 図７は、この電気的検査で用いる検査装置（プロービング装置）の概略構成を示す模式図である。 図８は、第１の実施形態の変形例１による半導体装置の構成要素である半導体チップの表面を一部拡大して示す概略構成を示す平面図である。 図９は、第１の実施形態の変形例２による半導体装置の構成要素である半導体チップの表面を一部拡大して示す概略構成を示す平面図である。 図１０は、比較例２の半導体チップに機能マクロを設けた様子を示す平面図である。 図１１は、第１の実施形態の変形例３による半導体装置の構成要素である半導体チップの表面を一部拡大して示す概略構成を示す平面図である。 図１２は、第１の実施形態の変形例４による半導体装置の構成要素である半導体チップの表面を一部拡大して示す概略構成を示す平面図である。 図１３Ａは、第１の実施形態の変形例２に変形例３を組み合わせた様子を示す平面図である。 図１３Ｂは、第１の実施形態の変形例２に変形例４を組み合わせた様子を示す平面図である。 図１４は、第２の実施形態による半導体装置の構成要素である半導体チップの表面を一部拡大して示す概略構成を示す平面図である。
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。
（第１の実施形態）
―半導体装置の構成―
図１は、本実施形態による半導体装置の構成要素である半導体チップの外観を示す平面図である。図２は、本実施形態による半導体装置の構成要素である半導体チップの表面を一部拡大して示す概略構成を示す平面図である。なお、図１では図示の便宜上、入出力回路領域の外郭のみを示す。
図１に示すように、本実施形態による半導体装置の構成要素である半導体チップ１は、半導体基板上にマトリクス状に複数形成され、当該半導体基板からスクライブラインＳＬに沿って切り出されてなる。従って、半導体チップ１の周縁がスクライブラインＳＬに相当する。
半導体チップ１は、各種トランジスタ（ＭＯＳトランジスタ、バイポーラトランジスタ等）や各種半導体メモリ（ＭＮＯＳトランジスタ、フラッシュメモリ、ＤＲＡＭ等のメモリキャパシタ等）などの所定機能を有する半導体集積回路等を含む回路形成領域１１が、当該半導体チップ１の表面領域をほぼ占めるようにシリコン基板（不図示）の上方に形成されている。回路形成領域１１は、実質的な処理を行うべく上記のような半導体素子で構成された内部回路形成領域１１ａと、Ｉ／Ｏセルの形成領域とされた入出力回路領域１１ｂを有している。
入出力回路領域１１ｂには、ＴＴＬ（Transistor Transitor
Logic）回路等の半導体集積回路を有して構成された複数のＩ／Ｏセルが設けられる。本実施形態では、入出力回路領域１１ｂには、図２に示すように、複数の第１のＩ／Ｏセル１２が入出力回路領域１１ｂの外周（スクライブラインＳＬに近い位置）に複数並列に配置された第１列２と、第１列２の内側（内部回路形成領域１１ａに近い位置）において、複数の第２のＩ／Ｏセル１３が複数並列に配置された第２列３とが配置されている。
各第１のＩ／Ｏセル１２には第１の外部接続用端子１４が、各第２のＩ／Ｏセル１３には第２の外部接続用端子１５がそれぞれ設けられている。第１の外部接続用端子１４及び第２の外部接続用端子１５は、外部接続用のパッド、ここではボンディングワイヤを接続するためのボンディングパッド（ボンディング部）として機能するとともに、当該半導体チップの特性検査等の電気的検査を行うときにテスタのプローブ針を接触させるための当接パッド（被検査部）としても機能する。
本実施形態では、図２に示すように、第１の外部接続用端子１４は、少なくとも一部（図示の例では全て）が第１のＩ/Ｏセル１２の上方に位置するように配置されているとともに、第２の外部接続用端子１５は、少なくとも一部（図示の例では下端部を除く部分）が第１のＩ/Ｏセル１２の上方に位置するように配置されている。具体的には、第２の外部接続用端子１５は、隣接する２つの第１のＩ/Ｏセル１２の境界部位の上方に形成されている。ここで、第１の外部接続用端子１４と第２の外部接続用端子１５とは、互いに重畳部位を持たないように所定距離離間しており、同一層内に形成されている。
本実施形態では、第１列２及び第２列３において、第１の外部接続用端子１４と第２の外部接続用端子１５とが可及的に近接して配置されており、両者の離間距離、ここでは第１の外部接続用端子１４のボンディングワイヤの接続予定部位から第２の外部接続用端子１５のボンディングワイヤの接続予定部位までの離間距離は、図示のようにｙ１となる。
ここで、本実施形態の半導体チップ１の比較例を示す。
（比較例１）
図３は、比較例１の半導体チップの表面を一部拡大して示す概略構成を示す平面図である。
本例の半導体チップ１０１では、入出力回路領域１１１ｂには、複数の第１のＩ／Ｏセル１１２が入出力回路領域１１１ｂの外周（スクライブラインＳＬに近い位置）に複数並列に配置された第１列１０２と、第１列１０２の内側（内部回路形成領域１１１ａに近い位置）において、複数の第２のＩ／Ｏセル１１３が複数並列に配置された第２列１０３とが配置されている。
各第１のＩ／Ｏセル１１２には第１の外部接続用端子１１４が、各第２のＩ／Ｏセル１１３には第２の外部接続用端子１１５がそれぞれ設けられている。
本例においては、第１列１０２では第１のＩ／Ｏセル１１２の一端で接続されて第１のＩ／Ｏセル１１２の外側（スクライブラインＳＬ側）に位置する第１の外部接続用端子１１４が、第２列１０３では第２のＩ／Ｏセル１１３の一端で接続されて第２のＩ／Ｏセル１１３の外側（スクライブラインＳＬ側）に位置する第２の外部接続用端子１１５がそれぞれ配置されている。
第１の外部接続用端子１１４と第２の外部接続用端子１１５との離間距離、ここでは第１の外部接続用端子１１３のボンディングワイヤの接続予定部位から第２の外部接続用端子１１５のボンディングワイヤの接続予定部位までの離間距離は、図示のようにｙ２となる。
（比較例２）
図４は、比較例２の半導体チップの表面を一部拡大して示す概略構成を示す平面図である。
本例の半導体チップ２０１では、入出力回路領域２１１ｂには、複数の第１のＩ／Ｏセル２１２が入出力回路領域２１１ｂの外周（スクライブラインＳＬに近い位置）に複数並列に配置された第１列２０２と、第１列２０２の内側（内部回路形成領域２１１ａに近い位置）において、複数の第２のＩ／Ｏセル２１３が複数並列に配置された第２列２０３とが配置されている。
各第１のＩ／Ｏセル２１２には第１の外部接続用端子２１４が、各第２のＩ／Ｏセル２１３には第２の外部接続用端子２１５がそれぞれ設けられている。
本例においては、第１列２０２では第１のＩ／Ｏセル２１２の一端で接続されて第１のＩ／Ｏセル２１２の上方に位置する第１の外部接続用端子２１４が、第２列２０３では第２のＩ／Ｏセル２１３の一端で接続されて第２のＩ／Ｏセル２１３の上方に位置する第２の外部接続用端子２１５がそれぞれ配置されている。
第１の外部接続用端子２１４と第２の外部接続用端子２１５との離間距離、ここでは第１の外部接続用端子２１３のボンディングワイヤの接続予定部位から第２の外部接続用端子２１５のボンディングワイヤの接続予定部位までの離間距離は、図示のようにｙ３となる。
比較例１，２のように、ｙ３＜ｙ２であるため、比較例１の半導体チップ１０１よりは比較例２の半導体チップ２０１の方が離間距離は短縮されている。しかしながら、第１列の構成におけるＩ／Ｏセル及び外部接続用端子の配置状態と、第２列の構成におけるＩ／Ｏセル及び外部接続用端子の配置状態とを同様に形成する限り、当該離間距離はｙ３より短縮することはできない。
本実施形態の半導体チップ１における離間距離ｙ１は、ｙ１＜ｙ３＜ｙ２となる。比較例１，２に比べて、本実施形態の半導体チップ１では、当該離間距離を大幅に短縮することができる。
―半導体装置の製造方法―
以下、上記構成の半導体装置の製造方法について説明する。
図５Ａ〜図５Ｅは、本実施形態による半導体装置の製造方法を工程順に示す概略図である。ここで、図５Ａ，図５Ｂ及び図５Ｃの下図は、図５Ｃの上図における破線ｍ−ｎに沿った断面に対応している。また図５Ｃの下図では、各層を埋め込む各層間絶縁膜を総括して「層間絶縁膜２１」と記す。また図５Ｄは側面図、図５Ｅは平面図である。
先ず、半導体基板１０上において、回路形成領域１１を構成する各種の半導体集積回路等を形成する。具体的に、内部回路形成領域１１ａには所定のトランジスタや半導体メモリ等からなる半導体集積回路を、入出力回路領域１１ｂにはＴＴＬ回路等をそれぞれ形成する。
ここでは、図５Ａに示すように、入出力回路領域１１ｂのみを図示し、そのＴＴＬ回路の構成要素の１つであるＭＯＳトランジスタ２０（ゲート部分のみ示す。）を例示する。
続いて、回路形成領域１１を構成する各種の配線構造を形成する。配線構造は、配線及び上下の配線等を接続するビア部から構成される。具体的に、内部回路形成領域１１ａには所定のトランジスタや半導体メモリ等からなる半導体集積回路と接続される複数層の配線を、入出力回路領域１１ｂにはＴＴＬ回路等と接続される複数層の配線をそれぞれ形成する。ここで、回路形成領域１１ａ側の各層の配線及びビア部と、入出力回路領域１１ｂ側の各層の配線及びビア部とを、それぞれ各層ごとに同一工程で形成する。
ここでは、図５Ｂに示すように、入出力回路領域１１ｂのみを図示し、そのＴＴＬ回路の構成要素の１つであるＭＯＳトランジスタ２０と適宜接続される多層配線構造、ここでは４層の配線Ｗ１〜Ｗ４及び４層のビア部Ｖ１〜Ｖ４を例示する。
先ず、内部回路形成領域１１ａには所定のトランジスタや半導体メモリ等からなる半導体集積回路と接続される（ＭＯＳトランジスタであればソース／ドレイン領域、ゲート電極と接続される）ビア部Ｖ１を形成する。
詳細には、層間絶縁膜２１にソース／ドレイン領域等の表面の一部を露出させるコンタクト孔（不図示）を形成し、このコンタクト孔の内壁面を覆うようにＴｉやＴｉＮを堆積し、グルー膜（不図示）を形成する。そして、コンタクト孔をグルー膜を介して埋め込むように、ＣＶＤ法等により導電物、ここではタングステン（Ｗ）を堆積する。その後、Ｗその表面を例えばＣＭＰにより平坦化し、コンタクト孔をＷで充填してなるビア部Ｖ３が形成される。
次に、配線Ｗ１〜配線Ｗ３及びビア部Ｖ２，Ｖ３を、例えば、Ｃｕ又はその合金を材料として用い、いわゆるシングルダマシン法又はデュアルダマシン法により以下のようにＣｕ層として適宜形成する。
シングルダマシン法では、層間絶縁膜２１に配線溝及び開口等を形成し、当該配線溝及び開口等を埋め込むようにＣｕ又はその合金をメッキ法により埋め込み形成する。そして、その表面を例えば化学機械研磨（ＣＭＰ）により平坦化し、配線溝及び開口等をＣｕ又はその合金で充填してなるＣｕ層を形成する。
デュアルダマシン法では、層間絶縁膜２１に配線溝及び開口等と、これらと一体となるビア孔とを同時形成し、当該配線溝及び開口等とビア孔とを埋め込むようにＣｕ又はその合金をメッキ法により埋め込み形成する。そして、その表面を例えばＣＭＰにより平坦化し、配線溝及び開口等とビア孔とＣｕ又はその合金で充填してなるＣｕ層を形成する。
次に、配線Ｗ３と接続されるビア部Ｖ４を形成する。
詳細には、層間絶縁膜２１に配線Ｗ３の表面の一部を露出させるビア孔（不図示）を形成し、このビア孔の内壁面を覆うようにＴｉやＴｉＮを堆積し、グルー膜（不図示）を形成する。そして、ビア孔をグルー膜を介して埋め込むように、ＣＶＤ法等により導電物、ここではタングステン（Ｗ）を堆積する。その後、Ｗその表面を例えばＣＭＰにより平坦化し、ビア孔をＷで充填してなるビア部Ｖ４が形成される。
次に、ビア部Ｖ４と接続される配線Ｗ４を形成する。
詳細には、ビア部Ｖ４の上面が露出する層間絶縁膜２１上に、アルミニウム又はその合金をスパッタ法等により堆積し、Ａｌ膜（不図示）を形成する。そして、このＡｌ膜をリソグラフィー及びドライエッチングにより加工する。これにより、層間絶縁膜２１上でビア部Ｖ４と接続されてなる配線Ｗ４が形成される。
ここで、破線の円Ｃで囲む配線Ｗ１〜Ｗ４及びＶ２〜Ｖ４の部分が、第１の外部接続用端子１４及び第２の外部接続用端子１５の下部構造を構成する。
続いて、図５Ｃに示すように、ビア部Ｖ５、第１の外部接続用端子１４及び第２の外部接続用端子１５、並びに保護膜２２及びＰＩ膜２３を形成する。
先ず、配線Ｗ４のうち、第１の外部接続用端子１４及び第２の外部接続用端子１５の下部構造の構成要素である配線Ｗ４と接続されるビア部Ｖ５を形成する。
詳細には、層間絶縁膜２１に当該配線Ｗ４の表面の一部を露出させるビア孔（不図示）を形成し、このビア孔の内壁面を覆うようにＴｉやＴｉＮを堆積し、グルー膜（不図示）を形成する。そして、ビア孔をグルー膜を介して埋め込むように、ＣＶＤ法等により導電物、ここではタングステン（Ｗ）を堆積する。その後、Ｗその表面を例えばＣＭＰにより平坦化し、ビア孔をＷで充填してなるビア部Ｖ５が形成される。
次に、ビア部Ｖ５と接続される第１の外部接続用端子１４及び第２の外部接続用端子１５を形成する。
詳細には、ビア部Ｖ５の上面が露出する層間絶縁膜２１上に、アルミニウム又はその合金をスパッタ法等により堆積し、Ａｌ膜（不図示）を形成する。そして、このＡｌ膜をリソグラフィー及びドライエッチングにより加工する。当該加工は、上記した第１列２及び第２列３の形状となるように実行する。これにより、層間絶縁膜２１上でビア部Ｖ５とそれぞれ接続されてなる第１の外部接続用端子１４及び第２の外部接続用端子１５が形成される。
次に、第１の外部接続用端子１４及び第２の外部接続用端子１５を覆うように全面に絶縁膜、ここではシリコン酸化膜をＣＶＤ法等により堆積する。そして、リソグラフィー及びドライエッチングにより、このシリコン酸化膜を第１の外部接続用端子１４及び第２の外部接続用端子１５の表面から側面まで覆う所定形状に加工し、保護膜２２を形成する。
次に、全面にカバー膜、ここではＰＩ（ポリイミド）膜２３を形成し、ＰＩ膜２３及び保護膜２２を、第１の外部接続用端子１４及び第２の外部接続用端子１５の表面の一部を露出させるように、リソグラフィー及びドライエッチングにより加工し、開口２４を形成する。
以上により、入出力回路領域１１ｂでそれぞれＴＴＬ回路等の半導体集積回路の占有領域として画定された第１のＩ／Ｏセル１２及びこれと接続された第１の外部接続用端子１４からなる第１列２と、入出力回路領域１１ｂでそれぞれＴＴＬ回路等の半導体集積回路の占有領域として画定された第２のＩ／Ｏセル１３及びこれと接続された第２の外部接続用端子１５とからなる第２列３とが完成する。
続いて、半導体基板１０からスクライブラインに沿って各半導体チップ１を切り出す。
続いて、図５Ｄ及び図５Ｅに示すように、アセンブリ工程において、半導体チップ１の第１の外部接続用端子１４及び第２の外部接続用端子１５とリードフレーム（不図示）とを電気的に接続する。
詳細には、半導体チップ１の第１の外部接続用端子１４とリードフレームのボンディングフィンガー３１とを金製等のボンディングワイヤ３２により、第２の外部接続用端子１５とリードフレームのボンディングフィンガー３１とを金製等のボンディングワイヤ３３により、交互に接続（ワイヤボンディング）する。
このとき、ボンディングワイヤ３２の平面視による長さとボンディングワイヤ３３の平面視による長さとの差（上記の離間距離）は可及的に短縮され、図示の例では離間距離ｙ１となる。
本実施形態の参照対象として、比較例２の半導体チップ２０１をワイヤボンディングした様子を図６Ａ，図６Ｂ（図６Ａが側面図、図６Ｂが平面図）に示す。
図６Ａ，図６Ｂでは、ボンディングワイヤ３２の平面視による長さとボンディングワイヤの平面視による長さとの差（上記の離間距離）はｙ３となる。このとき、離間距離ｙ１，ｙ３の関係はｙ１＜ｙ３であって、本実施形態の比較例に対する優位性が示された。
しかる後、半導体チップ１をモールド樹脂でモールド等し、諸々の後工程を経て、本実施形態の半導体装置を完成させる。
ところで、この半導体装置の電気的特性等の電気的検査を行うには、例えば図５Ｃの状態（半導体基板１０から半導体チップ１を切り出す前であり、半導体基板１０に複数の半導体チップ１が形成された状態）において実行される。
以下、半導体チップ１の電気的特性の検査方法について説明する。
図７は、この電気的検査で用いる検査装置（プロービング装置）の概略構成を示す模式図である。
電気的検査の対象は、複数の半導体チップ１が形成されてなる半導体基板１０である。この電気的検査に用いられるプローブカード４３は、矩形状のベースに複数のプローブホルダ４４が設けられて構成されている。プローブホルダ４４には、導体チップ１の第１の外部接続用端子１４及び第２の外部接続用端子１５に接触する複数のプローブ針４５が設けられている。
このプロービング装置は、半導体基板１０が載置固定されるウェーハステージ４１と、例えばウェーハステージ４１の下部に設けられ、プローブカード４３のプローブ針４４と電気的に接続されて電気的検査を行う検査部４２とを備えて構成されている。
半導体チップ１０の電気的検査を行うには、複数の第１の外部接続用端子１４及び第２の外部接続用端子１５に対してプローブ針４４を端子表面に垂直な方向から傾斜させて、各端子表面に接触させて導通を確保し、検査部６２により電気的特性を測定する。
以上説明したように、本実施形態によれば、外部接続用端子が配置されたＩ／Ｏセルを２列に並列した構成の半導体装置において、第１列２と第２列３とで隣接する第１の外部接続用端子１４及び第２の外部接続用端子１５間の距離を可及的に短縮させ、電気的検査時におけるプローブ針の第１の外部接続用端子１４及び第２の外部接続用端子１５への電気的接続を十分に確保しつつ半導体チップ１の更なる高集積化・高機能化を可能とするも、半導体集積回路の特性劣化や電気的検査の精度劣化等の不都合を防止することができる、信頼性の高い半導体装置が実現する。
以下、第１の実施形態の諸変形例について説明する。これらの変形例における半導体装置は、第１の実施形態による半導体装置と同様の構成及び製造方法で作製されるが、一部付加構成を有する点で第１の実施形態と相違する。
なお、これらの変形例では、第１の実施形態で説明した構成部材等を同一のものについては同符号を付して詳しい説明を省略する。
（変形例１）
図８は、第１の実施形態の変形例１による半導体装置の構成要素である半導体チップの表面を一部拡大して示す概略構成を示す平面図である。
本例における半導体チップ３０では、第１の実施形態における半導体チップ１と同様に、第１列２及び第２列３が形成されている。
半導体チップ３０では、半導体チップ１における第１列２及び第２列３の構成に加え、第１の外部接続用端子１４の各表面において、ボンディングワイヤの接続されるボンディング部１４ａと、半導体チップ３０の電気的検査時におけるプローブ針の当接される被検査部１４ｂとが当該表面上で相異なる部位に規定されている。同様に、第２の外部接続用端子１５の各表面において、ボンディングワイヤの接続されるボンディング部１５ａと、半導体チップ３０の電気的検査時におけるプローブ針の当接される被検査部１５ｂとが当該表面上で相異なる部位に規定されている。
ここで、第１の外部接続用端子１４の各表面において、ボンディング部１４ａは、第１の外部接続用端子１４の第１のＩ／Ｏセル１２との接続部位に近い部位に設けられ、被検査部１４ｂは、第１の外部接続用端子１４の第１のＩ／Ｏセル１２との接続部位から遠い部位に設けられる。同様に、第２の外部接続用端子１５の各表面において、ボンディング部１５ａは、第２の外部接続用端子１５の第２のＩ／Ｏセル１３との接続部位に近い部位に設けられ、被検査部１５ｂは、第２の外部接続用端子１５の第２のＩ／Ｏセル１３との接続部位から遠い部位に設けられる。
即ち、第１列２では、ボンディング部１４ａが外側（スクライブラインＳＬに近い位置）に、被検査部１４ｂが内側（スクライブラインＳＬから遠い位置）に設けられる。一方、第２列３では、ボンディング部１５ａが内側（スクライブラインＳＬから遠い位置）に、被検査部１５ｂが外側（スクライブラインＳＬに近い位置）に設けられる。
一般的に、外部接続用端子上でボンディング部と被検査部とを区別しない（頓着しない）場合、電気的検査時においてプローブ針が接触することで外部接続用端子の表面が傷つき、この状態でワイヤボンディングされることにより、電流密度の低下やボンディングワイヤの接着強度の低下という問題が生じることがある。電流密度の低下は、外部接続用端子のＩ／Ｏセルとの接続部位がプローブ針により傷つくことで、特に顕著となる。
本例では、上記のように、第１の外部接続用端子１４及び第２の外部接続用端子１５を構成することにより、電気的検査時におけるプローブ針の接触に起因する悪影響が回避され、十分な電流密度の確保と、第１の外部接続用端子１４及び第２の外部接続用端子１５とボンディングワイヤとの接着強度の向上とが実現する。
以上説明したように、本例によれば、外部接続用端子が配置されたＩ／Ｏセルを２列に並列した構成の半導体装置において、第１列２と第２列３とで隣接する第１の外部接続用端子１４及び第２の外部接続用端子１５間の距離を可及的に短縮させ、電気的検査時におけるプローブ針の第１の外部接続用端子１４及び第２の外部接続用端子１５への電気的接続を十分に確保しつつ半導体チップ３０の更なる高集積化・高機能化を可能とするも、半導体集積回路の特性劣化や電気的検査の精度劣化等の不都合と共に、電気的検査のプローブ針当てに起因する不都合をも防止することができる、信頼性の高い半導体装置が実現する。
（変形例２）
図９は、第１の実施形態の変形例２による半導体装置の構成要素である半導体チップの表面を一部拡大して示す概略構成を示す平面図である。
本例における半導体チップ４０では、第１の実施形態における半導体チップ１と同様に、第１列２及び第２列３が形成されている。
半導体チップ４０では、半導体チップ１における第１列２及び第２列３の構成に加え、第２列３の第２のＩ／Ｏセル１３の領域（図示の例では、隣接する２つの第２のＩ／Ｏセル１３の領域）に機能マクロ５１が埋め込み形成されている。
機能マクロ５１は、ボンディングワイヤの接続時、及び電気的検査時のプローブ針当て時において、印加される圧力により素子特性の変動を受け易い回路や素子、例えばＡ／ＤコンバータやＤ／Ａコンバータ、ＰＬＬ回路等が集積してなるものである。
本例の参照対象として、比較例２の半導体チップ２０１に機能マクロ２２１を設けた様子を図１０に示す。
半導体チップ２０１の第２列２０３では、第２のＩ／Ｏセル２１３上に第２の外部接続用端子２１５が設けられる。そのため、ボンディングワイヤの接続時、及び電気的検査時のプローブ針当て時において、印加される圧力により素子特性の変動を受け易い回路や素子を備えた機能マクロ２２１は、第２のＩ／Ｏセル２１３上に設けることはできない。従って、例えば図示のように第２のＩ／Ｏセル２１３と離れた部位に機能マクロ２２１を設ける必要があり、半導体チップ２０１の表面で機能マクロ２２１の専有領域を要する。
これに対して本例の半導体チップ４０では、機能マクロ５１を第２のＩ／Ｏセル１３と占有領域を共有するように設けることができる。そのため、機能マクロ５１の専有領域を要せず、レイアウトの自由度が向上し、半導体集積回路の更なる高集積化・高機能化の要請に応えることもできる。
以上説明したように、本例によれば、外部接続用端子が配置されたＩ／Ｏセルを２列に並列した構成の半導体装置において、第１列２と第２列３とで隣接する第１の外部接続用端子１４及び第２の外部接続用端子１５間の距離を可及的に短縮させ、電気的検査時におけるプローブ針の第１の外部接続用端子１４及び第２の外部接続用端子１５への電気的接続を十分に確保しつつ半導体チップ４０の更なる高集積化・高機能化を可能とするも、レイアウトの自由度を確保し、半導体集積回路の特性劣化や電気的検査の精度劣化等の不都合を防止することができる、信頼性の高い半導体装置が実現する。
（変形例３）
図１１は、第１の実施形態の変形例３による半導体装置の構成要素である半導体チップの表面を一部拡大して示す概略構成を示す平面図である。
本例における半導体チップ５０では、第１の実施形態における半導体チップ１と同様に、第１列２及び第２列３が形成されている。
半導体チップ４０では、半導体チップ１における第１列２及び第２列３の構成に加え、第２列３の第２のＩ／Ｏセル１３の領域の上方に、Ｉ／Ｏリングを構成する電源線５２及び接地線５３の少なくとも一方（図示の例では双方）が配置される。
電源線５２は、回路形成領域１１を構成する各種の半導体集積回路等に電源（ＶＤＤ）を供給するものであり、接地線５３は接地電位（ＶＳＳ）を与えるものである。
通常、電源線及び接地線は、第１列２及び第２列３が配置された半導体チップであれば、例えば第２のＩ／Ｏセルの内側で第２のＩ／Ｏセルと離れた部位に設けるものと考えられる。
本例の半導体チップ５０では、第２列３のうち、隣接する第２のＩ／Ｏセル１３の領域を利用して、第２のＩ／Ｏセル１３と占有領域を共有するように電源線５２及び接地線５３を設ける。そのため、電源線５２及び接地線５３の専有領域を要せず、レイアウトの自由度が向上し、半導体集積回路の更なる高集積化・高機能化の要請に応えることもできる。
以上説明したように、本例によれば、外部接続用端子が配置されたＩ／Ｏセルを２列に並列した構成の半導体装置において、第１列２と第２列３とで隣接する第１の外部接続用端子１４及び第２の外部接続用端子１５間の距離を可及的に短縮させ、電気的検査時におけるプローブ針の第１の外部接続用端子１４及び第２の外部接続用端子１５への電気的接続を十分に確保しつつ半導体チップ５０の更なる高集積化・高機能化を可能とするも、レイアウトの自由度を確保し、半導体集積回路の特性劣化や電気的検査の精度劣化等の不都合を防止することができる、信頼性の高い半導体装置が実現する。
（変形例４）
図１２は、第１の実施形態の変形例４による半導体装置の構成要素である半導体チップの表面を一部拡大して示す概略構成を示す平面図である。
本例における半導体チップ６０では、第１の実施形態における半導体チップ１と同様に、第１列２及び第２列３が形成されている。
半導体チップ６０では、半導体チップ１における第１列２及び第２列３の構成に加え、第１の外部接続用端子１４と接続されて第１列２の外側（第１列２よりもスクライブラインＳＬに近い位置）へ突出するように、電気的試験に専用のテスト用パッド６１が形成されている。
この場合、第１の外部接続用端子１４及び第２の外部接続用端子１５は、専らボンディングヤイヤが接続されるボンディングパッドとして用いられる。一方、電気的試験にはテスト用パッド６１が用いられ、テスト用パッド６１にプローブ針が当接する。従って、半導体チップ６０では、第２列３には電気的試験は行われない。
一般的に、外部接続用端子をボンディング部及び被検査部として共用する場合、気的検査時においてプローブ針が接触することで外部接続用端子下の集積回路等への悪影響が懸念させる。またこのとき、プローブ針の接触で外部接続用端子の表面が傷つき、この状態でワイヤボンディングされることにより、電流密度の低下やボンディングワイヤの接着強度の低下という問題が生じることがある。
本例では、ボンディング部と被検査部とを峻別し、前者を第１の外部接続用端子１４、後者をテスト用パッド６１とすることにより、電気的検査時におけるプローブ針の接触に起因する悪影響が回避され、十分な電流密度の確保と、第１の外部接続用端子１４及び第２の外部接続用端子１５とボンディングワイヤとの接着強度の向上とが実現する。
以上説明したように、本例によれば、外部接続用端子が配置されたＩ／Ｏセルを２列に並列した構成の半導体装置において、第１列２と第２列３とで隣接する第１の外部接続用端子１４及び第２の外部接続用端子１５間の距離を可及的に短縮させ、電気的検査時におけるプローブ針の第１の外部接続用端子１４及び第２の外部接続用端子１５への電気的接続を十分に確保しつつ半導体チップ３０の更なる高集積化・高機能化を可能とするも、半導体集積回路の特性劣化や電気的検査の精度劣化等の不都合と共に、電気的検査のプローブ針当てに起因する不都合をも防止することができる、信頼性の高い半導体装置が実現する。
以上、第１の実施形態の変形例１〜４について説明したが、変形例としてこれらに限定されるものではない。例えば、変形例１〜４を適宜組み合わせることも可能である。
具体的には、図１３Ａのように変形例２に変形例３を組み合わせ、半導体チップ４０において、機能マクロ５１の上方を含む第２のＩ／Ｏセル１３の領域の上方に電源線５２及び接地線５３を配置する構成や、図１３Ｂのように変形例２に変形例４を組み合わせ、半導体チップ４０において、第２列３の第２のＩ／Ｏセル１３の領域に機能マクロ５１を埋め込み形成すると共に専用のテスト用パッド６１を配置する構成等、様々な組み合わせが可能である。
（第２の実施形態）
以下、第２の実施形態について説明する。これらの本実施形態における半導体装置は、第１の実施形態による半導体装置と同様の構成及び製造方法で作製されるが、第１列及び第２列の配列が異なる点で第１の実施形態と相違する。
なお、本実施形態では、第１の実施形態で説明した構成部材等を同一のものについては同符号を付して詳しい説明を省略する。
図１４は、第２の実施形態による半導体装置の構成要素である半導体チップの表面を一部拡大して示す概略構成を示す平面図である。
半導体チップ７０では、第１の実施形態における半導体チップ１と同様に、入出力回路領域１１ｂにおいて、複数の第１のＩ／Ｏセル１２及び第１の外部接続用端子１４が入出力回路領域１１ｂの外周（スクライブラインＳＬに近い位置）に複数並列に配置された第１列７１と、第１列７１の内側（内部回路形成領域１１ａに近い位置）において、複数の第２のＩ／Ｏセル１３及び第２の外部接続用端子１５が複数並列に配置された第２列７２とが配置されている。
本実施形態では、第１の外部接続用端子１４は、少なくとも一部（図示の例では全て）が第１のＩ/Ｏセル１２の上方に位置するように配置されているとともに、第２の外部接続用端子１５は、少なくとも一部（図示の例では下端部を除く部分）が第１のＩ/Ｏセル１２の上方に位置するように配置されている。具体的には、第１の外部接続用端子１４と第２の外部接続用端子１５とは、互いに対向するように並列して、対応する第１のＩ/Ｏセル１２の上方に形成されている．ここで、第１の外部接続用端子１４と第２の外部接続用端子１５とは、互いに重畳部位を持たないように所定距離離間しており、同一層内に形成されている。
この場合、第１列２及び第２列３において、第１の外部接続用端子１４と第２の外部接続用端子１５とが可及的に近接して配置されており、両者の離間距離、ここでは第１の外部接続用端子１４のボンディングワイヤの接続予定部位から第２の外部接続用端子１５のボンディングワイヤの接続予定部位までの離間距離は、第１の実施形態における半導体チップ１と同様に、図示のようにｙ１となる。
以上説明したように、本実施形態によれば、外部接続用端子が配置されたＩ／Ｏセルを２列に並列した構成の半導体装置において、第１列７１と第２列７２とで隣接する第１の外部接続用端子１４及び第２の外部接続用端子１５間の距離を可及的に短縮させ、電気的検査時におけるプローブ針の第１の外部接続用端子１４及び第２の外部接続用端子１５への電気的接続を十分に確保しつつ半導体チップ６０の更なる高集積化・高機能化を可能とするも、半導体集積回路の特性劣化や電気的検査の精度劣化等の不都合を防止することができる、信頼性の高い半導体装置が実現する。
以上、第１及び第２の実施形態について説明したが、実施形態としてこれらに限定されるものではない。例えば、第２の実施形態に、第１の実施形態の変形例１〜４を適用したり、変形例１〜４を適宜組み合わせて適用することも可能である。
以下、各態様を付記として記載する。
（付記１）半導体基板と、
前記半導体基板の上方において、
第１のＩ/Ｏセルと、第１の外部接続用端子とが表面の外周に複数並列に配置された第１列と、
前記第１列の内側において、第２のＩ/Ｏセルと、第２の外部接続用端子とが複数並列に配置された第２列と
を含み、
前記各第２の外部接続用端子は、少なくとも一部が前記第１のＩ/Ｏセルの上方に位置するように配置されていることを特徴とする半導体装置。
（付記２）前記第１の外部接続用端子と前記第２の外部接続用端子とが、同一層内に形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）前記第１列において、前記第１のＩ/Ｏセルの上方に前記第１の外部接続用端子が配置されていることを特徴とする付記２に記載の半導体装置。
（付記４）前記第２の外部接続用端子は、隣接する２つの前記第１のＩ/Ｏセルの境界部位の上方に形成されていることを特徴とする付記３に記載の半導体装置。
（付記５）前記各第１の外部接続用端子と前記各第２の外部接続用端子とは、互いに対向するように並列して形成されていることを特徴とする付記４に記載の半導体装置。
（付記６）前記各第１の外部接続用端子及び前記各第２の外部接続用端子は、それぞれ外部接続用のボンディング部と電気的検査用の被検査部とを相異なる部位に有しており、前記第１列の前記ボンディング部が外側に配置され、前記第２列の前記ボンディング部が内側に配置されていることを特徴とする付記５に記載の半導体装置。
（付記７）前記第２のＩ/Ｏセル間に挟まれるように、機能マクロが配置されていることを特徴とする付記６に記載の半導体装置。
（付記８）前記第２のＩ/Ｏセルの上方に、電源配線及び／又はグランド配線が配置されていることを特徴とする付記７に記載の半導体装置。
（付記９）前記各第１の外部接続用端子及び前記各第２の外部接続用端子は、それぞれボンディング部として機能し、
前記第１列の外側に、前記第１の外部接続用端子と接続されたテスト用パッドが配置されていることを特徴とする付記８に記載の半導体装置。
（付記１０）半導体基板の上方に、第１のＩ/Ｏセルと第１の外部接続用端子とを表面の外周に複数並列に配置してなる第１列と、前記第１列の内側において、第２のＩ/Ｏセルと第２の外部接続用端子とを複数並列に配置してなる第２列とを形成する工程と
を含み、
前記各第２の外部接続用端子を、少なくとも一部が前記第１列の第１のＩ/Ｏセルの上方に位置するように配置することを特徴とする半導体装置の製造方法。
（付記１１）前記第１の外部接続用端子と前記第２の外部接続用端子とを、同一層内に形成することを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）前記第１列において、前記第１のＩ/Ｏセルの上方に前記第１の外部接続用端子を配置することを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３）前記第２の外部接続用端子を、隣接する２つの前記第１のＩ/Ｏセルの境界部位の上方に形成することを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４）前記各第１の外部接続用端子と前記各第２の外部接続用端子とを、互いに対向するように並列させて形成することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）前記第１列及び前記第２列を形成する工程の後、前記表面の外側から、前記第１の外部接続用端子及び前記第２の外部接続用端子を外部端子と交互に電気的に接続する工程を更に含むことを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６）前記各第１の外部接続用端子及び前記各第２の外部接続用端子は、それぞれ外部接続用のボンディング部と電気的検査用の被検査部とを相異なる部位に有しており、前記第１列の前記ボンディング部を外側に配置し、前記第２列の前記ボンディング部を内側に配置することを特徴とする付記１５に記載の半導体装置の製造方法。
（付記１７）前記第２のＩ/Ｏセル間に挟まれるように、機能マクロを配置することを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１８）前記第２のＩ/Ｏセルの上方に、電源配線及び／又はグランド配線を配置することを特徴とする付記１７に記載の半導体装置の製造方法。
（付記１９）前記各第１の外部接続用端子及び前記各第２の外部接続用端子は、それぞれボンディング部として機能し、
前記第１列の外側に、前記第１の外部接続用端子と接続されるようにテスト用パッドを配置することを特徴とする付記１８に記載の半導体装置の製造方法。
本件によれば、外部接続用端子が配置されたＩ／Ｏセルを２列に並列した構成の半導体装置において、第１列と第２列とで隣接する外部接続用端子間の距離を可及的に短縮させ、電気的検査時におけるプローブ針の外部接続用端子への電気的接続を十分に確保しつつ半導体装置の更なる高集積化・高機能化を可能とするも、半導体集積回路の特性劣化や電気的検査の精度劣化等の不都合を防止することができる、信頼性の高い半導体装置が実現する。

Claims (10)

  1. 半導体基板と、
    前記半導体基板の上方において、
    第１のＩ/Ｏセルと、第１の外部接続用端子とが表面の外周に複数並列に配置された第１列と、
    前記第１列の内側において、第２のＩ/Ｏセルと、第２の外部接続用端子とが複数並列に配置された第２列と
    を含み、
    前記各第２の外部接続用端子は、少なくとも一部が前記第１のＩ/Ｏセルの上方に位置するように配置されていることを特徴とする半導体装置。
  2. 前記第１の外部接続用端子と前記第２の外部接続用端子とが、同一層内に形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１列において、前記第１のＩ/Ｏセルの上方に前記第１の外部接続用端子が配置されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記第２の外部接続用端子は、隣接する２つの前記第１のＩ/Ｏセルの境界部位の上方に形成されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記各第１の外部接続用端子と前記各第２の外部接続用端子とは、互いに対向するように並列して形成されていることを特徴とする請求項４に記載の半導体装置。
  6. 半導体基板の上方に、第１のＩ/Ｏセルと第１の外部接続用端子とを表面の外周に複数並列に配置してなる第１列と、前記第１列の内側において、第２のＩ/Ｏセルと第２の外部接続用端子とを複数並列に配置してなる第２列とを形成する工程と
    を含み、
    前記各第２の外部接続用端子を、少なくとも一部が前記第１列の第１のＩ/Ｏセルの上方に位置するように配置することを特徴とする半導体装置の製造方法。
  7. 前記第１の外部接続用端子と前記第２の外部接続用端子とを、同一層内に形成することを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記第１列において、前記第１のＩ/Ｏセルの上方に前記第１の外部接続用端子を配置することを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記第２の外部接続用端子を、隣接する２つの前記第１のＩ/Ｏセルの境界部位の上方に形成することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記各第１の外部接続用端子と前記各第２の外部接続用端子とを、互いに対向するように並列させて形成することを特徴とする請求項９に記載の半導体装置の製造方法。
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