KR20100087222A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20100087222A
KR20100087222A KR1020107013227A KR20107013227A KR20100087222A KR 20100087222 A KR20100087222 A KR 20100087222A KR 1020107013227 A KR1020107013227 A KR 1020107013227A KR 20107013227 A KR20107013227 A KR 20107013227A KR 20100087222 A KR20100087222 A KR 20100087222A
Authority
KR
South Korea
Prior art keywords
external connection
connection terminal
row
column
cell
Prior art date
Application number
KR1020107013227A
Other languages
English (en)
Other versions
KR101224426B1 (ko
Inventor
도루 오사지마
Original Assignee
후지쯔 세미컨덕터 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 세미컨덕터 가부시키가이샤 filed Critical 후지쯔 세미컨덕터 가부시키가이샤
Publication of KR20100087222A publication Critical patent/KR20100087222A/ko
Application granted granted Critical
Publication of KR101224426B1 publication Critical patent/KR101224426B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06153—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry with a staggered arrangement, e.g. depopulated array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01076—Osmium [Os]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Wire Bonding (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

제 1 열(2)의 제 1 외부 접속용 단자(14)는, 제 1 I/O 셀(12)의 상방에 위치하도록 배치되고, 제 2 열(3)의 제 2 외부 접속용 단자(15)는, 인접하는 2개의 제 1 I/O 셀(12)의 경계 부위의 상방에 형성되어 있다. 여기에서, 제 1 외부 접속용 단자(14)와 제 2 외부 접속용 단자(15)는, 서로 중첩 부위를 가지지 않도록 소정 거리 이간해 있고, 동일층 내에 형성되어 있다. 이 구성에 의해, 제 1 열(2)과 제 2 열(3)에서 인접하는 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15) 사이의 거리를 가급적 단축시켜, 전기적 검사시에 있어서의 프로브 침의 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15)로의 전기적 접속을 충분히 확보하면서 반도체 칩(1)의 더 고집적화·고기능화를 가능하게 해도, 반도체 집적 회로의 특성 열화나 전기적 검사의 정밀도 열화 등의 결함을 방지할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD}
본 건은, 표면에 I/O 셀 및 외부 접속용 단자가 병렬로 배열해서 설치되어 이루어지는 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 상기의 배열이 표면에 복수 병설(竝設)되어 이루어지는 반도체 장치를 대상으로 한다.
종래로부터, 반도체 칩에서는, 그 표면의 외주를 따라, 그 내부 회로를 외부와 전기적으로 접속하기 위한 복수의 본딩 패드가 배치되어 있다.
이들 본딩 패드에는, 소정의 어셈블리 공정에 있어서, 예를 들면 금제(金製)의 본딩 와이어에 의해 리드 프레임 등의 외부 단자가 접속된다.
또한, 본딩 패드는, 본딩 와이어를 접속하기 위한 패드로서 기능하는 것 외에, 당해 반도체 칩의 특성 검사 등의 전기적 검사를 행할 때에 테스터의 프로브 침을 접촉시키기 위한 접촉 부위로서도 기능한다. 이 경우, 전기적 검사를 행할 때에 본딩 패드에 테스터의 프로브 침을 접촉시킬 때에, 본딩 패드의 표면에 프로브 흔적이라 하는 상처가 남는다.
최근에는, 반도체 장치에는 더 고집적화·고기능화의 요청이 높아지고 있어, 반도체 칩의 소형화가 요구되는 동시에, 반도체 칩에는 보다 많은 전극이 설치되도록 되고 있다. 이에 대응하기 위해, 반도체 칩 표면의 한정된 영역 내에 보다 많은 본딩 패드를 설치할 필요가 있다.
그러나 이 경우, 본딩 패드의 영역을 축소하면, 본딩 패드의 표면의 프로브 흔적이 본딩 패드로부터 비어져 나와, 프로브 침의 본딩 패드로의 전기적 접속이 불충분해진다고 하는 문제가 있다.
이 문제에 대처하기 위해, 예를 들면 특허문헌 1과 같이, 본딩 패드를 회로 영역의 입출력 회로 영역에 배치하여, 본딩 패드의 충분한 영역을 확보한다고 하는 방책이 채용되고 있다. 또한 특허문헌 2와 같이, 본딩 패드를 입출력 회로 영역으로부터 일부 비어져 나오도록 형성하여, 본딩 패드의 영역을 더 확보한다고 하는 방책도 있다.
특허문헌 1: 일본국 특개평11-307601호 공보 특허문헌 2: WO 2004/93191호 공보 특허문헌 3: 일본국 특개평9-246314호 공보
최근에는, 반도체 장치의 고집적화·고기능화의 요청은 점점 높아지고 있고, 예를 들면 특허문헌 3과 같이, 본딩 패드를 2열로 병렬시켜 형성하는 것이 제안되고 있다. 이와 관련하여 특허문헌 1에서는, 도 3에서 본딩 패드를 1열로 형성했을 경우, 도 5 및 도 6에서 일렬의 본딩 패드를 번갈아 교대로 나열한 경우를 예시하고 있다.
상기와 같은 다양한 구성이 개시된 특허문헌 1을 특허문헌 2(, 3)에 적용하여, 본딩 패드가 배치된 I/O 셀을 입출력 회로 영역에 2열로 병렬되는 경우를 생각할 수 있다. 그러나 이 경우, 접속하는 본딩 와이어의 길이가 각 열에서 매우 불균일해지고, 이 본딩 와이어의 당해 거리 차이에 기인해서 반도체 칩의 집적회로의 특성 열화가 발생한다. 또한 이 경우, 테스터의 프로브 침의 배치 상태도 각 열에서 불균일해지고, 당해 불균일에 기인해서 프로브 침에 특성 차이(L, R, C의 차이)가 발생하여, 정확한 검사 결과가 얻어지지 않는다고 하는 문제가 있다.
본 건은, 상기의 과제를 감안하여 이루어진 것으로서, 외부 접속용 단자가 배치된 I/O 셀을 2열로 병렬한 구성의 반도체 장치에 있어서, 제 1 열과 제 2 열에서 인접하는 외부 접속용 단자 사이의 거리를 가급적 단축시켜, 전기적 검사시에 있어서의 프로브 침의 외부 접속용 단자로의 전기적 접속을 충분히 확보하면서 반도체 장치를 더 고집적화·고기능화를 가능하게 해도, 반도체 집적 회로의 특성 열화나 전기적 검사의 정밀도 열화 등의 결함을 방지할 수 있는, 신뢰성이 높은 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 건의 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 상방에서, 제 1 I/O 셀과, 제 1 외부 접속용 단자가 표면의 외주에 복수 병렬로 배치된 제 1 열과, 상기 제 1 열의 내측에서, 제 2 I/O 셀과, 제 2 외부 접속용 단자가 복수 병렬로 배치된 제 2 열을 포함해서 구성된다. 여기에서, 상기 각 제 2 외부 접속용 단자는, 그 일부가 상기 제 1 I/O 셀의 상방에 위치하도록 배치되어 있다.
본 건의 반도체 장치의 제조 방법은, 반도체 기판의 상방에, 제 1 I/O 셀과 제 1 외부 접속용 단자를 표면의 외주에 복수 병렬로 배치해서 이루어지는 제 1 열과, 상기 제 1 열의 내측에서, 제 2 I/O 셀과 제 2 외부 접속용 단자를 복수 병렬로 배치해서 이루어지는 제 2 열을 형성하는 공정을 포함해서 구성된다. 여기에서, 상기 각 제 2 외부 접속용 단자를, 그 일부가 상기 제 1 열의 제 1 I/O 셀의 상방에 위치하도록 배치한다.
본 건에 의하면, 외부 접속용 단자가 배치된 I/O 셀을 2열로 병렬한 구성의 반도체 장치에 있어서, 제 1 열과 제 2 열에서 인접하는 외부 접속용 단자 사이의 거리를 가급적 단축시켜, 전기적 검사시에 있어서의 프로브 침의 외부 접속용 단자로의 전기적 접속을 충분히 확보하면서 반도체 장치를 더 고집적화·고기능화를 가능하게 해도, 반도체 집적 회로의 특성 열화나 전기적 검사의 정밀도 열화 등의 결함을 방지할 수 있는, 신뢰성이 높은 반도체 장치가 실현된다.
도 1은 본 실시형태에 의한 반도체 장치의 구성 요소인 반도체 칩의 외관을 나타낸 평면도.
도 2는 본 실시형태에 의한 반도체 장치의 구성 요소인 반도체 칩의 표면을 일부 확대해서 나타낸 개략적인 구성을 나타낸 평면도.
도 3은 비교예 1의 반도체 칩의 표면을 일부 확대해서 나타낸 개략적인 구성을 나타낸 평면도.
도 4는 비교예 2의 반도체 칩의 표면을 일부 확대해서 나타낸 개략적인 구성을 나타낸 평면도.
도 5a는 본 실시형태에 의한 반도체 장치의 제조 방법을 공정순으로 나타낸 개략도.
도 5b는 본 실시형태에 의한 반도체 장치의 제조 방법을 공정순으로 나타낸 개략도.
도 5c는 본 실시형태에 의한 반도체 장치의 제조 방법을 공정순으로 나타낸 개략도.
도 5d는 본 실시형태에 의한 반도체 장치의 제조 방법을 공정순으로 나타낸 개략도.
도 5e는 본 실시형태에 의한 반도체 장치의 제조 방법을 공정순으로 나타낸 개략도.
도 6a는 비교예 2의 반도체 칩을 와이어 본딩한 형태를 나타낸 측면도.
도 6b는 비교예 2의 반도체 칩을 와이어 본딩한 형태를 나타낸 평면도.
도 7은 이 전기적 검사에서 사용하는 검사 장치(프로빙(probing) 장치)의 개략적인 구성을 나타낸 모식도.
도 8은 제 1 실시형태의 변형예 1에 의한 반도체 장치의 구성 요소인 반도체 칩의 표면을 일부 확대해서 나타낸 개략적인 구성을 나타낸 평면도.
도 9는 제 1 실시형태의 변형예 2에 의한 반도체 장치의 구성 요소인 반도체 칩의 표면을 일부 확대해서 나타낸 개략적인 구성을 나타낸 평면도.
도 10은 비교예 2의 반도체 칩에 기능 매크로를 설치한 형태를 나타낸 평면도.
도 11은 제 1 실시형태의 변형예 3에 의한 반도체 장치의 구성 요소인 반도체 칩의 표면을 일부 확대해서 나타낸 개략적인 구성을 나타낸 평면도.
도 12는 제 1 실시형태의 변형예 4에 의한 반도체 장치의 구성 요소인 반도체 칩의 표면을 일부 확대해서 나타낸 개략적인 구성을 나타낸 평면도.
도 13a는 제 1 실시형태의 변형예 2에 변형예 3을 조합시킨 형태를 나타낸 평면도.
도 13b는 제 1 실시형태의 변형예 2에 변형예 4를 조합시킨 형태를 나타낸 평면도.
도 14는 제 2 실시형태에 의한 반도체 장치의 구성 요소인 반도체 칩의 표면을 일부 확대해서 나타낸 개략적인 구성을 나타낸 평면도.
이하, 본 발명을 적용한 구체적인 다양한 실시형태에 대해서, 도면을 참조하면서 상세하게 설명한다.
(제 1 실시형태)
- 반도체 장치의 구성 -
도 1은 본 실시형태에 의한 반도체 장치의 구성 요소인 반도체 칩의 외관을 나타낸 평면도이다. 도 2는 본 실시형태에 의한 반도체 장치의 구성 요소인 반도체 칩의 표면을 일부 확대해서 나타낸 개략적인 구성을 나타낸 평면도이다. 또한, 도 1에서는 도시의 편의상, 입출력 회로 영역의 외곽만을 나타낸다.
도 1에 나타낸 바와 같이, 본 실시형태에 의한 반도체 장치의 구성 요소인 반도체 칩(1)은, 반도체 기판 상에 매트릭스 형상으로 복수 형성되고, 당해 반도체 기판으로부터 스크라이브 라인(SL)을 따라 절단되게 된다. 따라서, 반도체 칩(1)의 둘레 가장자리가 스크라이브 라인(SL)에 상당한다.
반도체 칩(1)은, 각종 트랜지스터(MOS 트랜지스터, 바이폴러 트랜지스터 등)나 각종 반도체 메모리(MNOS 트랜지스터, 플래시 메모리, DRAM 등의 메모리 커패시터 등) 등의 소정 기능을 가지는 반도체 집적 회로 등을 포함하는 회로 형성 영역(11)이, 당해 반도체 칩(1)의 표면 영역을 거의 차지하도록 실리콘 기판(도시 생략)의 상방에 형성되어 있다. 회로 형성 영역(11)은, 실질적인 처리를 행하기 위해 상기와 같은 반도체 소자로 구성된 내부 회로 형성 영역(11a)과, I/O 셀의 형성 영역으로 이루어진 입출력 회로 영역(11b)을 가지고 있다.
입출력 회로 영역(11b)에는, TTL(Transistor Transistor Logic) 회로 등의 반도체 집적 회로를 가지고 구성된 복수의 I/O 셀이 설치된다. 본 실시형태에서는, 입출력 회로 영역(11b)에는, 도 2에 나타낸 바와 같이 복수의 제 1 I/O 셀(12)이 입출력 회로 영역(11b)의 외주(스크라이브 라인(SL)에 가까운 위치)에 복수 병렬로 배치된 제 1 열(2)과, 제 1 열(2)의 내측(내부 회로 형성 영역(11a)에 가까운 위치)에서, 복수의 제 2 I/O 셀(13)이 복수 병렬로 배치된 제 2 열(3)이 배치되어 있다.
각 제 1 I/O 셀(12)에는 제 1 외부 접속용 단자(14)가, 각 제 2 I/O 셀(13)에는 제 2 외부 접속용 단자(15)가 각각 설치되어 있다. 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15)는, 외부 접속용의 패드, 여기에서는 본딩 와이어를 접속하기 위한 본딩 패드(본딩부)로서 기능하는 동시에, 당해 반도체 칩의 특성 검사 등의 전기적 검사를 행할 때에 테스터의 프로브 침을 접촉시키기 위한 접촉 패드(피검사부)로서도 기능한다.
본 실시형태에서는, 도 2에 나타낸 바와 같이, 제 1 외부 접속용 단자(14)는, 적어도 일부(도시한 예에서는 전체)가 제 1 I/O 셀(12)의 상방에 위치하도록 배치되어 있는 동시에, 제 2 외부 접속용 단자(15)는, 적어도 일부(도시한 예에서는 하단부를 제외하는 부분)가 제 1 I/O 셀(12)의 상방에 위치하도록 배치되어 있다. 구체적으로는, 제 2 외부 접속용 단자(15)는 인접하는 2개의 제 1 I/O 셀(12)의 경계 부위의 상방에 형성되어 있다. 여기에서, 제 1 외부 접속용 단자(14)와 제 2 외부 접속용 단자(15)는, 서로 중첩 부위를 가지지 않도록 소정 거리 이간해 있고, 동일층 내에 형성되어 있다.
본 실시형태에서는, 제 1 열(2) 및 제 2 열(3)에서, 제 1 외부 접속용 단자(14)와 제 2 외부 접속용 단자(15)가 가급적 근접해서 배치되어 있고, 양자의 이간 거리, 여기에서는 제 1 외부 접속용 단자(14)의 본딩 와이어의 접속 예정 부위로부터 제 2 외부 접속용 단자(15)의 본딩 와이어의 접속 예정 부위까지의 이간 거리는, 도시한 바와 같이 y1로 된다.
여기에서, 본 실시형태의 반도체 칩(1)의 비교예를 나타낸다.
(비교예 1)
도 3은, 비교예 1의 반도체 칩의 표면을 일부 확대해서 나타낸 개략적인 구성을 나타낸 평면도이다.
본 예의 반도체 칩(101)에서는, 입출력 회로 영역(111b)에는, 복수의 제 1 I/O 셀(112)이 입출력 회로 영역(111b)의 외주(스크라이브 라인(SL)에 가까운 위치)에 복수 병렬로 배치된 제 1 열(102)과, 제 1 열(102)의 내측(내부 회로 형성 영역(111a)에 가까운 위치)에서, 복수의 제 2 I/O 셀(113)이 복수 병렬로 배치된 제 2 열(103)이 배치되어 있다.
각 제 1 I/O 셀(112)에는 제 1 외부 접속용 단자(114)가, 각 제 2 I/O 셀(113)에는 제 2 외부 접속용 단자(115)가 각각 설치되어 있다.
본 예에 있어서는, 제 1 열(102)에서는 제 1 I/O 셀(112)의 일단에서 접속되어 제 1 I/O 셀(112)의 외측(스크라이브 라인(SL)측)에 위치하는 제 1 외부 접속용 단자(114)가, 제 2 열(103)에서는 제 2 I/O 셀(113)의 일단에서 접속되어 제 2 I/O 셀(113)의 외측(스크라이브 라인(SL)측)에 위치하는 제 2 외부 접속용 단자(115)가 각각 배치되어 있다.
제 1 외부 접속용 단자(114)와 제 2 외부 접속용 단자(115)의 이간 거리, 여기에서는 제 1 외부 접속용 단자(113)의 본딩 와이어의 접속 예정 부위로부터 제 2 외부 접속용 단자(115)의 본딩 와이어의 접속 예정 부위까지의 이간 거리는, 도시한 바와 같이 y2로 된다.
(비교예 2)
도 4는 비교예 2의 반도체 칩의 표면을 일부 확대해서 나타낸 개략적인 구성을 나타낸 평면도이다.
본 예의 반도체 칩(201)에서는, 입출력 회로 영역(211b)에는, 복수의 제 1 I/O 셀(212)이 입출력 회로 영역(211b)의 외주(스크라이브 라인(SL)에 가까운 위치)에 복수 병렬로 배치된 제 1 열(202)과, 제 1 열(202)의 내측(내부 회로 형성 영역(211a)에 가까운 위치)에서, 복수의 제 2 I/O 셀(213)이 복수 병렬로 배치된 제 2 열(203)이 배치되어 있다.
각 제 1 I/O 셀(212)에는 제 1 외부 접속용 단자(214)가, 각 제 2 I/O 셀(213)에는 제 2 외부 접속용 단자(215)가 각각 설치되어 있다.
본 예에 있어서는, 제 1 열(202)에서는 제 1 I/O 셀(212)의 일단(一端)에서 접속되고 제 1 I/O 셀(212)의 상방에 위치하는 제 1 외부 접속용 단자(214)가, 제 2 열(203)에서는 제 2 I/O 셀(213)의 일단에서 접속되고 제 2 I/O 셀(213)의 상방에 위치하는 제 2 외부 접속용 단자(215)가 각각 배치되어 있다.
제 1 외부 접속용 단자(214)와 제 2 외부 접속용 단자(215)의 이간 거리, 여기에서는 제 1 외부 접속용 단자(213)의 본딩 와이어의 접속 예정 부위로부터 제 2 외부 접속용 단자(215)의 본딩 와이어의 접속 예정 부위까지의 이간 거리는, 도시한 바와 같이 y3으로 된다.
비교예 1, 2와 같이, y3<y2이기 때문에, 비교예 1의 반도체 칩(101)보다는 비교예 2의 반도체 칩(201)쪽이 이간 거리는 단축되어 있다. 그러나, 제 1 열의 구성에 있어서의 I/O 셀 및 외부 접속용 단자의 배치 상태와, 제 2 열의 구성에 있어서의 I/O 셀 및 외부 접속용 단자의 배치 상태를 동일하게 형성하는 한, 당해 이간 거리는 y3보다 단축될 수 없다.
본 실시형태의 반도체 칩(1)에 있어서의 이간 거리 y1은, y1<y3<y2로 된다. 비교예 1,2에 비해, 본 실시형태의 반도체 칩(1)에서는, 당해 이간 거리를 대폭 단축할 수 있다.
- 반도체 장치의 제조 방법 -
이하, 상기 구성의 반도체 장치의 제조 방법에 관하여 설명한다.
도 5a ~ 도 5e는, 본 실시형태에 의한 반도체 장치의 제조 방법을 공정순으로 나타낸 개략도이다. 여기에서, 도 5a, 도 5b 및 도 5c의 하측 도면은, 도 5c의 상측 도면에 있어서의 파선m-n에 따른 단면에 대응하고 있다. 또한 도 5c의 하측 도면에 있어서는, 각 층을 매립하는 각 층간 절연막을 총괄해서 「층간 절연막(21)」으로 기재한다. 또한 도 5d는 측면도이고, 도 5e는 평면도이다.
우선, 반도체 기판(10) 상에 있어서, 회로 형성 영역(11)을 구성하는 각종의 반도체 집적 회로 등을 형성한다. 구체적으로, 내부 회로 형성 영역(11a)에는 소정의 트랜지스터나 반도체 메모리 등으로 이루어지는 반도체 집적 회로를, 입출력 회로 영역(11b)에는 TTL 회로 등을 각각 형성한다.
여기에서는, 도 5a에 나타낸 바와 같이, 입출력 회로 영역(11b)만을 도시하고, 그 TTL 회로의 구성 요소의 하나인 MOS 트랜지스터(20)(게이트 부분만 나타냄)를 예시한다.
이어서, 회로 형성 영역(11)을 구성하는 각종의 배선 구조를 형성한다. 배선 구조는, 배선 및 상하의 배선 등을 접속하는 비어부로 구성된다. 구체적으로, 내부 회로 형성 영역(11a)에는 소정의 트랜지스터나 반도체 메모리 등으로 이루어지는 반도체 집적 회로와 접속되는 복수층의 배선을, 입출력 회로 영역(11b)에는 TTL 회로 등과 접속되는 복수층의 배선을 각각 형성한다. 여기에서, 회로 형성 영역(11a)측의 각 층의 배선 및 비어부와, 입출력 회로 영역(11b)측의 각 층의 배선 및 비어부를, 각각 각층마다 동일 공정으로 형성한다.
여기에서는, 도 5b에 나타낸 바와 같이, 입출력 회로 영역(11b)만을 도시하고, 그 TTL 회로의 구성 요소의 하나인 MOS 트랜지스터(20)와 적당하게 접속되는 다층 배선 구조, 여기에서는 4층의 배선(W1~W4) 및 4층의 비어부(V1~V4)를 예시한다.
우선, 내부 회로 형성 영역(11a)에는 소정의 트랜지스터나 반도체 메모리 등으로 이루어지는 반도체 집적 회로와 접속되는(MOS 트랜지스터이면 소스/드레인 영역, 게이트 전극과 접속되는) 비어부(V1)를 형성한다.
상세하게는, 층간 절연막(21)에 소스/드레인 영역 등의 표면의 일부를 노출시키는 콘택트 홀(도시 생략)을 형성하고, 이 콘택트 홀의 내벽면을 덮도록 Ti나 TiN을 퇴적하여, 글루막(도시 생략)을 형성한다. 그리고, 콘택트 홀을 글루막을 통해 매립하도록, CVD법 등에 의해 도전물, 여기에서는 텅스텐(W)을 퇴적한다. 그 후, W 그 표면을 예를 들면 CMP에 의해 평탄화하고, 콘택트 홀을 W로 충전해서 이루어지는 비어부(V3)가 형성된다.
다음으로, 배선(W1)~배선(W3) 및 비어부(V2, V3)를, 예를 들면 Cu 또는 그 합금을 재료로서 이용하여, 소위 싱글 다마신(single damascene)법 또는 듀얼 다마신(dual damascene)법에 의해 아래와 같이 Cu층으로서 적당하게 형성한다.
싱글 다마신법에서는, 층간 절연막(21)에 배선 홈 및 개구 등을 형성하고, 당해 배선 홈 및 개구 등을 매립하도록 Cu 또는 그 합금을 도금법에 의해 매립 형성한다. 그리고, 그 표면을 예를 들면 화학기계연마(CMP)에 의해 평탄화하고, 배선 홈 및 개구 등을 Cu 또는 그 합금으로 충전해서 이루어지는 Cu층을 형성한다.
듀얼 다마신법에서는, 층간 절연막(21)에 배선 홈 및 개구 등과, 이들과 일체로 이루어지는 비어 홀을 동시 형성하고, 당해 배선 홈 및 개구 등과 비어 홀을 매립하도록 Cu 또는 그 합금을 도금법에 의해 매립 형성한다. 그리고, 그 표면을 예를 들면 CMP에 의해 평탄화하고, 배선 홈 및 개구 등과 비어 홀을 Cu 또는 그 합금으로 충전해서 이루어지는 Cu층을 형성한다.
다음으로, 배선(W3)과 접속되는 비어부(V4)를 형성한다.
상세하게는, 층간 절연막(21)에 배선(W3)의 표면의 일부를 노출시키는 비어 홀(도시 생략)을 형성하고, 이 비어 홀의 내벽면을 덮도록 Ti나 TiN을 퇴적하여, 글루막(도시 생략)을 형성한다. 그리고, 비어 홀을 글루막을 통해 매립하도록, CVD법 등에 의해 도전물, 여기에서는 텅스텐(W)을 퇴적한다. 그 후, W 그 표면을 예를 들면 CMP에 의해 평탄화하고, 비어 홀을 W로 충전해서 이루어지는 비어부(V4)가 형성된다.
다음으로, 비어부(V4)와 접속되는 배선(W4)을 형성한다.
상세하게는, 비어부(V4)의 상면이 노출하는 층간 절연막(21) 상에, 알루미늄 또는 그 합금을 스퍼터법 등에 의해 퇴적하여, Al막(도시 생략)을 형성한다. 그리고, 이 Al막을 리소그래피 및 드라이 에칭에 의해 가공한다. 이에 따라, 층간 절연막(21) 상에 비어부(V4)와 접속되어 이루어지는 배선(W4)이 형성된다.
여기에서, 파선의 원(C)으로 둘러싸인 배선(W1~W4) 및 V2~V4의 부분이, 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15)의 하부 구조를 구성한다.
이어서, 도 5c에 나타낸 바와 같이, 비어부(V5), 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15), 및 보호막(22) 및 PI막(23)을 형성한다.
우선, 배선(W4) 중, 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15)의 하부 구조의 구성 요소인 배선(W4)과 접속되는 비어부(V5)를 형성한다.
상세하게는, 층간 절연막(21)에 당해 배선(W4)의 표면의 일부를 노출시키는 비어 홀(도시 생략)을 형성하고, 이 비어 홀의 내벽면을 덮도록 Ti나 TiN을 퇴적하여, 글루막(도시 생략)을 형성한다. 그리고, 비어 홀을 글루막을 통해 매립하도록, CVD법 등에 의해 도전물, 여기에서는 텅스텐(W)을 퇴적한다. 그 후, W 그 표면을 예를 들면 CMP에 의해 평탄화하고, 비어 홀을 W로 충전해서 이루어지는 비어부(V5)가 형성된다.
다음으로, 비어부(V5)와 접속되는 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15)를 형성한다.
상세하게는, 비어부(V5)의 상면이 노출되는 층간 절연막(21) 상에, 알루미늄 또는 그 합금을 스퍼터법 등에 의해 퇴적하고, Al막(도시 생략)을 형성한다. 그리고, 이 Al막을 리소그래피 및 드라이 에칭에 의해 가공한다. 당해 가공은, 상기한 제 1 열(2) 및 제 2 열(3)의 형상으로 되도록 실행한다. 이에 따라, 층간 절연막(21) 상에서 비어부(V5)와 각각 접속되어 이루어지는 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15)가 형성된다.
다음으로, 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15)를 덮도록 전체 면에 절연막, 여기에서는 실리콘 산화막을 CVD법 등에 의해 퇴적한다. 그리고, 리소그래피 및 드라이 에칭에 의해, 이 실리콘 산화막을 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15)의 표면으로부터 측면까지 덮는 소정 형상으로 가공하여, 보호막(22)을 형성한다.
다음으로, 전체 면에 커버 막, 여기에서는 PI(폴리이미드)막(23)을 형성하고, PI막(23) 및 보호막(22)을, 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15)의 표면의 일부를 노출시키도록, 리소그래피 및 드라이 에칭에 의해 가공하여, 개구(24)를 형성한다.
이상에 의해, 입출력 회로 영역(11b)에서 각각 TTL 회로 등의 반도체 집적 회로의 점유 영역으로서 획정된 제 1 I/O 셀(12) 및 이와 접속된 제 1 외부 접속용 단자(14)로 이루어지는 제 1 열(2)과, 입출력 회로 영역(11b)에서 각각 TTL 회로 등의 반도체 집적 회로의 점유 영역으로서 획정된 제 2 I/O 셀(13) 및 이와 접속된 제 2 외부 접속용 단자(15)로 이루어지는 제 2 열(3)이 완성된다.
이어서, 반도체 기판(10)에서 스크라이브 라인을 따라 각 반도체 칩(1)을 절단한다.
이어서, 도 5d 및 도 5e에 나타낸 바와 같이, 어셈블리 공정에 있어서, 반도체 칩(1)의 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15)와 리드 프레임(도시 생략)을 전기적으로 접속한다.
상세하게는, 반도체 칩(1)의 제 1 외부 접속용 단자(14)와 리드 프레임의 본딩 핑거(31)를 금제(金製) 등의 본딩 와이어(32)에 의해, 제 2 외부 접속용 단자(15)와 리드 프레임의 본딩 핑거(31)를 금제 등의 본딩 와이어(33)에 의해, 번갈아 접속(와이어 본딩)한다.
이 때, 본딩 와이어(32)의 평면에서 본 길이와 본딩 와이어(33)의 평면에서 본 길이의 차이(상기의 이간 거리)는 가급적 단축되어, 도시한 예에서는 이간 거리 y1로 된다.
본 실시형태의 참조 대상으로서, 비교예 2의 반도체 칩(201)을 와이어 본딩한 형태를 도 6a, 도 6b(도 6a가 측면도, 도 6b가 평면도)에 나타낸다.
도 6a, 도 6b에서는, 본딩 와이어(32)의 평면에서 본 길이와 본딩 와이어(33)의 평면에서 본 길이의 차이(상기의 이간 거리)는 y3으로 된다. 이 때, 이간 거리 y1, y3의 관계는 y1<y3이어서, 본 실시형태의 비교예에 대한 우위성이 나타났다.
그 후, 반도체 칩(1)을 몰드 수지로 몰드하는 등, 다양한 후공정을 거쳐, 본 실시형태의 반도체 장치를 완성시킨다.
그런데, 이 반도체 장치의 전기적 특성 등의 전기적 검사를 행하려면, 예를 들면 도 5c의 상태(반도체 기판(10)으로부터 반도체 칩(1)을 절단하기 전이며, 반도체 기판(10)에 복수의 반도체 칩(1)이 형성된 상태)에서 실행된다.
이하, 반도체 칩(1)의 전기적 특성의 검사 방법에 관하여 설명한다.
도 7은 이 전기적 검사에서 사용하는 검사 장치(프로빙(probing) 장치)의 개략적인 구성을 나타낸 모식도이다.
전기적 검사의 대상은, 복수의 반도체 칩(1)이 형성되어 이루어지는 반도체 기판(10)이다. 이 전기적 검사에 사용되는 프로브 카드(43)는, 직사각형 형상의 베이스에 복수의 프로브 홀더(44)가 설치되어 구성되어 있다. 프로브 홀더(44)에는, 반도체 칩(1)의 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15)에 접촉하는 복수의 프로브 침(45)이 설치되어 있다.
이 프로빙 장치는, 반도체 기판(10)이 탑재 배치 고정되는 웨이퍼 스테이지(41)와, 예를 들면 웨이퍼 스테이지(41)의 하부에 설치되고, 프로브 카드(43)의 프로브 침(44)과 전기적으로 접속되어 전기적 검사를 행하는 검사부(42)를 구비해서 구성되어 있다.
반도체 칩(10)의 전기적 검사를 행하려면, 복수의 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15)에 대하여 프로브 침(44)을 단자 표면에 수직인 방향으로부터 경사시키고, 각 단자 표면에 접촉시켜 도통을 확보하여, 검사부(62)에 의해 전기적 특성을 측정한다.
이상에서 설명한 바와 같이, 본 실시형태에 의하면, 외부 접속용 단자가 배치된 I/O 셀을 2열로 병렬한 구성의 반도체 장치에 있어서, 제 1 열(2)과 제 2 열(3)에서 인접하는 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15) 사이의 거리를 가급적 단축시켜, 전기적 검사시에 있어서의 프로브 침의 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15)로의 전기적 접속을 충분히 확보하면서 반도체 칩(1)의 더 고집적화·고기능화를 가능하게 해도, 반도체 집적 회로의 특성 열화나 전기적 검사의 정밀도 열화 등의 결함을 방지할 수 있는, 신뢰성이 높은 반도체 장치가 실현된다.
이하, 제 1 실시형태의 다양한 변형예에 관하여 설명한다. 이들 변형예에 있어서의 반도체 장치는, 제 1 실시형태에 의한 반도체 장치와 동일한 구성 및 제조 방법으로 제작되지만, 일부 부가 구성을 가지는 점에서 제 1 실시형태와 상이하다.
또한, 이들 변형예에서는, 제 1 실시형태에서 설명한 구성 부재 등을 동일한 것에 대해서는 동일 부호를 부여하고 상세한 설명을 생략한다.
(변형예 1)
도 8은, 제 1 실시형태의 변형예 1에 의한 반도체 장치의 구성 요소인 반도체 칩의 표면을 일부 확대해서 나타낸 개략적인 구성을 나타낸 평면도이다.
본 예에 있어서의 반도체 칩(30)에서는, 제 1 실시형태에 있어서의 반도체 칩(1)과 마찬가지로, 제 1 열(2) 및 제 2 열(3)이 형성되어 있다.
반도체 칩(30)에서는, 반도체 칩(1)에 있어서의 제 1 열(2) 및 제 2 열(3)의 구성에 더해, 제 1 외부 접속용 단자(14)의 각 표면에 있어서, 본딩 와이어가 접속되는 본딩부(14a)와, 반도체 칩(30)의 전기적 검사시에 있어서의 프로브 침이 접촉되는 피검사부(14b)가 당해 표면 상에서 상이한 부위에 규정되어 있다. 마찬가지로, 제 2 외부 접속용 단자(15)의 각 표면에 있어서, 본딩 와이어가 접속되는 본딩부(15a)와, 반도체 칩(30)의 전기적 검사시에 있어서의 프로브 침이 접촉되는 피검사부(15b)가 당해 표면 상에서 상이한 부위에 규정되어 있다.
여기에서, 제 1 외부 접속용 단자(14)의 각 표면에 있어서, 본딩부(14a)는, 제 1 외부 접속용 단자(14)의 제 1 I/O 셀(12)의 접속 부위에 가까운 부위에 설치되고, 피검사부(14b)는, 제 1 외부 접속용 단자(14)의 제 1 I/O 셀(12)의 접속 부위로부터 먼 부위에 설치된다. 마찬가지로, 제 2 외부 접속용 단자(15)의 각 표면에 있어서, 본딩부(15a)는, 제 2 외부 접속용 단자(15)의 제 2 I/O 셀(13)의 접속 부위에 가까운 부위에 설치되고, 피검사부(15b)는, 제 2 외부 접속용 단자(15)의 제 2 I/O 셀(13)의 접속 부위로부터 먼 부위에 설치된다.
즉, 제 1 열(2)에서는, 본딩부(14a)가 외측(스크라이브 라인(SL)에 가까운 위치)에, 피검사부(14b)가 내측(스크라이브 라인(SL)으로부터 먼 위치)에 설치된다. 한편, 제 2 열(3)에서는, 본딩부(15a)가 내측(스크라이브 라인(SL)으로부터 먼 위치)에, 피검사부(15b)가 외측(스크라이브 라인(SL)에 가까운 위치)에 설치된다.
일반적으로, 외부 접속용 단자 상에서 본딩부와 피검사부를 구별하지 않을(신경쓰지 않을) 경우, 전기적 검사시에 있어서 프로브 침이 접촉함으로써 외부 접속용 단자의 표면에 상처가 나고, 이 상태에서 와이어 본딩됨으로써, 전류 밀도의 저하나 본딩 와이어의 접착 강도의 저하라고 하는 문제가 생길 경우가 있다. 전류 밀도의 저하는, 외부 접속용 단자의 I/O 셀의 접속 부위가 프로브 침에 의해 상처가 남으로써, 특히 현저해진다.
본 예에서는, 상기한 바와 같이, 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15)를 구성함으로써, 전기적 검사시에 있어서의 프로브 침의 접촉에 기인하는 악영향이 회피되어, 충분한 전류 밀도의 확보와, 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15)와 본딩 와이어의 접착 강도의 향상이 실현된다.
이상에서 설명한 바와 같이, 본 예에 의하면, 외부 접속용 단자가 배치된 I/O 셀을 2열로 병렬한 구성의 반도체 장치에 있어서, 제 1 열(2)과 제 2 열(3)에서 인접하는 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15) 사이의 거리를 가급적 단축시켜, 전기적 검사시에 있어서의 프로브 침의 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15)로의 전기적 접속을 충분히 확보하면서 반도체 칩(30)의 더 고집적화·고기능화를 가능하게 해도, 반도체 집적 회로의 특성 열화나 전기적 검사의 정밀도 열화 등의 결함과 함께, 전기적 검사의 프로브 침 접촉에 기인하는 결함도 방지할 수 있는, 신뢰성이 높은 반도체 장치가 실현된다.
(변형예 2)
도 9는, 제 1 실시형태의 변형예 2에 의한 반도체 장치의 구성 요소인 반도체 칩의 표면을 일부 확대해서 나타낸 개략적인 구성을 나타낸 평면도이다.
본 예에 있어서의 반도체 칩(40)에서는, 제 1 실시형태에 있어서의 반도체 칩(1)과 마찬가지로, 제 1 열(2) 및 제 2 열(3)이 형성되어 있다.
반도체 칩(40)에서는, 반도체 칩(1)에 있어서의 제 1 열(2) 및 제 2 열(3)의 구성에 더해, 제 2 열(3)의 제 2 I/O 셀(13)의 영역(도시한 예에서는, 인접하는 2개의 제 2 I/O 셀(13)의 영역)에 기능 매크로(51)가 매립 형성되어 있다.
기능 매크로(51)는, 본딩 와이어의 접속시, 및 전기적 검사시의 프로브 침 접촉시에 있어서, 인가되는 압력에 의해 소자 특성의 변동을 받기 쉬운 회로나 소자, 예를 들면 A/D 컨버터나 D/A 컨버터, PLL 회로 등이 집적하여 이루어지는 것이다.
본 예의 참조 대상으로서, 비교예 2의 반도체 칩(201)에 기능 매크로(221)를 설치한 형태를 도 10에 나타낸다.
반도체 칩(201)의 제 2 열(203)에서는, 제 2 I/O 셀(213) 상에 제 2 외부 접속용 단자(215)가 설치된다. 그 때문에, 본딩 와이어의 접속시, 및 전기적 검사시의 프로브 침 접촉시에 있어서, 인가되는 압력에 의해 소자 특성의 변동을 받기 쉬운 회로나 소자를 구비한 기능 매크로(221)를, 제 2 I/O 셀(213) 상에 설치할 수 없다. 따라서, 예를 들면 도시한 바와 같이 제 2 I/O 셀(213)과 떨어진 부위에 기능 매크로(221)를 설치할 필요가 있어, 반도체 칩(201)의 표면에서 기능 매크로(221)의 전유(專有) 영역을 요한다.
이에 대하여 본 예의 반도체 칩(40)에서는, 기능 매크로(51)를 제 2 I/O 셀(13)과 점유 영역을 공유하도록 설치할 수 있다. 그 때문에, 기능 매크로(51)의 전유 영역을 요하지 않아, 레이아웃의 자유도가 향상되고, 반도체 집적 회로의 더 고집적화·고기능화의 요청에 응할 수도 있다.
이상에서 설명한 바와 같이, 본 예에 의하면, 외부 접속용 단자가 배치된 I/O 셀을 2열로 병렬한 구성의 반도체 장치에 있어서, 제 1 열(2)과 제 2 열(3)에서 인접하는 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15) 사이의 거리를 가급적 단축시켜, 전기적 검사시에 있어서의 프로브 침의 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15)로의 전기적 접속을 충분히 확보하면서 반도체 칩(40)의 더 고집적화·고기능화를 가능하게 해도, 레이아웃의 자유도를 확보하고, 반도체 집적 회로의 특성 열화나 전기적 검사의 정밀도 열화 등의 결함을 방지할 수 있는, 신뢰성이 높은 반도체 장치가 실현된다.
(변형예 3)
도 11은, 제 1 실시형태의 변형예 3에 의한 반도체 장치의 구성 요소인 반도체 칩의 표면을 일부 확대해서 나타낸 개략적인 구성을 나타낸 평면도이다.
본 예에서의 반도체 칩(50)에서는, 제 1 실시형태에 있어서의 반도체 칩(1)과 마찬가지로, 제 1 열(2) 및 제 2 열(3)이 형성되어 있다.
반도체 칩(40)에서는, 반도체 칩(1)에 있어서의 제 1 열(2) 및 제 2 열(3)의 구성에 더해, 제 2 열(3)의 제 2 I/O 셀(13)의 영역의 상방에, I/O 링을 구성하는 전원선(52) 및 접지선(53) 중 적어도 일방(도시한 예에서는 쌍방)이 배치된다.
전원선(52)은 회로 형성 영역(11)을 구성하는 각종의 반도체 집적 회로 등에 전원(VDD)을 공급하는 것이고, 접지선(53)은 접지 전위(VSS)를 부여하는 것이다.
통상, 전원선 및 접지선은, 제 1 열(2) 및 제 2 열(3)이 배치된 반도체 칩이면, 예를 들면 제 2 I/O 셀의 내측에서 제 2 I/O 셀과 떨어진 부위에 설치하는 것으로 생각할 수 있다.
본 예의 반도체 칩(50)에서는, 제 2 열(3) 중, 인접하는 제 2 I/O 셀(13)의 영역을 이용하여, 제 2 I/O 셀(13)과 점유 영역을 공유하도록 전원선(52) 및 접지선(53)을 설치한다. 그 때문에, 전원선(52) 및 접지선(53)의 전유 영역을 요하지 않아, 레이아웃의 자유도가 향상되고, 반도체 집적 회로의 더 고집적화·고기능화의 요청에 응할 수도 있다.
이상 설명한 바와 같이, 본 예에 의하면, 외부 접속용 단자가 배치된 I/O 셀을 2열로 병렬한 구성의 반도체 장치에 있어서, 제 1 열(2)과 제 2 열(3)에서 인접하는 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15) 사이의 거리를 가급적 단축시켜, 전기적 검사시에 있어서의 프로브 침의 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15)로의 전기적 접속을 충분히 확보하면서 반도체 칩(50)의 더 고집적화·고기능화를 가능하게 해도, 레이아웃의 자유도를 확보하고, 반도체 집적 회로의 특성 열화나 전기적 검사의 정밀도 열화 등의 결함을 방지할 수 있는, 신뢰성이 높은 반도체 장치가 실현된다.
(변형예 4)
도 12는, 제 1 실시형태의 변형예 4에 의한 반도체 장치의 구성 요소인 반도체 칩의 표면을 일부 확대해서 나타낸 개략적인 구성을 나타낸 평면도이다.
본 예에서의 반도체 칩(60)에서는, 제 1 실시형태에서의 반도체 칩(1)과 마찬가지로, 제 1 열(2) 및 제 2 열(3)이 형성되어 있다.
반도체 칩(60)에서는, 반도체 칩(1)에서의 제 1 열(2) 및 제 2 열(3)의 구성에 더해, 제 1 외부 접속용 단자(14)와 접속되고 제 1 열(2)의 외측(제 1 열(2)보다 스크라이브 라인(SL)에 가까운 위치)으로 돌출하도록, 전기적 시험 전용의 테스트 패드(61)가 형성되어 있다.
이 경우, 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15)는, 오로지 본딩 와이어가 접속되는 본딩 패드로서 사용된다. 한편, 전기적 시험에는 테스트용 패드(61)가 사용되어, 테스트용 패드(61)에 프로브 침이 접촉한다. 따라서, 반도체 칩(60)에서는, 제 2 열(3)에는 전기적 시험은 행해지지 않는다.
일반적으로, 외부 접속용 단자를 본딩부 및 피검사부로서 공용할 경우, 전기적 검사시에 있어서 프로브 침이 접촉함으로써 외부 접속용 단자 아래의 집적회로 등으로의 악영향이 염려된다. 또한 이 때, 프로브 침의 접촉에 의해 외부 접속용 단자의 표면에 상처가 나고, 이 상태에서 와이어 본딩됨으로써, 전류 밀도의 저하나 본딩 와이어의 접착 강도의 저하라고 하는 문제가 생길 경우가 있다.
본 예에서는, 본딩부와 피검사부를 엄격히 구별하여, 전자를 제 1 외부 접속용 단자(14), 후자를 테스트용 패드(61)로 함으로써, 전기적 검사시에 있어서의 프로브 침의 접촉에 기인하는 악영향이 회피되어, 충분한 전류 밀도의 확보와, 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15)와 본딩 와이어의 접착 강도의 향상이 실현된다.
이상 설명한 바와 같이, 본 예에 의하면, 외부 접속용 단자가 배치된 I/O 셀을 2열로 병렬한 구성의 반도체 장치에 있어서, 제 1 열(2)과 제 2 열(3)에서 인접하는 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15) 사이의 거리를 가급적 단축시켜, 전기적 검사시에 있어서의 프로브 침의 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15)로의 전기적 접속을 충분히 확보하면서 반도체 칩(30)의 더 고집적화·고기능화를 가능하게 해도, 반도체 집적 회로의 특성 열화나 전기적 검사의 정밀도 열화 등의 결함과 함께, 전기적 검사의 프로브 침 접촉에 기인하는 결함도 방지할 수 있는, 신뢰성이 높은 반도체 장치가 실현된다.
이상, 제 1 실시형태의 변형예 1 ~ 4에 관하여 설명했지만, 변형예로서 이들에 한정되는 것이 아니다. 예를 들면, 변형예 1 ~ 4를 적당하게 조합시키는 것도 가능하다.
구체적으로는, 도 13a와 같이 변형예 2에 변형예 3을 조합시켜, 반도체 칩(40)에 있어서, 기능 매크로(51)의 상방을 포함하는 제 2 I/O 셀(13)의 영역의 상방에 전원선(52) 및 접지선(53)을 배치하는 구성이나, 도 13b와 같이 변형예 2에 변형예 4를 조합시켜, 반도체 칩(40)에 있어서, 제 2 열(3)의 제 2 I/O 셀(13)의 영역에 기능 매크로(51)를 매립 형성하는 동시에 전용의 테스트용 패드(61)를 배치하는 구성 등, 다양한 조합이 가능하다.
(제 2 실시형태)
이하, 제 2 실시형태에 관하여 설명한다. 이들 본 실시형태에 있어서의 반도체 장치는, 제 1 실시형태에 의한 반도체 장치와 동일한 구성 및 제조 방법으로 제작되지만, 제 1 열 및 제 2 열의 배열이 다른 점에서 제 1 실시형태와 상이하다.
또한, 본 실시형태에서는, 제 1 실시형태에서 설명한 구성 부재 등을 동일한 것에 대해서는 동일 부호를 부여하고 상세한 설명을 생략한다.
도 14는, 제 2 실시형태에 의한 반도체 장치의 구성 요소인 반도체 칩의 표면을 일부 확대해서 나타낸 개략적인 구성을 나타낸 평면도이다.
반도체 칩(70)에서는, 제 1 실시형태에서의 반도체 칩(1)과 마찬가지로, 입출력 회로 영역(11b)에서, 복수의 제 1 I/O 셀(12) 및 제 1 외부 접속용 단자(14)가 입출력 회로 영역(11b)의 외주(스크라이브 라인(SL)에 가까운 위치)에 복수 병렬로 배치된 제 1 열(71)과, 제 1 열(71)의 내측(내부 회로 형성 영역(11a)에 가까운 위치)에서, 복수의 제 2 I/O 셀(13) 및 제 2 외부 접속용 단자(15)가 복수 병렬로 배치된 제 2 열(72)이 배치되어 있다.
본 실시형태에서는, 제 1 외부 접속용 단자(14)는, 적어도 일부(도시한 예에서는 전체)가 제 1 I/O 셀(12)의 상방에 위치하도록 배치되어 있는 동시에, 제 2 외부 접속용 단자(15)는, 적어도 일부(도시한 예에서는 하단부를 제외한 부분)가 제 1 I/O 셀(12)의 상방에 위치하도록 배치되어 있다. 구체적으로는, 제 1 외부 접속용 단자(14)와 제 2 외부 접속용 단자(15)는, 서로 대향하도록 병렬되어, 대응하는 제 1 I/O 셀(12)의 상방에 형성되어 있다. 여기에서, 제 1 외부 접속용 단자(14)와 제 2 외부 접속용 단자(15)는, 서로 중첩 부위를 가지지 않도록 소정 거리 이간해 있고, 동일층 내에 형성되어 있다.
이 경우, 제 1 열(2) 및 제 2 열(3)에서, 제 1 외부 접속용 단자(14)와 제 2 외부 접속용 단자(15)가 가급적 근접해 배치되어 있고, 양자의 이간 거리, 여기에서는 제 1 외부 접속용 단자(14)의 본딩 와이어의 접속 예정 부위로부터 제 2 외부 접속용 단자(15)의 본딩 와이어의 접속 예정 부위까지의 이간 거리는, 제 1 실시형태에서의 반도체 칩(1)과 마찬가지로, 도면에 나타낸 바와 같이 y1로 된다.
이상에서 설명한 바와 같이, 본 실시형태에 의하면, 외부 접속용 단자가 배치된 I/O 셀을 2열로 병렬한 구성의 반도체 장치에 있어서, 제 1 열(71)과 제 2 열(72)에서 인접하는 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15) 사이의 거리를 가급적 단축시켜, 전기적 검사시에 있어서의 프로브 침의 제 1 외부 접속용 단자(14) 및 제 2 외부 접속용 단자(15)로의 전기적 접속을 충분히 확보하면서 반도체 칩(60)의 더 고집적화·고기능화를 가능하게 해도, 반도체 집적 회로의 특성 열화나 전기적 검사의 정밀도 열화 등의 결함을 방지할 수 있는, 신뢰성이 높은 반도체 장치가 실현된다.
이상, 제 1 및 제 2 실시형태에 관해서 설명했지만, 실시형태로서 이들에 한정되는 것이 아니다. 예를 들면, 제 2 실시형태에, 제 1 실시형태의 변형예 1 ~ 4을 적용하거나, 변형예 1 ~ 4를 적당하게 조합시켜 적용하는 것도 가능하다.
[산업상의 이용 가능성]
본 건에 의하면, 외부 접속용 단자가 배치된 I/O 셀을 2열로 병렬한 구성의 반도체 장치에 있어서, 제 1 열과 제 2 열에서 인접하는 외부 접속용 단자 사이의 거리를 가급적 단축시켜, 전기적 검사시에 있어서의 프로브 침의 외부 접속용 단자로의 전기적 접속을 충분히 확보하면서 반도체 장치의 더 고집적화·고기능화를 가능하게 해도, 반도체 집적 회로의 특성 열화나 전기적 검사의 정밀도 열화 등의 결함을 방지할 수 있는, 신뢰성이 높은 반도체 장치가 실현된다.
2 : 제 1 열 3 : 제 2 열
12 : 제 1 I/O 셀 13 : 제 2 I/O 셀
14 : 제 1 외부 접속용 단자 15 : 제 2 외부 접속용 단자
11a : 내부 회로 형성 영역 11b : 입출력 회로 영역
31 : 본딩 핑거 32 : 본딩 와이어
41 : 웨이퍼 스테이지 42 : 검사부
43 : 프로브 카드 44 : 프로브 침
SL : 스크라이브 라인

Claims (19)

  1. 반도체 기판과,
    상기 반도체 기판의 상방에서,
    제 1 I/O 셀과, 제 1 외부 접속용 단자가 표면의 외주에 복수 병렬로 배치된 제 1 열과,
    상기 제 1 열의 내측에서, 제 2 I/O 셀과, 제 2 외부 접속용 단자가 복수 병렬로 배치된 제 2 열을 포함하고,
    상기 각 제 2 외부 접속용 단자는, 적어도 일부가 상기 제 1 I/O 셀의 상방에 위치하도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 외부 접속용 단자와 상기 제 2 외부 접속용 단자가, 동일층 내에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 열에서, 상기 제 1 I/O 셀의 상방에 상기 제 1 외부 접속용 단자가 배치되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 2 외부 접속용 단자는, 인접하는 2개의 상기 제 1 I/O 셀의 경계 부위의 상방에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 각 제 1 외부 접속용 단자와 상기 각 제 2 외부 접속용 단자는, 서로 대향하도록 병렬해서 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 각 제 1 외부 접속용 단자 및 상기 각 제 2 외부 접속용 단자는, 각각 외부 접속용의 본딩부와 전기적 검사용의 피검사부를 상이한 부위에 가지고 있고, 상기 제 1 열의 상기 본딩부가 외측에 배치되고, 상기 제 2 열의 상기 본딩부가 내측에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 2 I/O 셀 사이에 위치하도록, 기능 매크로가 배치되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 2 I/O 셀의 상방에, 전원 배선 및/또는 그라운드 배선이 배치되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 각 제 1 외부 접속용 단자 및 상기 각 제 2 외부 접속용 단자는, 각각 본딩부로서 기능하고,
    상기 제 1 열의 외측에, 상기 제 1 외부 접속용 단자와 접속된 테스트용 패드가 배치되어 있는 것을 특징으로 하는 반도체 장치.
  10. 반도체 기판의 상방에, 제 1 I/O 셀과 제 1 외부 접속용 단자를 표면의 외주에 복수 병렬로 배치해서 이루어지는 제 1 열과, 상기 제 1 열의 내측에서, 제 2 I/O 셀과 제 2 외부 접속용 단자를 복수 병렬로 배치해서 이루어지는 제 2 열을 형성하는 공정을 포함하고,
    상기 각 제 2 외부 접속용 단자를, 적어도 일부가 상기 제 1 열의 제 1 I/O 셀의 상방에 위치하도록 배치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 외부 접속용 단자와 상기 제 2 외부 접속용 단자를, 동일층 내에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 1 열에서, 상기 제 1 I/O 셀의 상방에 상기 제 1 외부 접속용 단자를 배치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 2 외부 접속용 단자를, 인접하는 2개의 상기 제 1 I/O 셀의 경계 부위의 상방에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 각 제 1 외부 접속용 단자와 상기 각 제 2 외부 접속용 단자를, 서로 대향하도록 병렬시켜 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 제 1 열 및 상기 제 2 열을 형성하는 공정 후, 상기 표면의 외측으로부터, 상기 제 1 외부 접속용 단자 및 상기 제 2 외부 접속용 단자를 외부 단자와 번갈아 전기적으로 접속하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 각 제 1 외부 접속용 단자 및 상기 각 제 2 외부 접속용 단자는, 각각 외부 접속용의 본딩부와 전기적 검사용의 피검사부를 상이한 부위에 가지고 있고, 상기 제 1 열의 상기 본딩부를 외측에 배치하고, 상기 제 2 열의 상기 본딩부를 내측에 배치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제 2 I/O 셀 사이에 위치하도록, 기능 매크로를 배치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 제 2 I/O 셀의 상방에, 전원 배선 및/또는 그라운드 배선을 배치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 각 제 1 외부 접속용 단자 및 상기 각 제 2 외부 접속용 단자는, 각각 본딩부로서 기능하고,
    상기 제 1 열의 외측에, 상기 제 1 외부 접속용 단자와 접속되도록 테스트용 패드를 배치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020107013227A 2007-12-28 2007-12-28 반도체 장치 및 그 제조 방법 KR101224426B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2007/075249 WO2009084100A1 (ja) 2007-12-28 2007-12-28 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
KR20100087222A true KR20100087222A (ko) 2010-08-03
KR101224426B1 KR101224426B1 (ko) 2013-01-22

Family

ID=40823840

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107013227A KR101224426B1 (ko) 2007-12-28 2007-12-28 반도체 장치 및 그 제조 방법

Country Status (7)

Country Link
US (1) US8519551B2 (ko)
EP (1) EP2242095B1 (ko)
JP (1) JP5012908B2 (ko)
KR (1) KR101224426B1 (ko)
CN (1) CN101911284B (ko)
TW (1) TW200929401A (ko)
WO (1) WO2009084100A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8242613B2 (en) * 2010-09-01 2012-08-14 Freescale Semiconductor, Inc. Bond pad for semiconductor die
JP6118652B2 (ja) * 2013-02-22 2017-04-19 ルネサスエレクトロニクス株式会社 半導体チップ及び半導体装置
JP2015079848A (ja) * 2013-10-17 2015-04-23 シナプティクス・ディスプレイ・デバイス株式会社 表示装置駆動用半導体集積回路装置
JP2015088576A (ja) * 2013-10-30 2015-05-07 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
KR20160090705A (ko) * 2015-01-22 2016-08-01 에스케이하이닉스 주식회사 패키지 기판 및 이를 이용한 반도체 패키지
JP6664897B2 (ja) * 2015-07-22 2020-03-13 ルネサスエレクトロニクス株式会社 半導体装置
JP6767789B2 (ja) * 2016-06-29 2020-10-14 ローム株式会社 半導体装置
US9899324B1 (en) * 2016-11-28 2018-02-20 Globalfoundries Inc. Structure and method of conductive bus bar for resistive seed substrate plating
US10867894B2 (en) * 2018-10-11 2020-12-15 Asahi Kasei Microdevices Corporation Semiconductor element including encapsulated lead frames
CN112868094B (zh) 2018-10-19 2024-05-28 株式会社索思未来 半导体芯片
CN113791335B (zh) * 2021-10-09 2022-09-02 南通芯盟测试研究院运营管理有限公司 不同排列组合的探针卡

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3504421B2 (ja) * 1996-03-12 2004-03-08 株式会社ルネサステクノロジ 半導体装置
JP2910724B2 (ja) * 1997-04-09 1999-06-23 日本電気株式会社 入出力バッファ
JPH11307601A (ja) 1998-04-16 1999-11-05 Mitsubishi Electric Corp 半導体装置
US6242814B1 (en) * 1998-07-31 2001-06-05 Lsi Logic Corporation Universal I/O pad structure for in-line or staggered wire bonding or arrayed flip-chip assembly
TW442945B (en) * 1998-11-20 2001-06-23 Sony Computer Entertainment Inc Integrated circuit chip, integrated circuit device, printed circuit board and electronic machine
JP3407025B2 (ja) * 2000-06-08 2003-05-19 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP2002299567A (ja) * 2001-04-02 2002-10-11 Sony Corp 半導体素子
TW495940B (en) * 2001-07-20 2002-07-21 Via Tech Inc Method for forming a grid array packaged integrated circuit
JP4025044B2 (ja) * 2001-09-27 2007-12-19 株式会社東芝 半導体集積回路装置
US6858945B2 (en) * 2002-08-21 2005-02-22 Broadcom Corporation Multi-concentric pad arrangements for integrated circuit pads
US6856022B2 (en) * 2003-03-31 2005-02-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device
WO2004093191A1 (ja) 2003-04-11 2004-10-28 Fujitsu Limited 半導体装置
US6953997B1 (en) * 2004-06-04 2005-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with improved bonding pad connection and placement
US7071561B2 (en) * 2004-06-08 2006-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture thereof with two or more bond pad connections for each input/output cell
JP4370215B2 (ja) 2004-07-29 2009-11-25 オリンパス株式会社 投影表示装置
US20070111376A1 (en) * 2005-04-29 2007-05-17 Stats Chippac Ltd. Integrated circuit package system
JP4708865B2 (ja) * 2005-06-01 2011-06-22 川崎マイクロエレクトロニクス株式会社 半導体装置
US7829983B2 (en) * 2005-08-01 2010-11-09 Panasonic Corporation Semiconductor device
JP2007305822A (ja) * 2006-05-12 2007-11-22 Kawasaki Microelectronics Kk 半導体集積回路
WO2007136932A2 (en) * 2006-05-16 2007-11-29 Freescale Semiconductor Inc. Integrated circuit having pads and input/output (i/o) cells

Also Published As

Publication number Publication date
KR101224426B1 (ko) 2013-01-22
WO2009084100A1 (ja) 2009-07-09
EP2242095B1 (en) 2021-05-19
CN101911284B (zh) 2013-08-21
US8519551B2 (en) 2013-08-27
EP2242095A1 (en) 2010-10-20
EP2242095A4 (en) 2013-06-05
TW200929401A (en) 2009-07-01
JP5012908B2 (ja) 2012-08-29
US20100252830A1 (en) 2010-10-07
JPWO2009084100A1 (ja) 2011-05-12
CN101911284A (zh) 2010-12-08

Similar Documents

Publication Publication Date Title
KR101224426B1 (ko) 반도체 장치 및 그 제조 방법
US10818601B1 (en) Semiconductor device and method of manufacturing the same
US7241636B2 (en) Method and apparatus for providing structural support for interconnect pad while allowing signal conductance
US6844631B2 (en) Semiconductor device having a bond pad and method therefor
JP5342154B2 (ja) 半導体装置の製造方法
US7919847B2 (en) Semiconductor wafer, semiconductor device, and semiconductor device manufacturing method
US7777223B2 (en) Semiconductor device
US10504861B2 (en) Semiconductor device with over pad metal electrode and method for manufacturing the same
US20200303268A1 (en) Semiconductor device including residual test pattern
JP4611067B2 (ja) 半導体装置
US7501710B2 (en) Semiconductor integrated circuit and method of manufacturing the same
US7479706B2 (en) Chip package structure
JP4663510B2 (ja) 半導体装置
US20090189299A1 (en) Method of forming a probe pad layout/design, and related device
JP2001196374A (ja) 半導体集積回路及びその製造方法
US20130187158A1 (en) Semiconductor device
JP2004296464A (ja) 半導体装置
CN114429917A (zh) 半导体装置

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
AMND Amendment
E90F Notification of reason for final refusal
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151217

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161220

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171219

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20200103

Year of fee payment: 8