TW200929401A - Semiconductor device and its manufacturing method - Google Patents

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TW200929401A
TW200929401A TW096150765A TW96150765A TW200929401A TW 200929401 A TW200929401 A TW 200929401A TW 096150765 A TW096150765 A TW 096150765A TW 96150765 A TW96150765 A TW 96150765A TW 200929401 A TW200929401 A TW 200929401A
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external connection
connection terminal
column
semiconductor device
unit
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TW096150765A
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English (en)
Inventor
Toru Osajima
Original Assignee
Fujitsu Microelectronics Ltd
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Description

200929401 九、發明說明： 【發β月所屬之技術領域1 技術領域 本案係有關於一種半導體裝置及其製造方法，該半導 5 ❺ 10 15 ❹ 20 體裝置係於表面並列配置〇單元及外部連接用端子而構 成者，且特別是有關於一種於表面複數並列上述配置之半 導體裝置。 背景技術 習知半導體晶片係沿其表面外周配置有用以將其内部 電路與外部電性連接之複數接合墊。 這些接合墊係於預定之配接步驟中，藉例如金製接合 線來連接導線架等外部端子。 又，接合墊除了作為用以連接接合線之墊以外，亦作 為在進行該半導體晶片之特性檢查等電性檢查時，用以使 測武器之探針接觸之接觸部位。此時，在進行電性檢查而 使測試器之探針與接合墊接觸時，接合墊之表面會留下稱 為探針痕之損傷。 化，==體裝置要求進一步之高積體化及高性能 夕要求+導體晶片之小型化’使半導體晶片可轨 此，必須在半導體晶片表面之有限領域二置 的探針痕 准，此時若縮小接合墊之領域，接合墊表面 會超出接合整，*麟針對接合塾之電性連接不 5 200929401 5 ❹ 10 15 Ο 20 為了處理這個問題，有例如專利文獻1所採用之方法， 該方法係將接合墊配置於電路領域之輸出入電路領域，以 確保接合墊之足夠領域。再者，有也例如專利文獻2所採用 之方法，該方法係使接合墊由輸出入電路領域超出—部 份’以確保接合墊之領域。 專利文獻1 :特開平11 —307601號公報 專利文獻2 : W02004/93191號公報 專利文獻3 :特開平9一246314號公報 C發明内容3 發明揭示 近來，半導體裝置對高積體化及高性能化之要求曰益 提高，例如專利文獻3所示，係使接合墊並列成2列來形成 接合墊。而，專利文獻1中，第3圖係顯示將接合墊形成1列 的情形，而第5、6圖則係顯示交互排列一列接合墊的情形。 將揭示了上述各構成之專利文獻丨運用於專利文獻2 (3)，可使配置有接合墊之1/〇單元並列2列於輸出 入電路 領域。惟，此時連接之接合線的長度在各列極為不均，該 接合線之距離差會造成半導體晶#之龍電路的特性劣 化。又’此時測試器之探針的配置狀態在各列也會不均， 並因該不均使探針產生特性差（L，RC之差異），而無法獲 得正確之檢查結果。 有鑑於此’本案之目的在於提供一種可靠性高的半導 體裝置及其製造方法，該半_裝置係具有將配置有外部 連接用端子之I/O單元並列成2列的構成，可盡量縮短在第 6 200929401 :列與第二列鄰接的第一外部連接 用:子間之距離’在電性檢查時充分確伴探:二外部連接 接用端讀第二外料_端子 外部 半導體晶片進—步高積體化與高性㈣同時可使 積體電路之特性劣化或電性檢查之劣=止半導體 本發明之半導體裝置係包含有^化等問題。 於該半導體基板上方的第一列與第二列基板；及，位 表面外周並列地配置複數第叫與^第—列係於 端子；前述第二列係於前述第—&二^部連接用 數第二1/0單元與第二外部連接㈣子；且=地配置複 部連接用端子係s&1； 前述各第二外 之上方 子係配置成至少一部份位於前述第— ι/〇單元 在半導= 製造方法係包含有以下步驟: 15 於Π: ’形成第—列及第二列，該第-列係 卜周朗地配置複數第單元與第-外部連接 用端子者’而該第二列則係於前述第1之内側，並列地 、置複數第―⑽單几與第二外部連接用端子者；及，將前 述各第二外部連接用端子配置成至少一部份位於前述第一 列之第一 I/O單元之上方。 藉本案，並列有2列已配置有外料接用端子之1/〇單 元的半導體裝置，可使第-列與第二_接的I外部連 接用端子及第二外料接雜子_轉盡量_，充分 確保電性檢查義針對第-外部連㈣财及p外部連 接用端子的電性連接，同時可使料體^進—少高積體 200929401 化與高性能化，並可確保配置之自由度，防止半導體積體 電路之特性劣化或電性檢查之精確度劣化等問題，實現可 靠性高的半導體裝置。 圖式簡單說明 5 Ο 10 15 〇 20 第1圖係顯示半導體晶片（本實施形態之半導體裝置的 構成要件）之外觀的平面圖。 第2圖係擴大顯示部分半導體晶片（本實施形態之半導 體裝置的構成要件）表面之概略構成的平面圖。 第3圖係擴大顯示比較例1之部分半導體晶片表面之概 略構成的平面圖。 第4圖係擴大顯示比較例2之部分半導體晶片表面之概 略構成的平面圖。 第5Α圖係顯示本實施形態半導體裝置之製造步驟的步 驟順序之概略圖。 第5Β圖係顯示本實施形態半導體裝置之製造步驟的步 驟順序之概略圖。 第5C圖係顯示本實施形態半導體裝置之製造步驟的步 驟順序之概略圖。 第5D圖係顯示本實施形態半導體裝置之製造步驟的步 驟順序之概略圖。 第5Ε圖係顯示本實施形態半導體裝置之製造步驟的步 驟順序之概略圖。 第6Α圖係顯示已接著比較例2之半導體晶片的狀態之 側面圖。 8 200929401 * 5 第6 Β圖係顯示已接著比較例2之半導體晶片的狀態之 側面圖。 第7圖係顯示該電性檢查所使用之檢查裝置（探測裝 置）的概略構成之示意圖。 第8圖係擴大顯示部分半導體晶片（第1實施形態之變 形例1的半導體裝置之構成要件）表面之概略構成的平面 圖。 Ο 第9圖係擴大顯示部分半導體晶片（第1實施形態之變 形例2的半導體裝置之構成要件）表面之概略構成的平面 10 圖。 第10圖係顯示比較例2之半導體晶片設有功能巨集之 狀態的平面圖。 第11圖係擴大顯示部分半導體晶片（第1實施形態之變 形例3的半導體裝置之構成要件）表面之概略構成的平面 15 圖。 ❹ 第12圖係擴大顯示部分半導體晶片（第1實施形態之變 形例4的半導體裝置之構成要件）表面之概略構成的平面 圖。 第13Α圖係顯示於第1實施形態之變形例2組合變形例3 , 20 之狀態的平面圖。 第13Β圖係顯示於第1實施形態之變形例2組合變形例4 之狀態的平面圖。 第14圖係擴大顯示部分半導體晶片（第2實施形態的半 導體裝置之構成要件）表面之概略構成的平面圖。 9 200929401 【資施方式;j 用以實施發明之最佳形態 以下，參考圖式詳細說明應用本發明之具體各實施形 離。 5 (第1實施形態） —半導體裝置之構成一 第1圖係顯示半導體晶片（本實施形態之半導體裝置的
構成要件）之外觀的平面圖。第2圖係擴大顯示部分半導體 晶片（本實施形態之半導體裝置的構成要件）表面之概略 10構成的平面圖。❿，為方便圖示，第1圖中僅顯示輸出入電 路領域之外圍。 如第1圖所示，本實施形態之半導體晶片丨（本實施形 &之半導體裝置的構成要件）係於半導體基板上複數形成 矩陣狀後’由該半導體基板沿區劃線SL所切出者。故，半 5導體晶片1之邊緣相當於區劃線SL·。 半導體晶>} 1係於梦基板（未圖示）上方，形成大致佈 5半導體日日片1之表面領域的電路形成領域η，而該電路 形成領域11係包♦具有各種電晶體 (MOS電晶體、雙極電 曰曰體等）或各種半導體記憶體（MNOS電晶體、快閃記憶 DRAM等記㈣電容器）等預定魏之半導體積體電 等電路形成領域11具有用以進行實質處理而由上述半 導體兀件構成的㈣電路形成賴11a與作為I/O單元之形 成領域的輸出入電路領域lib。 輸出入電路領域11 b設有具有TTL ( Transistor Transitor 20 200929401 5 e 10 15 ❹ 20
Logic)等半導體積體電路而構成之複數I/O單元。本實施形 態中，如第2圖所示，輸出入電路領域lib係配置有第—列2 與第二列3，第一列2係於輸出入電路領域Ub之外周（靠近 區劃線SL之位置）複數並列配置有複數第一1/〇單元12，而 第二列3則於第一列2之内側（靠近内部電路形成領域之 位置）複數並列配置有複數第二I/O單元13。 各第一I/O單元12分別設有第一外部連接用端子14，各 第二I/O單元13分別設有第二外部連接用端子15。第—外部 連接用端子14與第二外部連接用端子15係作為外部連接用 墊，在此係作為用以連接外部接合線之接合墊（接合部）， 同時亦作為進行該半導體晶片之特性檢查等電性檢查時用 以使測試器之探針接觸的接合墊（被檢查部）。 本實施形態中，如第2圖所示，第一外部連接用端子14 至少一部份（圖式之例中為全部）會配置成位於第—1/()單 元12上方，且第二外部連接用端子15至少一部份（圖式之 例中為除了下端部之部分）會配置成位於第一 1/〇單元12上 方。具體而言，第二外部連接用端子15係形成於鄰接的2個 第一I/O單元12的交界部位上方。在此，第一外部連接用端 子14與第二外部連接用端子15係形成於同一層内且相隔 —定距離而不會有重疊部位。 本實施形態中，第一列2及第二列3中，第一外部連接 用端子14與第二外部連接用端子15係配置成盡量靠近，兩 者之相隔距離，在此為由第一外部連接用端子14之接合線 的連接預定部位到第二外部連接用端子15之接合線的連接 11 200929401 預定部位的相隔距離，係如圖所示為yl。 在此，顯示本實施形態之半導體晶片丨的比較例。 (比較例1) 5 Ο 10 15 ❹ 20 第3圖係擴大顯示比較例i之部分半導體晶片表面之概 略構成的平面圖。 本例之半導體晶片101中，輸出入電路領域n_配置 有第-列1G2與第二列1G3,第—列1()2係於輪出人電路領域 111b之外周（靠近區劃線SL之位置）複數並列配置有複數 第一I/O單元112,而第二列103則於第一列1〇2之内侧（靠 近内部電路形成領域llla之位置），複數並列配置有複數第 -一I/O早元 113。 各第一I/O單元U2係分別設有第一外部連接用端子 114，而各第二I/O單元113則分別設有第二外部連接用端子 115。 本例中，第一列102係配置有在第一I/O單元112之一端 連接而位於第一I/O單元112外侧（區劃線SL側）的第一外 部連接用端子114，而第二列103則配置有在第二1/0單元 113之一端連接而位於第二I/O單元113外侧（區劃線SL側） 的第二外部連接用端子115。 第一外部連接用端子114與第二外部連接用端子115之 相隔距離，在此為由第一外部連接用端子114之接合線的連 接預定部位到第二外部連接用端子115之接合線的連接預 定部位的相隔距離，係如圖所示為y2。 (比較例2) 12 200929401 第4圖係擴大顯示比較例2之部分半導體晶片表面之概 略構成的平面圖。 5 ❹ 10 15 ❹ 20 本例之半導體晶片201中’輸出入電路領域211b係配置 有第一列202與第二列203，第一列202係於輪出入電路領域 211b之外周（靠近區劃線SL之位置）複數並列配置有複數 第一I/O單元212，而第二列203則於第一列2〇2之内侧（靠 近内部電路形成領域211a之位置），複數並列配置有複數第 一 I/O早元213。 各第一 I/O單元212係分別設有第一外部連接用端子 214，而各第二1/〇單元213則分別設有第二外部連接用端子 215。 本例中，第一列202係配置有於第一1/〇單元212之一端 連接而位於第一 I/O單元212上方的第一外部連接用端子 214，第二列203係配置有於第二1/〇單元213之一端連接而 位於第二1/〇單元213上方之第二外部連接用端子215。 第一外部連接用端子214與第二外部連接用端子215之 相隔距離’在此為由第-外部連制端子214之接合線的連 接預定部位到第二外部連接用端子215之接合線的連接預 定部位的相隔距離，係如圖所示為y3。 如比較例1、2所示，由於y3<y2，相較於比較例1之半 導體晶片1G卜比較例2之半導體日日日片2G1的相隔距離較短。 准’由於第一列構成之I/O單元及外部連接用端子的配置狀 L及第一列構成之I/O單元及外部連接用端子的配置狀態 相同，因此相隔距離無法較丫3縮短。 13 200929401 本實施形態之半導體晶片1的相隔距離yl*yl<y3< y2。相較於比較例1、2，本實施形態之半導體晶片i可大幅 縮短該相隔距離。 —半導體裝置之製造方法一 5 ❹ 10 15 〇 20 以下，說明上述構成之半導體裝置之製造方法。 第5A〜5E圖係顯示本實施形態半導體裝置之製造步 驟的步驟順序之概略圖。在此，第5A圖、第5B圖及第5〇圖 之下圖係對應沿第5C圖之上圖中虛線m — n的剖面。又，第 5C圖之下圖係總括埋入各層之各層間絕緣膜而標示為「層 間絕緣膜21」。又，第5D圖為側面圖，第5E圖為平面圖。 首先，於半導體基板10上，形成構成電路形成領域" 之各種半導體積體電路等。具體而言，於内部電路形成領 域Ua形成由預定電晶體或半導體記憶體等構成的半導體 積體電路，並於輸出入電路領域Ub形成TTL電路等。 在此，如第5A圖所示，僅圖示輸出入電路領域Ub，舉 例顯示該TTL電路構成要件之一的购3電晶體2〇 (僅顯示 閘極部分）。 '、 接著’形成構成電路構成領域11之各種配線構造。配 j構造係由配線及連接上下配線等的通孔部構成。具體而 。於内電路形成領域Ua形成與由預定電晶體或半導體 記憶體等構成之半導體積體電路連接的複數層配線並於 輸出入電路領域Ub形成與TTL電路等連接的複數層配 線。在此，電路形成領域11a侧之各層配線及通孔部與輸出 入電路領域lib侧之各層配線及通孔部係分別於各層以同 14 200929401 一步驟形成。 在此如第5B圖所不，僅圖示輸出入電路領域lib，並 舉例顯示該TTL電路構成要件之—的刪電晶體適當連接 5 ❹ 10 15 ❾ 20 之多層配線構& (在此舉例顯示4層配線W1〜Μ及*層通 孔部VI〜V4)。 首先於内#電路形成領域Ua形成與由預定電晶體或 半導體記㈣等構权半㈣鋪電路㈣（若是则電 晶體則與源極/沒極領域、間極電極連接）的通孔部^。 詳而。之，於層間絕緣膜21形成使源極/没極領域等的 部分表面露出的接觸孔（未W示），並堆積Ti或TiN來覆蓋 該接觸孔的内壁面，而形成膠膜（未圖示）。接著，利用CVD 法等堆積導電物（在此為嫣（w))而隔著膠麟滿接觸孔。 之後，利關如CMP來使W之表面平坦化，形成⑽填充 接觸孔而形成的通孔部V3。 接著，以例如Cu或其合金作為材料，利賴謂單金屬 镶嵌法或雙金屬鑲紐適當形成配線W1〜W3及通孔部 V2、V3來作為CU層。 單金屬鑲嵌法係於層間絕緣膜31形成配線溝及開口 等’並利職鍍法填人Cu或其合金來填麵配線溝及開口 等。接著，利用例如化學機械研磨（CMp)來使其表面平 坦化’並形成以Cu或其合金填充gei線溝及開口等而成的以 層。 雙金屬鑲嵌法係於層間絕緣膜21同時形成配線溝與開 口等以及與料-體之軌，並_魏法填人以或其合 15 200929401 金來填補該配線溝、開口等及通孔。接著，利用例如CMp 來使其表面平坦化，並形成以Cu或其合金填充配線溝、開 口等及通孔而成的Cu層。 接著，形成與配線W3連接的通孔部V4。 ' 5 詳而言之，於層間絕緣膜21形成使配線W3之部分表面 露出的通孔（未圖示），並堆積Ή或TiN來覆蓋該接觸孔的 内壁面，而形成膠膜（未圖示）。接著，利用CVD法等堆積 導電物（在此為鎢（W))而隔著膠膜填滿通孔。之後，利 © 用例WCMP來使W之表面平坦化，形成以W填充通孔而形 10 成的通孔部V4。 接著，形成與通孔部V4連接之配線W4。。 詳而言之’在通孔部V4上面露出的層間絕緣膜21上， 利用濺射法等堆積鋁或其合金，形成A1膜（未圖示）。接著， 利用平版印刷法及乾式餘刻加工該A1膜。藉此，形成在層 15間絕緣膜21上與通孔部V4連接而成的配線W4。 在此，以虛線圓c圈起來的配線W1〜W4及¥2〜¥4的 〇 部分係構成第一外部連接用端子14及第二外部連接用端子 15的下部構造。 接著，如第5C圖所示，形成通孔部V5、第一外部連接 2〇用端子14、第二外部連接用端子15、保護膜22及PI膜23。 - 首先，於配線…4中，形成與配線W4連接的通孔部V5 - (第一外部連接用端子14及第二外部連接用端子15之下部 搞:造的構成要件）。 詳而言之，於層間絕緣膜21形成使該配線W4之部分表 16 200929401 面露出的通孔（未圖示），並堆積Ti或TiN來覆蓋該接觸孔 的内壁面，而形成膠膜（未圖示）。接著，利用法等堆 積導電物（在此為鎢（W))而隔著膠膜填滿通孔。之後， 利用例如CMP來使W之表面平坦化，形成以貨填充通孔而 5 形成的通孔部V5。 接著’形成與通孔部V5連接之第一外部連接用端子14 及第一外部連接用端子15。 詳而言之，在通孔部V5上面露出的層間絕緣膜21上， 利用濺射法等堆積鋁或其合金，形成八丨膜（未圖示）。接著， 10利用平版印刷法及乾式蝕刻加工該A1膜。執行該加工係來 形成上述第一列2及第二列3之形狀。藉此，形成在層間絕 緣膜21上分別與通孔部V5連接而成的第一外部連接用端子 14及第二外部連接用端子15。 接著，利用CVD法等全面堆積絕緣膜（在此為矽氧化 15 膜）’以覆蓋第一外部連接用端子14及第二外部連接用端子 15。且，利用平版印刷法及乾式蝕刻來將該矽氧化臈加工 成包覆第一外部連接用端子14及第二外部連接用端子15之 表面到側面的預定形狀，形成保護膜22。 接著，全面形成防護膜（在此為PI膜23 (聚醢亞胺））， 2〇 並利用平版印刷法及乾式蝕刻來加工PI膜23及保護骐22， 以使第一外部連接用端子14及第二外部連接用端子15之部 分表面露出，形成開口 24。 藉以上，完成第一列2與第二列3，第一列2係由在輸出 入電路領域lib劃定為TTL電路等半導體積體電路之佔有 17 200929401 邊域之第I/Gf_itl2及與帛—連接的第一外部 連接用端子Μ構成者，㈣二列3則係由在輸出人電路領域 lib劃定為TTL電路等半導體積體電路之佔有領域之第二 5 ❹ 10 15 ❹ 20 I/O單元13及與第_I/C)單元13連接的第二外部連接用端子 15構成者。 接著由半導體基板1〇沿區劃線切割出各半導體晶片 1 ° 接著如第5DII及第5E圖所示’於g己接步驟中，將半 導體晶片1之第-外部連接用端子14及第二外部連接用端 子15與導線架（未圖示）電性連接。 詳而s之，藉金製等的接合線32與金製等的接合線 33 ’交互連接（線接合）半導體晶片丨之第—外部連接用端 子14與導線架之接合指31、及第二外部連接用端子μ與導 線架之接合指31。 此時了盡量縮點接合線32在平面觀視之長度與接合 線33在平面觀視之長度的差（上述相隔距離），在圖式之例 中’相隔距離為yl。
本實施形態之參照對象係將比較例2之半導體晶片2 〇 J 線接合後之狀態顯示於f6A圖與第_ (第6榻為側面 圖’第6B圖為平面圖）。 第6A圖與第6B圖中，接合線32在平面觀视之長度與接 合線33在平面觀視之長度的差（上述相隔距離），在圖弋之 例中，相隔距離為y3。此時，相隔距離yl、y3<關係為1 <y3 ’優於本實施形態之比較例。 18 200929401 接著’以製模樹脂等將半導體晶片1進行製模等，並經 諸後續步驟後，完成本實施形態之半導體裝置。 5 Ο 10 15 ❹ 20 惟，進行該半導體裝置之電性特性等電性檢查時，係 於例如第5C圖之狀態（由半導體基板10切出半導體晶片1 之前，半導體基板10上形成有複數半導體晶片丨之狀態）下 執行。 以下，說明半導體晶片1之電性特性的檢查方法。 第7圖係顯示該電性檢查所使用之檢查裝置（探測裝 置）的概略構成之不意圖。 電性檢查之對象為形成有複數半導體晶片丨之半導體 基板10。該電性檢查所用之探測卡43係於矩形基座設有複 數探測夾具44而構成。探測夾具44設有與半導體晶片1之第 一外部連接用端子14及第二外部連接用端子15接觸的複數 探針45。 該探測裝置具有載置固定半導體基板1〇之晶圓台41、 以及設於例如晶圓台41之下部而與探測卡43之探針44電性 連接來進行電性檢查的檢查部42。 進行半導體晶片1之電性檢查時，係相對複數第一外部 連接用端子14及第二外部連接用端子15將探針44由垂直端 子表面之方向傾斜並與各端子表面接觸來確保導通，而藉 檢查部42測量電性特性。 如以上說明，根據本實施形態，並列有2列已配置有外 部連接用端子之I/O單元的半導體裝置，可使第一列2與第 二列3鄰接的第一外部連接用端子14及第二外部連接用端 19 200929401 子15間的距離盡量私，充分確保電性檢«探針對第 外部連接用端子14及第二外部連接㈣子⑽電性連接， 同時可使半導m進—步高麵化與高性能化，並可防 止半導體㈣電路之特性劣化或電性檢查之精確度劣化等 問題，實現可靠性高的半導體農置。
以下說明第1實施形態之諸變形例。這些變形例的半 導體裝置係以與第！實施形態之半導體裝置相同的構成及 製造方法製作，但有部分附加構成與第旧施形態不同。 而，這些變形例中，與第！實施形態所說明之構成要件 10等相同者乃標以相同標號’並省略說明。 (變形例1) 第8圖係擴大顯示部分半導體晶片（第丨實施形態之變 形例1的半導體裝置之構成要件）表面之概略構成的平面 圖。 15 本例之半導體晶片30中，與第1實施形態之半導體晶片 1相同地，形成有第一列2及第二列3。 半導體晶片30中’除了半導體晶片1之第一列2及第二 列3之構成外’在第一外部連接用端子14之各表面，接合線 連接之接合部14a與半導體晶片30在電性檢查時與探針接 20觸之被檢查部14b係在該表面上規定於不同部位。同樣地， 在第二外部連接用端子15之各表面，接合線連接之接合部 15a與半導體晶片3〇在電性檢查時與探針接觸之被檢查部 15b係在該表面上規定於不同部位。 在此，在第一外部連接用端子14之各表面，接合部14a 20 200929401 * 5 係設置於第一外部連接用端子14靠近第一1/〇單元12之連 接部位的部位’被檢查部14b係設置於第一外部連接用端子 14離第一I/O單元12之連接部位較遠的部位。同樣地，在第 二外部連接用端子15之各表面，接合部15a係設置於第二外 部連接用端子15靠近第二I/O單元13之連接部位的部位，被 檢查部15b係設置於第二外部連接用端子15離第一 1/0單元 13之連接部位較遠的部位。 ❹ 換言之’第一列2中，接合部14a係設於外側（靠近區 劃線SL之位置）’被檢查部14b係設於内側（離區劃線SL遠 10 之位置）。另一方面，第二列3中，接合部15a係設於外側（靠 近區劃線SL之位置），被檢查部15b係設於内側（離區劃線 SL遠之位置）。 15 一般而言，外部連接用端子上不區分接合部與被檢查 部時，電性檢查時會因探針接觸而損傷外部連接用端子之 表面，而在該狀態下進行線接合，有時會產生電流密度降 ❹ 低或接合線之接著強度降低的問題。電流密度降低會因外 部連接用端子與I/O單元之連接部位遭探針損傷而特別顯 著。 - 20 本例中，如上所述構成第一外部連接用端子14及第二 外部連接用端子15，藉此可避免電性檢查時探針之接觸所 引起的不良影響，確保充分之電流密度，並提高第一外部 連接用端子14及第二外部連接用端子15與接合線之接著強 度。 如上所說明，根據本例，並列有2列已配置有外部連接 21 200929401 用端子U/Q單元的半導體裝置 接的第-外部連接用端子14及第^第—列2與第二列3鄰 距離盡量驗，充分確料性翻端子15間的 用端子14及第二外部連接 —_針對第一外部連接 5 ❹ 10
IS 20 導體晶片3。進一步高積二!15的電性連接，並可使半 延&㈣化與高性能化，防 或電性檢查之精確度劣化等問題，同時亦 ==查之探針接觸所_問題，實現可靠性高 (變形例2) 第9圖係擴大顯 形例2的半導體裝置 圖〇 不。P分半導體晶片（第1實施形態之變 之構成要件）表面之概略構成的平面 u本例之半導體晶片40中，與第1實施形態之半導體晶片 相同地，形成有第一列2及第二列3。 半導體晶片40中，除了半導體晶片1之第-列2及第二 列3之構成外，第二列3的第二1/〇單元13之領域（圖式之 例中’為鄰接的2個第二][/◦單元13之領域）埋設形成有功 能巨集51。 功能巨集51係將在接合線之連接時及電性檢查時之探 針接觸時，會因施加之壓力而容易產生元件特性變動的電 路或7L件，例如A/D轉換器、D/A轉換器或PLL電路等加以 積體而成者。 本例之參照對象係將已於比較例2之半導體晶片201設 置功能巨集221之狀態顯示於第丨〇圖。 22 200929401 5 ❹ 10 15 Ο 20 半導體晶片201之第二列203中，係於第二1/〇單元213 上設置第二外部連接用端子215。故，具有接合線之連接時 及電性檢查時之探針接觸時，會因施加之㈣而容易產生 元件特性變㈣電路或元件㈣駐躲〗，並無法設於第 -I/O單7L213上。故’如圖所示，必須於離第二ι/〇單元叫 較遠之部位設置功能巨集22卜且半導體晶片加之表面需 要功能巨集221之專有領域。 相對於此，本例之半導體晶片4〇中’可將功能巨集Η 設置成與第二I/O單元13共有—佔有領域。故，不需功能巨 集51之專有領域’可提高配置之自由度，並回應半導體積 體電路之進-步高積體化與高功能化之期望。 如以上所說明，藉本例，並列有2列已配置有外部連接 用端子之辦元的半導難置，可使第一列2與第二列3鄰 接的第一外部連接用端子14及第二外部連接用端子15間的 距離盡量駭，充分確保·檢查時探針對第—外 用端子14及第二外部連接用端子15的電性連接，並可 導體晶片40進-步高積體化與高性能化，同時可確保 之自由度4方止半導體積體電路之特性劣化或 精確度劣化㈣題’實現可純高的铸料置。-之 (變形例3) 第U圖係擴大顯示部分半導體晶片（第 形例3的半導體裝置之構成要件）表面之概略構成的平面 圖。 態之半導體晶片 本例之半導體晶片50中，與第i實施形 23 200929401 1相同地，形成有第一列2及第二列3。 5 Ο 10 15 ❹ 20 半導體晶片50中，除了半導體晶片1之第一列2及第二 列3之構成外’並於第二列3之第二I/O單元13領域的上方配 置構成I/O環之電源線52及接地線53的至少其中一者（圖式 之例中為兩者）。 電源線52係對構成電路形成領域11之各種半導體積體 電路等供給電源（Vpp)者，而接地線53則係給予接地電位 (Vss)者。 通常，若是配置有第一列2及第二列3的半導體晶片， 電源線及接地線可設於例如第二I/O單元内侧離第二I/O單 元較遠的部位。 本例之半導體晶片50，係利用第二列3中鄰接的第二 I/O單元13之領域’設置電源線52及接地線53來與第二I/O 單元13共有一佔有領域。故，不需電源線52及接地線53之 專有領域’可提高配置之自由度，並回應半導體積體電路 之進一步高積體化與高功能化之期望。 如以上所說明，藉本例，並列有2列已配置有外部連接 用端子之I/O單元的半導體裝置，可使第一列2與第二列3鄰 接的第-外部連接用端子14及第二外部連接用端子15間的 距離盡量縮短，充分確保電性檢查時探針料—外部連接 用端子14及第二外部連接料子15的電性連接，同時可使 半導體晶片5G進-步高積體化與高性能化，並可確保配置 之自由度’防止半導體積體f路之特性劣化或電性檢查之 精確度劣化等問題，實現可靠性高的半導體裝置。 24 200929401 (變形例4) 第12圖係擴大顯示部分半導體晶片（第丨實施形態之變 形例4的半導體裝置之構成要件）表面之概略構成的平面 圖。 本例之半導體晶片60中，與第丨實施形態之半導體晶片 1相同地，形成有第一列2及第二列3。 ❹ 10 半導體晶片60中，除了半導體晶片1之第-列2及第二 列3之構成外，並在與第—外部連接用端子14連接而朝第一 列2之外側（較第一列2靠近區劃線SL之位置）突出的情況 下，形成有電性測試專用的測試用墊61，。 此時’第一外部連接用端子14及第二外部連接用端子 15主要作為接合線連接之接合墊來使用。另一方面，電性 測試係使用測試用塾61，探針會接觸測試用倾。故，半 導體晶㈣巾’残第二那進行電性測試。 15 ❹ -般而言，料料接㈣子作祕合料被檢查部 ，、用時t擔。電性檢查時因探針接觸而對外部連接用端 子下的積體電路等產生不良影響。又，此時，因探針接觸 而損傷外部連接用端子的表面，有時會產生電流密度降低 或接合線之接著強度降低的問題。 20 本例中，係分開接合部與被檢查部，將前者作為第一 外。P連接用&子14，將後者作為測試帛塾，藉此避免電 性檢查時探針接觸所引起的不良影響，確絲分之電流密 度，並提高第-外部連接用端子14及第二外部連接用端子 15與接合線之接著強度。 25 200929401 上所說明，藉本例，並列有2列已 用端子之I/O單元的半導體裝 有外4連接 ㈣楚1 千導體裝置，可使第12與第二列3鄰 5 ❹ 10 15 ❹ 20 ㈣子14及第三外部熟㈣子I5間的 離盡量伽，充分確保電性檢查時探針對第_外部連接 用端子14及第二外部連接用端子⑽雜連接並可使半 導體晶_進__步高積體化與高性能化，防止半導體積體 電路之特性劣化或電性檢查之精確度劣化㈣題同時亦 可防止電性檢查之探針接觸所引起的問題，實現可靠性高 的半導體裝置。 以上’已說明第！實施形態之變形例w，但變形例並 未受限於此。舉例言之，亦可適當組合變形例丨〜斗。 具體而言，如第13A圖於變形例2組合變形例3，在半導 體晶片40中，於包含功能巨集51上方之第二1/〇單元13的領 域上方配置電源線52及接地線53的構成，或是如第nB圖於 變形例2組合變形例4,在半導體晶片40中，於第二列3之第 二I/O單元13之領域埋設形成功能巨集51並配置專用測試 用墊61的構成等，可進行各種組合。 (第2實施形態） 以下，說明第2實施形態。本實施形態之半導體裝置係 以與第1實施形態之半導體裝置相同之構成及製造方法所 製作，與第1實施形態的差異在於，第一列及第二列之配置 不同。 而，本實施形態中，已於第1實施形態說明之相同構成 零件等係標示相同標號’並省略詳細說明。 26 200929401 第14圖係擴大顯示部分半導體晶片（第2實施形態的半 導體裝置之構成要件）表面之概略構成的平面圖。 5 Ο 10
15 Q 2〇
#半導體晶片70中’與第1實施形態之半導體晶片1相 同地，輸出入電路領域Ub係配置有第一列71與第二列72 , 第一列71係於輸出入電路領域lib之外周（靠近區劃線SL 置有複數第-I/Q單元12及第—外部連 接用端子14’而第二列72則於第—列]之内側（靠近内部 電路形成領域11a之位置），複數並列配置有複數第二1/〇單 几13及第二外部連接用端子15。 I實第-外部連接料子14至少—部份（圖 式之例中為全部）會配置成位於第一ι/〇單元12上方，且第 a卜。卩連接帛端子15至少—部份（圖式之例巾為除了下端 』之部分）會配置成位於第—1/〇單元Η上方。具體而言， 外《ρ連接用端子14與第二外部連接用端子15係並列成 2相對向，且形成於對應㈣-!/〇單元12上方。在此， 外4連接用端子14與第二外部連接用端子⑽形成於 5 一層内，且相隔—定距離而不會有重疊部位。 此時’第一列71及第二列72中，第-外部連接用端子 與第—外部連接用端子15係配置成盡量靠近，兩者之相 ^離纽為由第—外部連接用端子14之接合線的連接 頂定部位到第二外部連接用端子此接合線的連接預定部 的相隔距離，係與第1實施形態之半導體晶片1相同地， 如圖所示為yl。 、上所說明，藉本實施形態，並列有2列已配置有外 27 200929401 5 ❹ 10 15 ❹ 20 部連接用端子之單it的半導體裝置，可使第_列71與第 二列72鄰接的第一外部連接用端子14及第二外部連接用端 子15間的距離盡量縮短，充分確保電性檢查_針對第— 外部連接用端子丨4及第二外部連接用端子15的電性連接， 並可使半導體晶片70進—步高積體化與高性能化，同時可 防止半導體積體電路之特性劣化或電性檢查之精確度劣化 等問題，實現可靠性高的半導體裝置。 以上，已酬第1及第2實施形態，但實施形態並未受 限於此。舉例言之’亦可於第2實施形態應用第丨實施形態 之變形例1〜4，或適當組合變形例丨〜4。 產業上的利用可能性 藉本發明’並列有2列已配置有外部連接用端子之1/〇 單元的半導體裝置’可使第—列與第二列鄰接的第一外部 連接用端子及第二外部連接用端子間的距離盡量縮短，充 分確保電性檢查時探針對第—外部連制端子及第二外部 連接用端子的電性連接’並可使半導體晶#進—步高積體 化與高性能化’同時防止半導體積體電路之特性劣化或電 性檢查之精確度劣化等問題，實現可靠性高的半導體裝置。 【圖式簡半软*明】 第1圖係顯示半導體晶片（本實施形態之半導體裝置的 構成要件）之外觀的平面圖。 第2圖係擴大顯示部分半導體晶片（本實施形態之半導 體裝置的構成要件）表面之概略構成的平面圖。 第3圖係擴大顯示比較例i之部分半導體晶片表面之概 28 200929401 略構成的平面圖。 第4圖係擴大顯示比較例2之部分半導體晶片表面之概 略構成的平面圖。 5 ❹ 10 15 ❹ 20 第5A圖係顯示本實施形態半導體裝置之製造步驟的步 驟順序之概略圖。 第5B圖係顯示本實施形態半導體裝置之製造步驟的步 驟順序之概略圖。 第5C圖係顯示本實施形態半導體裝置之製造步驟的步 驟順序之概略圖。 第5D圖係顯示本實施形態半導體裝置之製造步驟的步 驟順序之概略圖。 第5E圖係顯示本實施形態半導體裝置之製造步驟的步 驟順序之概略圖。 第6A圖係顯示已接著比較例2之半導體晶片的狀態之 側面圖。 第6B圖係顯示已接著比較例2之半導體晶片的狀態之 側面圖。 第7圖係顯示該電性檢查所使用之檢查裝置（探測裝 置）的概略構成之不意圖。 第8圖係擴大顯示部分半導體晶片（第1實施形態之變 形例1的半導體裝置之構成要件）表面之概略構成的平面 圖。 第9圖係擴大顯示部分半導體晶片（第1實施形態之變 形例2的半導體裝置之構成要件）表面之概略構成的平面 29 200929401 圖 第10圖係顯示比較例2之半導體晶片設有功能巨集之 狀態的平面圖。 第11圖係擴大顯示部分半導體晶片（第1實施形態之變 5 形例3的半導體裝置之構成要件）表面之概略構成的平面 圖。 第12圖係擴大顯示部分半導體晶片（第1實施形態之變 形例4的半導體裝置之構成要件）表面之概略構成的平面
圖。 10 第13 Α圖係顯示於第1實施形態之變形例2組合變形例3 之狀態的平面圖。 第13B圖係顯示於第1實施形態之變形例2組合變形例4 之狀態的平面圖。 第14圖係擴大顯示部分半導體晶片（第2實施形態的半 15 導體裝置之構成要件）表面之概略構成的平面圖。 【主要元件符號說明】 1，30,40, 50,60, 70…半導體晶片 12…第一I/O單元 2…第一列 13···第二I/O單元 3···第二列 14···第一外部連接用端子 10…半導體基板 14a…接合部 14b…彳皮檢查部 ll···電路形成領域 11 a···内部電路形成領域 15…第二外部連接用端子 1 lb···輸出入電路領域 15a…接合部 30 200929401 15b…被檢查部 SL···區劃線 yl…相隔距離 20…M0S電晶體 21…層間絕緣膜 22…保護膜 23…PI膜 24…開口 41…晶圓台 42…檢查部 43…探測卡 44, 45…探針 51…功能巨集 52…電源線 53…接地線 61…測試用墊 7l···第一列 72…第二列 10l···半導體晶片 102···第一列 103…第二列 111···電路形成領域 111a…内部電路形成領域 11 lb…輸出入電路領域 112.··第一 I/O 單元 113··.第二 I/O 單元 114···第一外部連接用端子 115···第二外部連接用端子 201…半導體晶片 202···第一列 203.··第二列 21 l···電路形成領域 211a…内部電路形成領域 21 lb…輸出入電路領域 212···第一 I/O 單元 213···第二 I/O 單元 214···第一外部連接用端子 215···第二外部連接用端子 221…功能巨集 31

Claims (1)

  1. 200929401 十、申請專利範圍： 1. 一種半導體裝置，包含有： 半導體基板；及 位於該半導體基板上方的第一列與第二列； ‘ 5 前述第一列係於表面外周並列地配置複數第一I/O單 元與第一外部連接用端子； 前述第二列係於前述第一列之内側，並列地配置複數 第二I/O單元與第二外部連接用端子； 且，前述各第二外部連接用端子係配置成至少一部份 10 位於前述第一 I/O單元之上方。 2. 如申請專利範圍第1項之半導體裝置，其中前述第一外部 連接用端子與前述第二外部連接用端子係形成於同一層 内。 3. 如申請專利範圍第2項之半導體裝置，其中在前述第一列 15 中，前述第一I/O單元之上方係配置有前述第一外部連接用 ❹ 端子。 4. 如申請專利範圍第3項之半導體裝置，其中前述第二外部 連接用端子係形成於鄰接的2個前述第一I/O單元之交界部 分的上方。 - 20 5_如申請專利範圍第4項之半導體裝置，其中前述各第一外 _ 部連接用端子與前述各第二外部連接用端子係互相相對地 並列形成。 6.如申請專利範圍第5項之半導體裝置，其中前述各第一外 部連接用端子及前述各第二外部連接用端子分別在不同部 32 200929401 位具有外部連接用接合部與電性檢查用被檢查部，且，前 述第一列之前述接合部係配置於外側，而前述第二列之前 述接合部則配置於内側。 5 Ο 10 15 ❾ 20 7. 如申請專利範圍第6項之半導體裝置，其係配置有一功能 巨集，並使該功能巨集包夾於前述第二I/O單元間。 8. 如申請專利範圍第7項之半導體裝置，其中前述第二I/O 單元的上方配置有電源配線及/或接地配線。 9. 如申請專利範圍第8項之半導體裝置，其中前述各第一外 部連接用端子與前述各第二外部連接用端子係分別作為接 合部； 且，前述第一列之外側配置有與前述第一外部連接用 端子連接的測試用墊。 1〇_—種半導體裝置之製造方法，包含有以下步驟： 在半導體基板之上方，形成第一列及第二列，該第一 列係於表面外周並列地配置複數第一 I/O單元與第一外部 連接用端子者，而該第二列則係於前述第一列之内側，並 列地配置複數第二I/O單元與第二外部連接用端子者；及 將前述各第二外部連接用端子配置成至少一部份位於 前述第一列之第一 I/O單元之上方。 11. 如申請專利範圍第10項之半導體裝置之製造方法，其係 將前述第一外部連接用端子與前述第二外部連接用端子形 成於同一層内。 12. 如申請專利範圍第11項之半導體裝置之製造方法，其係 於前述第一列中，將前述第一外部連接用端子配置於前述 33 200929401 第一 I/O單元之上方。 13.如申請專利範圍第12項之半導體裝置之製造方法，其係 將前述第二外部連接用端子形成於鄰接的2個前述第一I/O 單元之交界部分的上方。 5 14.如申請專利範圍第13項之半導體裝置之製造方法，其係 將前述各第一外部連接用端子與前述各第二外部連接用端 子互相相對地並列形成。 15. 如申請專利範圍第14項之半導體裝置之製造方法，其 係於形成前述第一列及前述第二列之步驟後更包含有一 10 步驟，該步驟係由前述表面外側將前述第一外部連接用端 子及前述第二外部連接用端子交互地與外部端子電性連 接。 16. 如申請專利範圍第15項之半導體裝置之製造方法，其係 令前述各第一外部連接用端子及前述各第二外部連接用端 15 子分別在不同部位具有外部連接用之接合部與電性檢查用 之被檢查部，且，將前述第一列之前述接合部配置於外側， 並將前述第二列之前述接合部配置於内側。 17. 如申請專利範圍第16項之半導體裝置之製造方法，其係 配置一功能巨集，並使該功能巨集包夾於前述第二I/O單元 20 間。 18. 如申請專利範圍第17項之半導體裝置之製造方法，其係 於前述第二I/O單元的上方配置電源配線及/或接地配線。 19. 如申請專利範圍第18項之半導體裝置之製造方法，其係 令前述各第一外部連接用端子與前述各第二外部連接用端 34 200929401 子分別作為接合部； 且，於前述第一列之外側配置測試用墊，並使該測試 用墊與前述第一外部連接用端子連接。
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