JP2022112593A - 半導体素子、機器、チップ - Google Patents

半導体素子、機器、チップ Download PDF

Info

Publication number
JP2022112593A
JP2022112593A JP2021008441A JP2021008441A JP2022112593A JP 2022112593 A JP2022112593 A JP 2022112593A JP 2021008441 A JP2021008441 A JP 2021008441A JP 2021008441 A JP2021008441 A JP 2021008441A JP 2022112593 A JP2022112593 A JP 2022112593A
Authority
JP
Japan
Prior art keywords
voltage
electrodes
semiconductor device
chip
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021008441A
Other languages
English (en)
Inventor
旬史 岩田
Junji Iwata
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2021008441A priority Critical patent/JP2022112593A/ja
Priority to US17/579,082 priority patent/US20220238470A1/en
Publication of JP2022112593A publication Critical patent/JP2022112593A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/1446—Devices controlled by radiation in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0616—Random array, i.e. array with no symmetry
    • H01L2224/06164—Random array, i.e. array with no symmetry covering only portions of the surface to be connected
    • H01L2224/06165—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

【課題】 アバランシェフォトダイオードに供給される電圧に対応するとともに、アバランシェフォトダイオードの個数が増加しても、複数のアバランシェフォトダイオードに供給される電源電圧の安定化を高める。【解決手段】 複数のアバランシェフォトダイオードが配されたアレイを備える半導体素子であって、半導体素子は、複数のアバランシェフォトダイオードに使用される第１電圧が外部から供給される複数の第１電極と、外部から前記第１電圧とは異なる第２電圧が供給される第２電極とを有し、複数の第１電極と第２電極は、アレイの外部に配されており、第２電極は、複数の第１電極の１つと他の１つとの間に配されていることを特徴とする半導体素子である。【選択図】 図６

Description

本発明は、半導体素子、機器、チップに関する。
アバランシェ（電子なだれ）増倍を利用し、単一光子レベルの微弱光を検出可能な光電変換素子が知られている。特許文献１は、アバランシェフォトダイオードと、アバランシェフォトダイオードに電圧を供給するためのパッド電極が設けられた構成が記載されている。
特開２０２０－９６１５８号公報
特許文献１では、パッド電極の配置に関しての検討が不十分である。アバランシェフォトダイオードには、アバランシェ増倍を生じさせるのに必要な大きな電圧の供給が必要である。また、アバランシェフォトダイオードの個数が増加すると、複数のアバランシェフォトダイオードに供給される電圧に差異が生じやすくなる。供給される電圧に差異が生じると、複数のアバランシェフォトダイオード同士で信号のリニアリティ（入射光量に対する出力信号値）に差異が生じることがある。
本開示は、アバランシェフォトダイオードに供給される電圧に対応するとともに、アバランシェフォトダイオードの個数が増加しても、複数のアバランシェフォトダイオードに供給される電源電圧の安定化を高める技術に関する。
本開示の一の態様は、複数のアバランシェフォトダイオードが配されたアレイを備える半導体素子であって、前記半導体素子は、前記複数のアバランシェフォトダイオードに使用される第１電圧が外部から供給される複数の第１電極と、外部から前記第１電圧とは異なる第２電圧が供給される第２電極とを有し、前記複数の第１電極と前記第２電極は、前記アレイの外部に配されており、前記第２電極は、前記複数の第１電極の１つと他の１つとの間に配されていることを特徴とする半導体素子である。
本開示により、アバランシェフォトダイオードに供給される電圧に対応するとともに、アバランシェフォトダイオードの個数が増加しても、複数のアバランシェフォトダイオードに供給される電源電圧の安定化に貢献できる。
半導体素子の全体図 半導体素子の平面図 半導体素子の全体図 画素の構成図 画素の構成図および動作を示す図 半導体素子の平面図 半導体素子の断面図 半導体素子の平面図 半導体素子の平面図 半導体素子の平面図 半導体素子の平面図 半導体素子の平面図 半導体素子の平面図 半導体素子の平面図 半導体素子の平面図 機器の構成を示す図
以下に示す形態は、本発明の技術思想を具体化するためのものであって、本発明を限定するものではない。各図面が示す部材の大きさや位置関係は、説明を明確にするために誇張していることがある。以下の説明において、同一の構成については同一の番号を付して説明を省略することがある。
なお、以下は半導体素子に関する説明が中心である。半導体素子は、画像を生成するための撮像素子（イメージセンサ）に使うことができる。また、半導体素子の他の例として例えば、測距素子（焦点検出やＴＯＦ（Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ）を用いた距離測定等のセンサ）、測光素子（入射光量の測定等のセンサ）、ＬｉＤＡＲセンサなどがある。以下に述べる形態は半導体素子一般に適用できる。
図１乃至図４を用いて、各実施形態における半導体素子に共通する構成を説明する。半導体素子はアバランシェフォトダイオードを含むＳＰＡＤ（Ｓｉｎｇｌｅ Ｐｈｏｔｏｎ Ａｖａｌａｎｃｈｅ Ｄｉｏｄｅ）画素を有する。アバランシェフォトダイオードで生じる電荷対のうち信号電荷として用いられる電荷の極性に対応する導電型を第１導電型と呼ぶ。第１導電型とは、信号電荷と同じ極性の電荷を多数キャリアとする導電型を指す。また、第１導電型と反対の導電型を第２導電型と呼ぶ。以下では、信号電荷が電子であり、第１導電型がＮ型、第２導電型がＰ型である例を説明するが、信号電荷が正孔であり、第１導電型がＰ型、第２導電型がＮ型であってもよい。
本明細書において、「平面視」とは、後述する半導体基板の光入射面に対して垂直な方向から視ることを指す。また、断面とは、センサ基板１１の半導体層３０２の光入射面と垂直な方向における面を指す。なお、微視的に見て半導体層の光入射面が粗面である場合は、巨視的に見たときの半導体層の光入射面を基準として平面視を定義する。
本明細書において、深さ方向は、半導体層３０２の光入射面（第１面）から回路基板２１が配される側の面（第２面）に向かう方向である。
まず、各実施形態に共通する構成を説明する。
図１は、本実施形態に係る積層型の半導体素子１００の構成を示す図である。半導体素子１００では、センサ基板１１と、回路基板２１の２つの基板が積層され、且つ電気的に接続されている。センサ基板１１は、後述する光電変換素子１０２を有する第１半導体層と、第１配線構造と、を有する。回路基板２１は、後述する信号処理部１０３等の回路を有する第２半導体層と、第２配線構造と、を有する。半導体素子１００は、第２半導体層、第２配線構造、第１配線構造、第１半導体層の順に積層されている。各実施形態に記載の半導体素子は、第１面から光が入射し、第２面に回路基板が配される、いわゆる裏面照射型の半導体素子である。
以下では、センサ基板１１と回路基板２１とは、ダイシングされたチップで説明するが、チップに限定されない。例えば、各基板はウエハであってもよい。また、各基板はウエハ状態で積層した後にダイシングされていてもよいし、チップ化した後にチップを積層して接合してもよい。
センサ基板１１には、画素領域１２が配され、回路基板２１には、画素領域１２で検出された信号を処理する回路領域２２が配される。
図２は、センサ基板１１の配置例を示す図である。アバランシェフォトダイオード（以下、ＡＰＤ）を含む光電変換素子１０２を有する画素１０１が平面視で二次元アレイ状に配列され、画素領域１２を形成する。
画素１０１は、典型的には、画像を形成するための画素であるが、ＴＯＦ（Ｔｉｍｅ ｏｆ Ｆｌｉｇｈｔ）に用いる場合には、必ずしも画像を形成しなくてもよい。すなわち、画素１０１は、光が到達した時刻と光量を測定するための画素であってもよい。
図３は、回路基板２１の構成図である。図２の光電変換素子１０２で光電変換された電荷を処理する信号処理部１０３、読み出し回路１１２、制御パルス生成部１１５、水平走査回路部１１１、信号線１１３、垂直走査回路部１１０を有している。
図２の光電変換素子１０２と、図３の信号処理部１０３は、画素毎に設けられた接続配線を介して電気的に接続される。
垂直走査回路部１１０は、制御パルス生成部１１５から供給された制御パルスを受け、各画素に制御パルスを供給する。垂直走査回路部１１０にはシフトレジスタやアドレスデコーダといった論理回路が用いられる。
画素の光電変換素子１０２から出力された信号は、信号処理部１０３で処理される。信号処理部１０３は、カウンタやメモリなどが設けられており、メモリにはデジタル値が保持される。
水平走査回路部１１１は、デジタル信号が保持された各画素のメモリから信号を読み出すために、各列を順次選択する制御パルスを信号処理部１０３に入力する。
信号線１１３には、選択されている列について、垂直走査回路部１１０により選択された画素の信号処理部１０３から信号が出力される。
信号線１１３に出力された信号は、出力回路１１４を介して、半導体素子１００の外部の記録部または信号処理部に出力する。
図２において、画素領域における光電変換素子の配列は１次元状に配されていてもよい。信号処理部の機能は、必ずしも全ての光電変換素子に１つずつ設けられる必要はなく、例えば、複数の光電変換素子によって１つの信号処理部が共有され、順次信号処理が行われてもよい。
図２および図３に示すように、平面視で画素領域１２に重なる領域に、複数の信号処理部１０３が配される。そして、平面視で、センサ基板１１の端と画素領域１２の端との間に重なるように、垂直走査回路部１１０、水平走査回路部１１１、列回路１１２、出力回路１１４、制御パルス生成部１１５が配される。言い換えると、センサ基板１１は、画素領域１２と画素領域１２の周りに配された非画素領域とを有し、平面視で非画素領域に重なる領域に、垂直走査回路部１１０、水平走査回路部１１１、列回路１１２、出力回路１１４、制御パルス生成部１１５が配される。
図４は、図２及び図３の等価回路を含むブロック図の一例である。
図２において、ＡＰＤ２０１を有する光電変換素子１０２は、センサ基板１１に設けられており、その他の部材は、回路基板２１に設けられている。
ＡＰＤ２０１は、光電変換により入射光に応じた電荷対を生成する。ＡＰＤ２０１のアノードには、電圧ＶＬ（第１電圧）が供給される。また、ＡＰＤ２０１のカソードには、アノードに供給される電圧ＶＬよりも高い電圧ＶＨ（第２電圧）が供給される。アノードとカソードには、ＡＰＤ２０１がアバランシェ増倍動作をするような逆バイアス電圧が供給される。このような電圧を供給した状態とすることで、入射光によって生じた電荷がアバランシェ増倍を起こし、アバランシェ電流が発生する。
尚、逆バイアスの電圧が供給される場合において、アノードおよびカソードの電位差が降伏電圧より大きいな電位差で動作させるガイガーモードと、アノードおよびカソードの電位差が降伏電圧近傍、もしくはそれ以下の電圧差で動作させるリニアモードがある。
ガイガーモードで動作させるＡＰＤをＳＰＡＤと呼ぶ。例えば、電圧ＶＬ（第１電圧）は、－３０Ｖ、電圧ＶＨ（第２電圧）は、１Ｖである。このようにＡＰＤでは、アバランシェ増倍を行わないフォトダイオードに比べて、大きな電圧を必要とする。なお、ＡＰＤ２０１は、リニアモードで動作させてもよいし、ガイガーモードで動作させてもよい。ＳＰＡＤの場合はリニアモードのＡＰＤに比べて電位差が大きくなり耐圧の効果が顕著となるため、ＳＰＡＤであることが好ましい。
クエンチ素子２０２は、電圧ＶＨを供給する電源とＡＰＤ２０１に接続される。クエンチ素子２０２は、アバランシェ増倍による信号増倍時に負荷回路（クエンチ回路）として機能し、ＡＰＤ２０１に供給する電圧を抑制して、アバランシェ増倍を抑制する働きを持つ（クエンチ動作）。また、クエンチ素子２０２は、クエンチ動作で電圧降下した分の電流を流すことにより、ＡＰＤ２０１に供給する電圧を電圧ＶＨへと戻す働きを持つ（リチャージ動作）。
信号処理部１０３は、波形整形部２１０、カウンタ回路２１１、選択回路２１２を有する。本明細書において、信号処理部１０３は、波形整形部２１０、カウンタ回路２１１、選択回路２１２のいずれかを有していればよい。
波形整形部２１０は、光子検出時に得られるＡＰＤ２０１のカソードの電位変化を整形して、パルス信号を出力する。波形整形部２１０としては、例えば、インバータ回路が用いられる。図４では、波形整形部２１０としてインバータを一つ用いた例を示したが、複数のインバータを直列接続した回路を用いてもよいし、波形整形効果があるその他の回路を用いてもよい。
カウンタ回路２１１は、波形整形部２１０から出力されたパルス信号をカウントし、カウント値を保持する。また、駆動線２１３を介して制御パルスｐＲＥＳが供給されたとき、カウンタ回路２１１に保持された信号がリセットされる。
選択回路２１２には、図３の垂直走査回路部１１０から、図４の駆動線２１４（図３では不図示）を介して制御パルスｐＳＥＬが供給され、カウンタ回路２１１と信号線１１３との電気的な接続、非接続を切り替える。選択回路２１２には、例えば、信号を出力するためのバッファ回路などを含む。
クエンチ素子２０２とＡＰＤ２０１との間や、光電変換素子１０２と信号処理部１０３との間にトランジスタ等のスイッチを配して、電気的な接続を切り替えてもよい。同様に、光電変換素子１０２に供給される電圧ＶＨまたは電圧ＶＬの供給をトランジスタ等のスイッチを用いて電気的に切り替えてもよい。
本実施形態では、カウンタ回路２１１を用いる構成を示した。しかし、カウンタ回路２１１の代わりに、時間・デジタル変換回路（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：以下、ＴＤＣ）、メモリを用いて、パルス検出タイミングを取得する半導体素子１００としてもよい。このとき、波形整形部２１０から出力されたパルス信号の発生タイミングは、ＴＤＣによってデジタル信号に変換される。ＴＤＣには、パルス信号のタイミングの測定に、図１の垂直走査回路部１１０から駆動線を介して、制御パルスｐＲＥＦ（参照信号）が供給される。ＴＤＣは、制御パルスｐＲＥＦを基準として、波形整形部２１０を介して各画素から出力された信号の入力タイミングを相対的な時間としたときの信号をデジタル信号として取得する。
図５は、ＡＰＤの動作と出力信号との関係を模式的に示した図である。
図５（ａ）は、図４のＡＰＤ２０１、クエンチ素子２０２、波形整形部２１０を抜粋した図である。ここで、波形整形部２１０の入力側をｎｏｄｅＡ、出力側をｎｏｄｅＢとする。図５（ｂ）は、図５（ａ）のｎｏｄｅＡの波形変化を、図５（ｃ）は、図５（ａ）のｎｏｄｅＢの波形変化をそれぞれ示す。
時刻ｔ０から時刻ｔ１の間において、図５（ａ）のＡＰＤ２０１には、ＶＨ－ＶＬの電位差が印加されている。時刻ｔ１において光子がＡＰＤ２０１に入射すると、ＡＰＤ２０１でアバランシェ増倍が生じ、クエンチ素子２０２にアバランシェ増倍電流が流れ、ｎｏｄｅＡの電圧は降下する。電圧降下量がさらに大きくなり、ＡＰＤ２０１に印加される電位差が小さくなると、時刻ｔ２のようにＡＰＤ２０１のアバランシェ増倍が停止し、ｎｏｄｅＡの電圧レベルはある一定値以上降下しなくなる。その後、時刻ｔ２から時刻ｔ３の間において、ｎｏｄｅＡには電圧ＶＬから電圧降下分を補う電流が流れ、時刻ｔ３においてｎｏｄｅＡは元の電位レベルに静定する。このとき、ｎｏｄｅＡにおいて出力波形がある閾値を越えた部分は、波形整形部２１０で波形整形され、ｎｏｄｅＢで信号として出力される。
なお、出力線１１３の配置、列回路１１２、出力回路１１４の配置は図３に限定されない。例えば、出力線１１３が行方向に延びて配されており、列回路１１２が出力線１１３が延びる先に配されていてもよい。
以下では、各実施形態の半導体素子について説明する。
（第１実施形態）
本実施形態について説明する。
図６は、本実施形態の半導体素子が備える第１チップ３０１と、パッケージ２０の構成を示す図である。第１チップ３０１は長辺と短辺を備える形状を持つ。第１チップ３０１は複数の画素１００が複数行および複数列に渡って配された画素アレイ１１０を備える。画素アレイ１１０の外周を囲むように配された電源配線１３０が、第１チップに設けられている。電源配線１３０は、画素アレイ１１０の外部であって、第１チップ３０１の端部に画素アレイ１１０よりも近い領域に配された、第１電極の一例である複数のパッド電極３５２に接続されている。複数のパッド電極３５２は、画素アレイ１１０の外部であって、第１チップ３０１の長辺の領域１５０～１５４に配されている。より具体的には、第１チップ３０１が備える、画素アレイ１００を挟んで対向する２つの長辺の領域に、電源配線１３０が接続された複数のパッド電極３５２が設けられている。この画素アレイ１００を挟んで２つの長辺の領域が対向する関係とは、領域１５０と領域１５２の関係と、領域１５１と領域１５３の関係を指す。電源配線１３０は、画素１００に電源電圧ＶＨを供給する配線である。複数のパッド電極３５２のそれぞれは、パッケージ２０が備えるピン（パッケージ接続端子）１０２に接続されている。ピン１０２は、半導体素子の外部から供給される第１電圧である電源電圧ＶＨを受ける。さらに第１チップ３０１の長辺の領域には、複数のパッド電極３５２の他に、パッド電極１２０、パッド電極１２２が設けられている。第２電極の一例であるパッド電極１２０は、電源電圧ＶＨとは別の電圧であって、画素１００に供給される第２電圧である電源電圧ＶＬを受ける電極である。第１電圧である電源電圧ＶＨは、本実施形態では１．１Ｖである。また、第２電圧である電源電圧ＶＬは、本実施形態では―３０Ｖである。パッド電極１２２は、電源電圧ＶＨ、電源電圧ＶＬとは異なる第３電圧（たとえば接地電圧）を受ける第３電極の一例である。領域１５０～１５３のそれぞれは、複数のパッド電極３５２の間にパッド電極１２０が配された構成を備える。また、別の見方では、複数のパッド電極１２０の間にパッド電極３５２が配された構成を備える。また、別の見方では、パッド電極３５２とパッド電極１２０とが交互に並んだ構成を備える。このパッド電極３５２とパッド電極１２０が交互に配された２つの領域１４０、１４１の間に、パッド電極１２２が設けられている。また、パッド電極１２２は、パッド電極３５２とパッド電極１２０との間に設けられている。
また、第１チップ３０１の短辺の領域１６０、１６１には、第４電極の一例であるパッド電極３５４が設けられている。パッド電極３５４は、後述する第２チップの回路素子が使用する電源電圧である第４電圧を受ける。領域１６０、１６１には、パッド電極１２０、パッド電極１２２、パッド電極３５４が設けられている。パッド電極３５２、１２０、１２２のそれぞれは、対応するピン１０２から、半導体素子の外部から供給される電源電圧を受けている。
図７は、図６に示したＡ－Ｂ線の位置に対応する断面図である。図７では、図６に示した部材と同じ部材には、図６で付した符号と同じ符号が付されている。
第１チップ３０１は、第１半導体層３０２、第１配線層３０３を有する。第１半導体層３０２には、画素１００が備える半導体領域が設けられている。画素１００が備える半導体領域として、マイクロレンズ３４４を透過した光が入射する位置に、第１導電型の第１半導体領域３１１、第２導電型の第２半導体領域３１２、第１導電型の第３半導体領域３１３が設けられている。信号電荷が電子の場合、第１導電型はｐ型であり、第２導電型はｎ型である。正孔を信号電荷として用いる場合には、第１導電型はｎ型であり、第２導電型はｐ型である。本実施形態では、信号電荷は電子であるとする。第１半導体領域３１１、第２半導体領域３１２によって、図５（ａ）で示したアバランシェフォトダイオード２０１に対応する、アバランシェフォトダイオード３３１が形成される。
第１チップ３０１を上面から俯瞰した平面視において、マイクロレンズ３４４に対して第１半導体領域３１１、第２半導体領域３１２のそれぞれの少なくとも一部の領域は重なる関係にある。
第３半導体領域３１３は第１半導体領域３１２の両端部に設けられており、第１半導体領域３１２への電界集中を緩和する。このとき、第３半導体領域３１３の不純物濃度は、第１半導体領域３１２の不純物濃度よりも低くする。例えば、第１半導体領域３１２の不純物濃度が６．０×１０１８［ａｔｏｍｓ／ｃｍ３］以上の場合に、第３半導体領域３１３の不純物濃度は１．０×１０１６［ａｔｏｍｓ／ｃｍ３］以上、１．０×１０１８［ａｔｏｍｓ／ｃｍ３］以下とする。
第２半導体領域３１２よりも深部（入射面側）の面３５０側の領域には、第２導電型の第４半導体領域３１６が配される。さらに、隣接画素間には、画素間分離領域として第２導電型の第５半導体領域３１４を配し、第４半導体領域３１６よりも深部の面３５０側の領域には、第２導電型の第６半導体領域３１５が配される。
ここで、第４半導体領域３１６の不純物濃度よりも、第５半導体領域３１４、第６半導体領域３１５の不純物濃度の方が高くなるようにする。これにより、第４半導体領域３１６で光電変換によって生じた電荷は、隣接画素へ漏れ込むよりも、アバランシェフォトダイオード３２４に収集されやすくなる。よって、第４半導体領域３１６で生じた電荷が効率的にアバランシェ増倍される。
第６半導体領域３１５の上面にはピニング膜３４１が設けられている。これにより、半導体層３０２の表面付近で生じる暗電流を低減することができる。
ピニング膜３４１の上部には平坦化層３４２が設けられている。平坦化層３４２の上部には、カラーフィルタ層３４３、マイクロレンズ３４４が設けられている。
第１チップ３０１には配線層３０３が設けられている。配線層３０３には第１配線層３２１、第２配線層３２４が設けられている。第１配線層３２１と第５半導体領域３１４はコンタクトプラグ３２２によって接続されている。第１配線層３２１と第２配線層３２４は、ビア３２３によって接続されている。
第１チップ３０１には、パッド電極３５２を露出させるための開口部３５１が設けられている。開口部３５１の底面にパッド電極３５２が設けられている。第１チップ３０１の面３５０（第１面）と面３７０（第２面）との間に設けられている。面３７０は後述するが、第１チップ３０１と第２チップ４０１との接合面である。パッド電極３５２は、開口部３５１に設けられたワイヤによって、図６に示したピン１０２に接続されている。配線層３０３の最上層をパッド電極３５２とする場合、配線層３０３の最上層をアルミ配線で構成し、それ以外の配線層を銅配線で構成してもよい。
第１チップ３０１には、パッド電極３５４を露出させるための開口部３５３が設けられている。開口部３５３の底面にパッド電極３５４が設けられている。第１チップ３０１の面３５０（第１面）と面３７０（第２面）との間に設けられている。面３７０は後述するが、第１チップ３０１と第２チップ４０１との接合面である。パッド電極３５４は、開口部３５３に設けられたワイヤによって、図６に示したピン１０２に接続されている。配線層３３１の最上層をパッド電極３５４とする場合、配線層３３１の最上層をアルミ配線で構成し、それ以外の配線層を銅配線で構成してもよい。
パッド電極３５４は、複数の接合部３８０を介して第２チップ４０１に設けられた配線４１４に接続されている。配線４１４は、配線層４０３に設けられた他の配線に、ビアを介して接続されている。第２チップ４０１は、第１チップ３０１から出力される信号を処理する回路を備える。第２チップ４０１は、半導体層４０２を有する。半導体層４０２は、第６半導体領域４１１を有する。第６半導体領域４１１はコンタクトプラグ４２１と、配線層４０３が備える多層配線と、接合部３８１と、配線層３０３が備える多層配線とを介して第１チップ３０１の第１半導体領域３１１に接続される。第２チップ４０１には、さらに不図示のゲート電極、ソース・ドレイン領域が配され、一つのＭＯＳトランジスタを形成する。第２チップ４０１に配するＭＯＳトランジスタの一例としては、クエンチ素子が挙げられる。クエンチ素子は、図２の素子２０２に相当し、光電変換された電荷がアバランシェ増倍する際の負荷回路として機能する。アバランシェフォトダイオード３２４に供給する電圧を抑制して、アバランシェ増倍を抑制するクエンチ動作としての働きを持つ。
隣接するＭＯＳトランジスタの間には、素子分離領域４１２が配される。素子分離領域４１２は、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などが挙げられる。
第２チップ４０１の配線層４０３に配される接合部３８４は、第１チップ３０１のアバランシェフォトダイオード３３１の出力を、第２チップ４０１へ送る役割を有する。この接合部は、銅配線などの金属配線である。
第２チップ４０１の配線層４０３には、多層配線層４３１（第２多層配線層）が配される。この多層配線層４３１は、例えば、第１チップ３０１から送られる信号を第２チップ４０１の処理回路へ伝えるための配線や、第２チップ４０１に搭載する信号処理部１０２を駆動するための電源配線や接地配線である。
第２チップ４０１の半導体層４１１には不図示の接地領域が配されるものがある。接地領域への接地電位の電圧（接地電圧；第３電圧）の供給は、図６に示したパッド電極１２２から供給される。なお、パッド電極１２２から印加される電圧が供給される接地領域を設けなくてもよい。この場合、パッド電極１２２から印加される電圧は、直接的に他の回路素子に供給される。
また、第２チップ４０１に配される半導体領域４１１には、開口部３５３の底部に配されるパッド電極３５４と不図示のクエンチ素子とを通じて電源電圧ＶＨが供給される。
本実施形態の効果を説明する。図６に示したように、画素１００に供給する第１電圧を受けるパッド電極３５２は、第１チップ３０１の長辺の領域に配されている。一例として、図６に画素１００－１を示している。画素１００－１において、短辺の領域にあるパッド電極までの距離Ａよりも長辺の領域にあるパッド電極までの距離Ｂの方が短い。このように、短辺の領域にあるパッド電極よりも、長辺の領域にあるパッド電極までの距離の方が短い関係になる画素１００は、一点鎖線で囲った領域Ｘの範囲となる。したがって、複数行および複数列に渡って配された画素１００に対して電源電圧を供給するパッド電極を長辺の領域に置くことが、電源電圧の伝送距離の短縮につながる。この電源電圧の伝送距離の短縮は、アバランシェ増倍によって電源電圧が変動しやすい半導体素子において、電源電圧の降下量を低減し、電源電圧を安定化させるという有利な効果を得ることができる。
また、本実施形態では、第１チップ３０１に設けられたパッド電極３５２の個数は、第３電圧を受けるパッド電極１２２の個数よりも多い。このようにパッド電極３５２を多く配することにより、１つのパッド電極３５２が受け持つ画素１００の個数を減らすことができる。これにより、画素１００のアバランシェ増倍によってパッド電極３５２に流れる電流を、複数のパッド電極３５２の間で平準化することができる。これにより、ある画素１００がアバランシェ増倍を生じたことによって別の画素１００に供給される電源電圧の変動を低減することができ、クロストークを低減できる。典型的には、１つのパッド電極３５２に対して、１０～２００列の列数の画素１００が対応するようにさせると良い。より好ましくは、５０～１００列の列数の画素１００が１つのパッド電極３５２に対応させると良い。同様に、第２電圧を受けるパッド電極１２０についても、第１チップ３０１の長辺の領域に設けている。また、パッド電極１２０の個数は、パッド電極１２２の個数よりも多い。これにより、パッド電極３５２と同様に、電源電圧の変動の低減（安定化）と、クロストークの低減の有利な効果を得ている。また、複数のパッド電極３５２の間にパッド電極１２０を配置する領域を設けることにより、パッド電極３５２とパッド電極１２０とを位置の偏りを少なくして配置することができる。別の見方をすれば、複数のパッド電極１２０の間にパッド電極３５２を配しているともいえる。仮に、領域１５０には複数のパッド電極３５２のみを配置し、領域１５１には複数のパッド電極１２０のみを配置したとすると、第１電圧は領域１４０から供給され、第２電圧は領域１５１から供給されることとなる。よって、電源電圧の供給に関し、画素アレイ１１０における画素１００の位置によって偏りが生じる。本実施形態では、この偏りを低減することができる。さらに言えば、長辺の領域のうち、画素アレイ１１０の短辺に沿った中心線よりも、一方の短辺に近い領域である領域１５０と、当該中心線よりも他方の短辺に近い領域である領域１５１とがある。その領域１５０、１５１のそれぞれにおいて、複数のパッド電極３５２の間にパッド電極１２０を配置する領域を設けていると言える。別の見方をすれば、複数のパッド電極１２０の間にパッド電極３５２を配しているともいえる。これにより、第１電圧と第２電圧の供給の、画素アレイ１１０の位置による偏りをより生じにくくすることができる。
このように、本実施形態に記載の半導体素子は、電源電圧の安定化、クロストーク低減に有利な効果を有する。
（他の実施例）
第１実施形態では複数のパッド３５２の間にパッド１２０が配された例を示したが、この例に限られるものではなく、例えば、複数のパッド３５２の間にパッド１２２あるいはパッド３５４が配されても良い。このような場合も、複数の第１電極の間に第２電極が配された形態と言える。また、複数のパッド１２０の間にパッド１２２あるいはパッド３５４が配されても良い。
また、短辺の領域にも、さらにパッド３５２を配しても良い。この場合、短辺の領域のパッド３５２もまた、電源配線１３０に接続される。
第１実施形態では、パッド電極３５４が第１チップ３０１に設けられている例を説明したが、図８に示すように、パッド電極３５４が第２チップ４０１に設けられていても良い。パッド電極３５４は第２チップ４０１に設けられた回路が使用する電源電圧を受ける電極であるため、第２チップ４０１に設けることにより電源電圧の供給経路を短縮することができる。
また、図９に記載するように、半導体層４０２、配線層４０３を貫通する埋め込み電極４４１、４４２を設けて電源電圧を半導体素子の外部から受けるようにしても良い。この場合には、パッド開口部を設ける必要がなくなるため、電源電圧を受ける電極部の面積を低減することができる。よって、半導体素子の小型化に有利である。
また、第１実施形態では、パッド電極１２０とパッド電極３５２の間に、第３電圧を受けるパッド１２２が設けられていたが、図１０に示すように、パッド１２２が設けられていない構成としても良い。
また、第１実施形態では、パッド電極３５２とパッド電極１２０が交互に配されていたが、図１１に示すように、複数のパッド電極３５２が隣り合って配された組と、複数のパッド電極１２０が隣り合って配された組とが組単位で交互になるようにしても良い。図１１の例では、１つのピンに対し、複数のパッド電極が接続されるダブルボンディングの形態としている。また、図１２に示すように、その組の各々が、３つ以上のパッド電極を含むようにしても良い。この図１２の形態では、１つのピンに対し、３つ以上のパッド電極が接続されるトリプルボンディングの形態としている。また、シングルボンディング、ダブルボンディング、トリプルボンディングが適宜組み合わされても良い。
また、第１実施形態では、パッド電極３５２とパッド電極１２０が交互に配されていたが、図１３に示すように、複数のパッド電極３５２が隣り合って配された組と、複数のパッド電極１２０が隣り合って配された組とが組単位で交互になるようにしても良い。そして図１３では、複数の組の間に、第３電圧が供給されるパッド１２２が配されている。
また図１４に示したように、１つのピンに対し、複数のパッド電極３５２が接続された形態において、互いに異なるピンに接続されたパッド電極３５２が隣り合うようにしても良い。この形態のいても、パッド３５２とパッド１２０が隣り合う領域を備えている。
また、図１５に示したように、ダミーのパッド電極５００が長辺の領域に配されていても良い。ダミーのパッド電極５００には、ピンが接続されていても良いし、接続されていなくても良い。パッド電極５００の電位はフローティングでも良いし、所定の電圧が供給されていても良い。
第２チップ４０１には、画素アレイ１１０から出力される信号を処理する回路の他に、画像処理、信号演算処理、適宜アップデートされるニューラルネットワークを用いた演算などを行う演算素子をさらに配してもよい。
また、本実施形態では第１チップ３０１、第２チップ４０１とが積層された半導体素子を説明したが、単一のチップに画素アレイ１１０と、画素アレイ１１０が出力する信号を処理する回路とが設けられた、非積層のチップであっても良い。
また、本実施形態では第１チップ３０１、第２チップ４０１とが積層された半導体素子を説明したが、さらに別のチップを積層しても良い。このチップには、メモリ素子などの記憶部材を配したり、画像処理、信号演算処理、適宜アップデートされるニューラルネットワークを用いた演算などを行う演算素子を配してもよい。
このように、本実施形態および他の実施例で説明した半導体素子は、電源電圧の安定化、クロストークの低減という有利な効果を備えるものである。
（第２実施形態）
本実施形態は第１実施形態および他の実施例に記載したいずれの半導体素子にも適用可能である。図１６（ａ）は本実施形態の半導体装置９３０を備えた機器９１９１を説明する模式図である。半導体装置９３０を備える機器９１９１について詳細に説明する。半導体装置９３０は、上述のように、半導体デバイス９１０のほかに、半導体デバイス９１０を収容するパッケージ９２０を含む。パッケージ９２０は、半導体デバイス９１０が固定された基体と、半導体デバイス９１０に対向するガラスなどの蓋体と、を含むことができる。パッケージ９２０は、さらに、基体に設けられた端子と半導体デバイス９１０に設けられた端子とを接続するボンディングワイヤやバンプなどの接合部材を含むことができる。第１実施形態および他の実施例に記載した半導体素子として半導体デバイス９１０、パッケージ９２０が適用できる。
機器９１９１は、光学装置９４０、制御装置９５０、処理装置９６０、表示装置９７０、記憶装置９８０、機械装置９９０の少なくともいずれかを備えることができる。光学装置９４０は、半導体装置９３０に対応する。光学装置９４０は、例えばレンズやシャッター、ミラーである。制御装置９５０は、半導体装置９３０を制御する。制御装置９５０は、例えばＡＳＩＣなどの半導体装置である。
処理装置９６０は、半導体装置９３０から出力された信号を処理する。処理装置９６０は、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成するための、ＣＰＵやＡＳＩＣなどの半導体装置である。表示装置９７０は、半導体装置９３０で得られた情報（画像）を表示する、ＥＬ表示装置や液晶表示装置である。記憶装置９８０は、半導体装置９３０で得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置９８０は、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。
機械装置９９０は、モーターやエンジンなどの可動部あるいは推進部を有する。機器９１９１では、半導体装置９３０から出力された信号を表示装置９７０に表示したり、機器９１９１が備える通信装置（不図示）によって外部に送信したりする。そのために、機器９１９１は、半導体装置９３０が有する記憶回路や演算回路とは別に、記憶装置９８０や処理装置９６０をさらに備えることが好ましい。機械装置９９０は、半導体装置９３０から出力され信号に基づいて制御されてもよい。
また、機器９１９１は、撮影機能を有する情報端末（例えばスマートフォンやウエアラブル端末）やカメラ（例えばレンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラ）などの電子機器に適する。カメラにおける機械装置９９０はズーミングや合焦、シャッター動作のために光学装置９４０の部品を駆動することができる。あるいは、カメラにおける機械装置９９０は防振動作のために半導体装置９３０を移動することができる。
また、機器９１９１は、車両や船舶、飛行体などの輸送機器であり得る。輸送機器における機械装置９９０は移動装置として用いられうる。輸送機器としての機器９１９１は、半導体装置９３０を輸送するものや、撮影機能により運転（操縦）の補助および／または自動化を行うものに好適である。運転（操縦）の補助および／または自動化のための処理装置９６０は、半導体装置９３０で得られた情報に基づいて移動装置としての機械装置９９０を操作するための処理を行うことができる。あるいは、機器９１９１は内視鏡などの医療機器や、測距センサなどの計測機器、電子顕微鏡のような分析機器、複写機などの事務機器、ロボットなどの産業機器であってもよい。
上述した実施形態によれば、良好な画素特性を得ることが可能となる。従って、半導体装置の価値を高めることができる。ここでいう価値を高めることには、機能の追加、性能の向上、特性の向上、信頼性の向上、製造歩留まりの向上、環境負荷の低減、コストダウン、小型化、軽量化の少なくともいずれかが該当する。
従って、本実施形態に係る半導体装置９３０を機器９１９１に用いれば、機器の価値をも向上することができる。例えば、半導体装置９３０を輸送機器に搭載して、輸送機器の外部の撮影や外部環境の測定を行う際に優れた性能を得ることができる。よって、輸送機器の製造、販売を行う上で、本実施形態に係る半導体装置を輸送機器へ搭載することを決定することは、輸送機器自体の性能を高める上で有利である。特に、半導体装置で得られた情報を用いて輸送機器の運転支援および／または自動運転を行う輸送機器に半導体装置９３０は好適である。
以上、説明した実施形態は、技術思想を逸脱しない範囲において適宜変更が可能である。なお、本明細書の開示内容は、本明細書に記載したことのみならず、本明細書および本明細書に添付した図面から把握可能な全ての事項を含む。また本明細書の開示内容は、本明細書に記載した概念の補集合を含んでいる。すなわち、本明細書に例えば「ＡはＢよりも大きい」旨の記載があれば、「ＡはＢよりも大きくない」旨の記載を省略しても、本明細書は「ＡはＢよりも大きくない」旨を開示していると云える。なぜなら、「ＡはＢよりも大きい」旨を記載している場合には、「ＡはＢよりも大きくない」場合を考慮していることが前提だからである。
１００ 画素
１０２ ピン（パッケージ接続端子）
１１０ 画素アレイ
１２０、１２２、３５２、３５４ パッド電極（電極）
３０１ 第１チップ
４０１ 第２チップ

Claims (20)

  1. 複数のアバランシェフォトダイオードが配されたアレイを備える半導体素子であって、
    前記半導体素子は、前記複数のアバランシェフォトダイオードに使用される第１電圧が外部から供給される複数の第１電極と、外部から前記第１電圧とは異なる第２電圧が供給される第２電極とを有し、
    前記複数の第１電極と前記第２電極は、前記アレイの外部に配されており、
    前記第２電極は、前記複数の第１電極の１つと他の１つとの間に配されていることを特徴とする半導体素子。
  2. 前記半導体素子は長辺と短辺とを外周に備える形状であり、
    前記複数の第１電極と前記第２電極は、前記アレイの外部であって前記長辺の領域に配されていることを特徴とする請求項１に記載の半導体素子。
  3. 前記長辺の領域において、前記アレイの中心を前記短辺に沿って通る線よりも、前記短辺に近い領域である第１領域と、前記線よりも別の短辺に近い第２領域とがあり、
    前記第１領域と前記第２領域のそれぞれにおいて、前記第２電極は、前記複数の第１電極の１つと他の１つとの間に配されていることを特徴とする請求項２に記載の半導体素子。
  4. 前記半導体素子は２つの前記長辺と２つの前記短辺とを外周に備える形状であり、
    前記複数の第１電極と前記第２電極は、前記２つの長辺のそれぞれの領域に配されていることを特徴とする請求項２または３に記載の半導体素子。
  5. 前記アレイの外周に沿って配された配線を備え、
    前記２つの長辺のうちの１つの長辺の領域の前記複数の第１電極と、別の１つの長辺の領域の前記複数の第１電極が前記配線に接続されていることを特徴とする請求項４に記載の半導体素子。
  6. 複数の前記第２電極を有し、
    前記複数の第１電極と前記複数の第２電極を、各々が備える複数の組が、前記長辺の領域に設けられていることを特徴とする請求項２～５のいずれか１項に記載の半導体素子。
  7. 前記複数の組の１つと他の１つの間に、前記第１電圧および前記第２電圧とは異なる第３電圧が外部から供給される第３電極が配されていることを特徴とする請求項６に記載の半導体素子。
  8. 前記複数の組の各々は、隣り合う複数の第１電極と、隣り合う複数の第２電極とを有し、前記隣り合う複数の第１電極の１つと、前記隣り合う複数の第２電極の１つとが、隣り合うことを特徴とする請求項６または７に記載の半導体素子。
  9. 前記第１電圧、前記第２電圧とは異なる第４電圧が供給される第４電極を備え、前記第４電極は前記短辺の領域に配されていることを特徴とする請求項２～８のいずれか１項に記載の半導体素子。
  10. 前記半導体素子は、前記アレイを備える第１チップと、前記第１チップから出力される信号を処理する回路を有する第２チップとが積層された構造であることを特徴とする請求項１～８のいずれか１項に記載の半導体素子。
  11. 前記複数の第１電極と、前記第２電極が前記第１チップに配されていることを特徴とする請求項１０に記載の半導体素子。
  12. 前記第１チップと前記第２チップとが電気的に接続される複数の接合部を備え、
    前記第２チップはクエンチ素子が配された半導体領域を備え、前記半導体領域は前記複数の接合部の１つによって前記アバランシェフォトダイオードに接続され、
    前記第２電圧と接地電圧との差は、前記第１電圧と前記接地電圧よりも小さく、前記第２電圧は、前記第２電極と前記複数の接合部の別の１つの接合部とを介して前記半導体領域に供給され、
    前記半導体領域から前記接合部を介して前記アバランシェフォトダイオードに前記第２電圧が供給されることを特徴とする請求項１０または１１に記載の半導体素子。
  13. 前記第１電圧、前記第２電圧とは異なる第４電圧が供給される第４電極を備え、前記第４電極は前記複数の接合部のうちの１つを介して前記第２チップの前記回路に接続されることを特徴とする請求項１０～１２のいずれか１項に記載の半導体素子。
  14. 前記第１電圧、前記第２電圧とは異なる第４電圧が供給される第４電極を前記第２チップに備え、前記第４電極は前記第２チップの前記回路に接続されることを特徴とする請求項１０～１２のいずれか１項に記載の半導体素子。
  15. 前記第１電極はワイヤを介してピンに接続されており、前記ピンに外部から前記第１電圧が供給されることを特徴とする請求項１～１４のいずれか１項に記載の半導体素子。
  16. 前記複数の第１電極の各々に、複数のワイヤの対応する１つが接続されており、前記複数のワイヤが１つの前記ピンに接続されていることを特徴とする請求項１５に記載の半導体素子。
  17. 複数のピンを備え、前記複数の第１電極の各々に、複数のワイヤの対応する１つが接続されており、前記複数のワイヤが互いに異なるピンに接続されていることを特徴とする請求項１５に記載の半導体素子。
  18. 前記第２電圧が、前記複数のアバランシェフォトダイオードに供給される電圧であることを特徴とする請求項１～１７のいずれか１項に記載の半導体素子。
  19. 請求項１～１８のいずれか１項に記載の半導体素子を備える機器であって、
    前記半導体素子に対応した光学装置、
    前記半導体素子を制御する制御装置、
    前記半導体素子から出力された信号を処理する処理装置、
    前記半導体素子で得られた情報を表示する表示装置、
    前記半導体素子で得られた情報を記憶する記憶装置、および、
    前記半導体素子で得られた情報に基づいて動作する機械装置、の少なくともいずれかを更に備えることを特徴とする機器。
  20. 複数のアバランシェフォトダイオードが配されたアレイを備えるチップであり、
    前記チップは、前記複数のアバランシェフォトダイオードに使用される第１電圧が外部から供給される複数の第１電極と、外部から前記第１電圧とは異なる第２電圧が供給される第２電極とを有し、
    前記複数の第１電極と前記第２電極は、前記アレイの外部に配されており、
    前記第２電極は、前記複数の第１電極の１つと他の１つとの間に配されており、
    他のチップと積層されるためのチップであることを特徴とするチップ。
JP2021008441A 2021-01-22 2021-01-22 半導体素子、機器、チップ Pending JP2022112593A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021008441A JP2022112593A (ja) 2021-01-22 2021-01-22 半導体素子、機器、チップ
US17/579,082 US20220238470A1 (en) 2021-01-22 2022-01-19 Semiconductor element, apparatus, and chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021008441A JP2022112593A (ja) 2021-01-22 2021-01-22 半導体素子、機器、チップ

Publications (1)

Publication Number Publication Date
JP2022112593A true JP2022112593A (ja) 2022-08-03

Family

ID=82494815

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021008441A Pending JP2022112593A (ja) 2021-01-22 2021-01-22 半導体素子、機器、チップ

Country Status (2)

Country Link
US (1) US20220238470A1 (ja)
JP (1) JP2022112593A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022119375A (ja) * 2021-02-04 2022-08-17 キヤノン株式会社 光電変換装置

Also Published As

Publication number Publication date
US20220238470A1 (en) 2022-07-28

Similar Documents

Publication Publication Date Title
US20220320166A1 (en) Solid-state imaging device and electronic apparatus
US20220285418A1 (en) Image sensor and electronic apparatus including the same
JP6779825B2 (ja) 半導体装置および機器
US11411034B2 (en) Solid-state imaging device and electronic apparatus
US7482570B2 (en) Solid-state imaging device
JP5696081B2 (ja) 固体撮像装置
JP5369505B2 (ja) 固体撮像装置、及び電子機器
KR20100096003A (ko) 고체 촬상 장치 및 전자 기기
CN110678984B (zh) 成像器件和电子装置
KR20180112766A (ko) 반도체 장치 및 반도체 장치의 제조 방법 및 고체 촬상 소자 및 전자 기기
US10438989B2 (en) Stack-type image sensor
KR20100059702A (ko) 고체 촬상 장치 및 전자 기기
WO2022209681A1 (ja) 光検出装置及び電子機器
TWI496467B (zh) 固態攝像裝置
WO2021106748A1 (ja) 半導体装置および機器
JP2022112593A (ja) 半導体素子、機器、チップ
US9991308B2 (en) Image sensor
KR102590053B1 (ko) 반도체 장치 및 전자 기기
JP6813971B2 (ja) 光電変換装置及び撮像システム
US20140110771A1 (en) Solid-state imaging device and semiconductor device
CN113016071A (zh) 摄像装置
US20230420468A1 (en) Photoelectric conversion device
JP7414791B2 (ja) 光電変換装置、機器
US20240038816A1 (en) Photoelectric conversion device and apparatus
WO2024117027A1 (ja) 光電変換装置、機器

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20231213

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20231227