KR20180112766A - 반도체 장치 및 반도체 장치의 제조 방법 및 고체 촬상 소자 및 전자 기기 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 및 고체 촬상 소자 및 전자 기기 Download PDF

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KR20180112766A
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Abstract

본 개시의 반도체 장치는 반도체 기판의 제1면측에 배치되는 반도체 소자, 반도체 기판을 반도체 기판의 두께 방향으로 관통하여 마련되고, 반도체 소자에서 얻어진 전하를 반도체 기판의 제2면측에 유도하는 관통 전극 및 관통 전극에 의해 유도된 전하에 의거한 전기 신호를 출력하는 증폭 트랜지스터를 구비하고 있고, 증폭 트랜지스터는 관통 전극을 게이트 전극으로 하고, 관통 전극의 주위에 소스 영역 및 드레인 영역을 갖는다.

Description

반도체 장치 및 반도체 장치의 제조 방법 및 고체 촬상 소자 및 전자 기기
본 개시는 반도체 장치 및 반도체 장치의 제조 방법 및 고체 촬상 소자 및 전자 기기에 관한 것이다.
근래, 고체 촬상 소자 등의 반도체 장치의 트렌드로서, 평면 방향의 미세화·집적화에 더하여, 3차원 방향의 적층에 의한, 기능 부가, 디바이스 특성의 향상이 주목받고 있다. 3차원 방향의 적층에는 반도체 기판(반도체 칩)의 표면-이면 사이, 복수의 반도체 기판 사이, 또한, 반도체 기판-이종 재료막을 전기적으로 접속하기 위해, 반도체 기판을 관통하는 관통 전극으로 전기적으로 접속을 행하는 TCV 기술이 이용된다.
TCV 기술을 이용한 반도체 장치에서는 관통 전극과 반도체 기판 내의 소자와의 커플링이나, 관통 전극의 측면의 데미지층에서 발생하는 암전류가 디바이스 특성을 열화시키기 때문에, 관통 전극과 반도체 기판 사이에는 충분한 분리 구조가 필요하다. 이 분리 구조로서, 예를 들면, 빈 구멍이나 저유전율 재료를 사용한 저용량화, 피닝막을 사용한 암전류 억제 구조가 알려져 있다(예를 들면, 특허 문헌 1 참조 참조).
특허 문헌 1 : 일본 특개2015-38931호 공보
그렇지만, 특허 문헌 1에 기재된 종래 기술에서는 충분한 분리 기구, 암전류 억제 기구를 구비한 관통 전극은 큰 면적이 필요해저서, 반도체 기판 내의 다른 소자의 면적을 압박하게 된다. 특히, 관통 전극과 트랜지스터를 혼재한 반도체 장치에서는 증폭 특성, 노이즈 특성이 트랜지스터 사이즈에 의존하고 있기 때문에, 트랜지스터 특성의 열화를 수반한다. 또한, 관통 전극-반도체 기판 사이의 대지(earth) 용량, 관통 전극-트랜지스터 사이의 배선 용량이 커진다.
본 개시는 관통 전극에 의한 반도체 기판 내의 다른 소자의 면적에의 압박을 최소한으로 억제하는 것이 가능한 반도체 장치 및 반도체 장치의 제조 방법 및 고체 촬상 소자 및 당해 고체 촬상 소자를 갖는 전자 기기를 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위한 본 개시의 반도체 장치는 반도체 기판의 제1면측에 배치되는 반도체 소자, 반도체 기판을 반도체 기판의 두께 방향으로 관통하여 마련되고, 반도체 소자에서 얻어진 전하를 반도체 기판의 제2면측에 유도하는 관통 전극 및 관통 전극에 의해 유도된 전하에 의거한 전기 신호를 출력하는 증폭 트랜지스터를 구비하고 있고, 증폭 트랜지스터는 관통 전극을 게이트 전극으로 하고, 관통 전극의 주위에 소스 영역 및 드레인 영역을 갖는다.
또한, 상기한 목적을 달성하기 위한 본 개시의 반도체 장치의 제조 방법은 반도체 기판의 제1면측에 배치되는 반도체 소자, 반도체 기판을 반도체 기판의 두께 방향으로 관통하여 마련되고, 반도체 소자에서 얻어진 전하를 반도체 기판의 제2면측에 유도하는 관통 전극 및 관통 전극에 의해 유도된 전하에 의거한 전기 신호를 출력하는 증폭 트랜지스터를 구비하는 반도체 장치의 제조에 있어서, 관통 전극을 증폭 트랜지스터의 게이트 전극으로 하고, 관통 전극의 주위에 증폭 트랜지스터의 소스 영역 및 드레인 영역을 형성한다.
또한, 상기한 목적을 달성하기 위한 본 개시의 고체 촬상 소자는 반도체 기판의 제1면측에 배치된 광전변환 소자, 반도체 기판을 반도체 기판의 두께 방향으로 관통하여 마련되고, 광전변환 소자에서의 광전변환에 의해 얻어진 전하를 반도체 기판의 제2면측에 유도하는 관통 전극 및 관통 전극에 의해 유도된 전하에 의거한 전기 신호를 출력하는 증폭 트랜지스터를 구비하고 있고, 증폭 트랜지스터는 관통 전극을 게이트 전극으로 하고, 관통 전극의 주위에 소스 영역 및 드레인 영역을 갖는다. 또한, 상기한 목적을 달성하기 위한 본 개시의 전자 기기는 상기한 구성의 고체 촬상 소자를 구비한다.
본 개시에 의하면, 관통 전극이 증폭 트랜지스터의 게이트 전극을 겸하고 있기 때문에, 관통 전극에 의한 반도체 기판 내의 다른 소자의 면적에의 압박을 최소한으로 억제하는 것이 가능해지다. 또한, 여기에 기재된 효과로 반드시 한정되는 것이 아니고, 본 명세서 중에 기재된 어느 하나의 효과라도 좋다. 또한, 본 명세서에 기재된 효과는 어디까지나 예시이고, 이것으로 한정되는 것이 아니고, 또한 부가적인 효과가 있어도 좋다.
도 1A는 실시예 1의 고체 촬상 소자를 도시하는 단면도, 도 1B는 도 1A의 A-A선에 따른 단면도.
도 2는 실시예 1의 고체 촬상 소자에서의 화소의 등가 회로를 도시하는 회로도.
도 3은 실시예 2의 고체 촬상 소자를 도시하는 단면도.
도 4A는 실시예 3의 고체 촬상 소자를 도시하는 단면도, 도 4B는 도 4A의 B-B선에 따른 단면도.
도 5는 실시예 4의 고체 촬상 소자를 도시하는 단면도.
도 6A는 실시예 5의 제1예의 고체 촬상 소자의 단면도, 도 6B는 실시예 5의 제2예의 고체 촬상 소자의 단면도.
도 7A, 도 7B 및 도 7C는 실시예 6에 관한 고체 촬상 소자의 제조 방법의 공정도(그 1).
도 8A 및 도 8B는 실시예 6에 관한 고체 촬상 소자의 제조 방법의 공정도(그 2).
도 9A는 참고예의 고체 촬상 소자의 평면도, 도 9B는 도 9A의 C-C선에 따른 측단면도.
도 10A는 실시예 7의 고체 촬상 소자의 평면도, 도 10B는 실시예 7의 고체 촬상 소자의 측단면도.
도 11A는 실시예 8의 고체 촬상 소자의 평면도, 도 11B는 실시예 8의 고체 촬상 소자의 측단면도.
도 12A는 실시예 9의 고체 촬상 소자의 평면도, 도 12B는 실시예 9의 고체 촬상 소자의 측단면도.
도 13A는 실시예 10의 제1예의 고체 촬상 소자의 평면도, 도 13B는 실시예 10의 제2예의 고체 촬상 소자의 평면도.
도 14A는 실시예 11의 제1예의 고체 촬상 소자의 측단면도, 도 14B는 실시예 11의 제2예의 고체 촬상 소자의 측단면도.
도 15A는 실시예 12의 고체 촬상 소자의 평면도, 도 15B는 실시예 12의 고체 촬상 소자의 측단면도.
도 16A는 실시예 13의 고체 촬상 소자의 평면도, 도 16B는 실시예 13의 고체 촬상 소자의 측단면도.
도 17A는 실시예 14의 고체 촬상 소자의 평면도, 도 17B는 실시예 14의 고체 촬상 소자의 측단면도.
도 18A는 실시예 15의 고체 촬상 소자의 평면도, 도 18B는 실시예 15의 고체 촬상 소자의 측단면도.
도 19A는 실시예 16의 고체 촬상 소자의 평면도, 도 19B는 실시예 16의 고체 촬상 소자의 측단면도.
도 20A는 실시예 17의 고체 촬상 소자의 평면도, 도 20B는 실시예 17의 고체 촬상 소자의 측단면도.
도 21A는 실시예 18의 고체 촬상 소자의 평면도, 도 21B는 실시예 18의 고체 촬상 소자의 측단면도.
도 22A, 도 22B 및 도 22C는 실시예 19에 관한 고체 촬상 소자의 제조 방법의 공정도(그 1).
도 23A 및 도 23B는 실시예 19에 관한 고체 촬상 소자의 제조 방법의 공정도(그 2).
도 24A 및 도 24B는 실시예 19에 관한 고체 촬상 소자의 제조 방법의 공정도(그 3).
도 25A 및 도 25B는 실시예 19에 관한 고체 촬상 소자의 제조 방법의 공정도(그 4).
도 26은 본 개시의 전자 기기의 한 예인 촬상 장치의 구성을 도시하는 블록도.
이하, 본 개시의 실시예에 관해 도면을 이용하여 상세히 설명한다. 본 개시의 기술은 실시예로 한정되는 것이 아니고, 실시예에서의 여러 가지의 수치나 재료 등은 예시이다. 이하의 설명에서, 동일 요소 또는 동일 기능을 갖는 요소에는 동일 부호를 이용하는 것으로 하고, 중복되는 설명은 생략한다. 또한, 설명은 이하의 순서로 행한다.
1. 본 개시의 반도체 장치 및 그 제조 방법 및 고체 촬상 소자 및 전자 기기, 전반에 관한 설명
2. 실시예 1(본 개시의 한 양태에 관한 고체 촬상 소자)
3. 실시예 2(실시예 1의 변형)
4. 실시예 3(실시예 1의 변형)
5. 실시예 4(실시예 1의 변형)
6. 실시예 5(실시예 1∼실시예 4의 변형)
7. 실시예 6(실시예 1의 고체 촬상 소자의 제조 방법)
8. 참고예(관통 전극과 트랜지스터를 혼재한 경우의 기본 구성)
9. 실시예 7(증폭 트랜지스터의 채널 구조)
10. 실시예 8(전자 변환형의 종방향 2색 분광의 이면 조사형 고체 촬상 소자)
11. 실시예 9(실시예 8의 변형)
12. 실시예 10(실시예 9의 변형)
13. 실시예 11(실시예 8의 변형)
14. 실시예 12(고성능의 트랜지스터 동작 및 분리 특성을 갖는 고체 촬상 소자)
15. 실시예 13(실시예 12의 변형)
16. 실시예 14(실시예 7∼실시예 12의 변형)
17. 실시예 15(실시예 7∼실시예 12의 변형)
18. 실시예 16(실시예 1∼실시예 12의 변형)
19. 실시예 17(파장 변환 소자로서 기능하는 고체 촬상 소자)
20. 실시예 18(실시예 17의 변형)
21. 실시예 19(실시예 7의 고체 촬상 소자의 제조 방법)
22. 본 개시의 전자 기기(촬상 장치의 예)
<본 개시의 반도체 장치 및 그 제조 방법 및 고체 촬상 소자 및 전자 기기, 전반에 관한 설명>
본 개시의 반도체 장치 및 그 제조 방법 및 고체 촬상 소자 및 전자 기기에서는 반도체 기판에 관해, 실리콘 기판을 사용하는 구성으로 할 수 있다. 또한, 실리콘 재료로 한하지 않고, 화합물 재료나 유기 반도체 재료 등의 다양한 반도체 재료를 반도체 기판의 구성 재료로서 사용할 수 있다. 또한, 반도체 기판 내에, 광전변환 소자를 형성하는/형성하지 않는 어느 구성으로도 할 수 있다.
상술한 바람직한 구성을 포함하는 본 개시의 반도체 장치 및 그 제조 방법 및 고체 촬상 소자 및 전자 기기에서는 반도체 소자에 관해서는 반도체 기판의 제1면측에 적층된, 2개의 투명 전극에 의해 끼여진 광전변환막으로 이루어지는 구성으로 할 수 있다. 또한, 반도체 기판의 제1면측에 배치된, 다른 반도체 기판에 형성된 반도체 소자로 이루어지는 구성으로 할 수 있다.
상술한 바람직한 구성을 포함하는 본 개시의 반도체 장치 및 그 제조 방법 및 고체 촬상 소자 및 전자 기기에서는 관통 전극에 관해, 반도체 기판을 관통하여 마련된 도전체 및 도전체와 반도체 기판의 사이를 전기적으로 분리하는 분리층으로 이루어지는 구성으로 할 수 있다. 도전체의 구성 재료에 관해서는 1종류의 금속재료만이 아니고, 수종류의 금속재료를 조합시킬 수 있다. 예를 들면, PDAS(Phosphorus Doped Amorphous Silicon) 등의 도프된 실리콘 재료나, 알루미늄, 텅스텐, 티탄, 코발트, 하프늄, 탄탈 등의 금속재료(도전성 재료)를 하나 이상 포함한다.
또한, 상술한 바람직한 구성을 포함하는 본 개시의 반도체 장치 및 그 제조 방법 및 고체 촬상 소자 및 전자 기기에서는 분리층에 관해, 도전체의 측벽을 피복하는 절연막으로 이루어지는 구성으로 할 수 있다. 또한, 절연막의 막두께에 관해, 반도체 기판의 깊이 방향의 위치에 응하여 다른 구성으로 할 수 있다. 또한, 절연막 재료를 다층으로 할 수도 있다.
또한, 상술한 바람직한 구성을 포함하는 본 개시의 반도체 장치 및 그 제조 방법 및 고체 촬상 소자 및 전자 기기에서는 증폭 트랜지스터의 소스 영역 및 드레인 영역에 관해, 절연막의 부근에 존재하고, 반도체 기판의 깊이 방향의 일부 또는 전 영역에 걸쳐서 형성된 확산층으로 이루어지는 구성으로 할 수 있다.
또한, 상술한 바람직한 구성을 포함하는 본 개시의 반도체 장치 및 그 제조 방법 및 고체 촬상 소자 및 전자 기기에서는 반도체 기판의 평면상에 형성된 평면 트랜지스터를 구비하고 있고, 평면 트랜지스터의 게이트 산화막의 막두께와, 증폭 트랜지스터의 게이트 산화막의 막두께가 다른 구성으로 할 수 있다. 또한, 평면 트랜지스터의 게이트 산화막의 구성 재료와, 증폭 트랜지스터의 게이트 산화막의 구성 재료가 다른 구성으로 할 수 있다.
또한, 상술한 바람직한 구성을 포함하는 본 개시의 반도체 장치 및 그 제조 방법 및 고체 촬상 소자 및 전자 기기에서는 관통 전극의 정상부에 마련된, 도전체로 이루어지는 캡 전극을 구비하고 있고, 캡 전극에 관해, 증폭 트랜지스터의 소스 영역, 드레인 영역, 또는 채널 영역의 부근까지 연신하여 마련된 구성으로 할 수 있다.
또한, 상술한 바람직한 구성을 포함하는 본 개시의 반도체 장치 및 그 제조 방법 및 고체 촬상 소자 및 전자 기기에서는 도전체에 관해, 길이 방향에서 적어도 1층으로 이루어지고, 적어도 1종류의 도전체성 재료로 이루어지는 구성으로 할 수 있다. 예를 들면, 도전체에 관해, 증폭 트랜지스터의 게이트 전극으로서 기능하는 제1의 도전체 및 제1의 도전체에 연속하는 제2의 도전체로 이루어지는 구성으로 할 수 있다.
또한, 상술한 바람직한 구성을 포함하는 본 개시의 반도체 장치 및 그 제조 방법 및 고체 촬상 소자 및 전자 기기에서는 제1의 도전체에 관해, 증폭 트랜지스터의 동작 범위를 소망하게 설정하는 일함수를 갖는 구성으로 할 수 있다. 또한, 제1의 도전체와 반도체 기판을 분리하는 절연막에 관해, 제2의 도전체와 반도체 기판을 분리하는 절연막보다도 박막이면서 고유전율 재료로 이루어지는 구성으로 할 수 있다. 또한, 제2의 도전체에 관해, 제1의 도전체보다도 소경이면서 도전성 재료로 이루어지는 구성으로 할 수 있다.
또한, 상술한 바람직한 구성을 포함하는 본 개시의 반도체 장치 및 그 제조 방법 및 고체 촬상 소자 및 전자 기기에서는 제1의 도전체의 주위의 절연막의 막두께와, 제2의 도전체의 주위의 절연막이 다른 구성으로 할 수 있다. 또한, 제2의 도전체의 주위의 절연막에 관해, 저유전율 절연막으로 이루어지는 구성으로 할 수 있다.
또한, 상술한 바람직한 구성을 포함하는 본 개시의 반도체 장치 및 그 제조 방법 및 고체 촬상 소자 및 전자 기기에서는 제2의 도전체의 주위의 절연막은 제2의 도전체와의 사이에 개재하는 빈 구멍과 함께, 제2의 도전체와 반도체 기판을 전기적으로 분리하는 분리 구조를 구성하고 있는 것이 바람직하다. 또한, 제1의 도전체의 주위의 절연막에 부여되어 있는 고정 전하량과, 제2의 도전체의 주위의 절연막에 부여되어 있는 고정 전하량을 다른 구성으로 할 수 있다.
또한, 상술한 바람직한 구성을 포함하는 본 개시의 반도체 장치 및 그 제조 방법 및 고체 촬상 소자 및 전자 기기에서는 증폭 트랜지스터의 게이트 전극에 관해, 그 단면 형상이 원형, 또는 장방형을 포함하는 다각형인 구성으로 할 수 있다.
본 개시의 반도체 장치로서, 반도체 소자의 한 예인 광전변환 소자를 포함하는 화소(단위 화소)가, 제1의 방향(행방향) 및 제2의 방향(열방향)으로 2차원 매트릭스형상으로 배열되어 이루어지는 고체 촬상 소자를 예시할 수 있다. 단, 본 개시의 반도체 장치로서는 고체 촬상 소자로 한정되는 것이 아니다. 구체적으로는 본 개시의 기술은 반도체 기판을 그 두께 방향으로 관통하여 마련된 관통 전극과, 관통 전극에 의해 유도된 전하에 의거한 전기 신호를 출력하는 증폭 트랜지스터를 혼재하여 이루어지는 반도체 장치 전반에 적용 가능하다. 한 예로서, 반도체 기판의 제1면측에 배치되는 반도체 소자로서 압전 센서 소자를 사용한 반도체 장치를 예시할 수 있다.
본 명세서에서는 본 개시의 반도체 장치의 한 예인 고체 촬상 소자를 예로 들어 설명하기로 한다. 고체 촬상 소자에서는 광전변환 소자를 포함하는 화소가 2차원 매트릭스형상으로 배열된 화소 배열에 대해, R(적색), G(녹색), B(청색)의 각 색 필터를 평면형상으로 나열한 필터 구조가 넓게 채용되고 있다. 그러나, 이 필터 구조에서는 위색(僞色)이 발생하는 경우가 있다.
이 위색의 문제를 해결하기 위해, 종래, 동일한 화소의 종방향(광축 방향)으로, 적색, 녹색, 청색의 각각의 파장의 광을 광전변환하는 광전변환 영역을 적층하는 구조가 채택되어 있다(예를 들면, 일본 특개2006-120921호 공보 참조). 또한, 광전변환 영역을 반도체 기판 외에 설치하는 구조, 예를 들면, 광전변환 소자를 반도체 기판의 상부에 배치하고, 광전변환 신호를 반도체 기판에 축적하는 구조가 채택되어 있다(예를 들면, 일본 특개2010-278086호 공보, 일본 특개2011-138927호 공보 참조).
상기와 같은 구조를 이면 조사형 고체 촬상 소자에 적용하는 경우는 광전변환막으로부터의 전하를 반도체 기판에 접속하는 콘택트부를 이면의 반도체 표면측에 형성할 필요가 있다. 이면측의 반도체 기판 표면은 고온 프로세스가 적용될 수 없기 때문에 일반적으로 계면준위가 많고, 또한, 고농도 불순물 영역이 확산하여 공핍층 영역이 커져 버리기 때문에, 암전류가 비교적 많아져 버린다. 그때문에, 종래는 이면 조사형 고체 촬상 소자에서, 반도체 기판에 화소마다의 관통 전극을 설치하고, 이것을 통하여 광전변환 소자로부터의 전하를, 반도체 기판의 표면측에 전송하도록 하고 있다(예를 들면, 일본 특개2011-29337호 공보 참조).
그런데, 일반적으로, 관통 전극은 그 중심부가 도전성 재료로 구성되고, 도전성 재료로 이루어지는 중심부와 반도체 기판과의 사이에는 절연막이 형성된다. 관통 전극은 반도체 기판을 관통하고, 변조 트랜지스터와 플로팅 디퓨전(부유 확산층)에 접속된다. 이 때문에, 관통 전극과 반도체 기판과의 사이에는 정전용량이 생긴다. 이 정전용량이 크면, 광전변환 소자로부터의 전하를 전기 신호로 변환하는 변환 효율이 저하되어 버린다. 정전용량을 저감시키기 위해서는 관통 전극과 반도체 기판 사이의 거리를 확대하는 것이 비교적 용이한 대응이지만, 그 경우, 관통 전극이 화소 평면에서 차지하는 비율이 커지기 때문에, 소자 면적이 확대하여 버린다.
이하, 실시예에 의거하여, 본 개시의 반도체 장치의 한 예인 고체 촬상 소자 및 그 구동 방법에 관해 설명한다. 각 실시예는 이하의 구성을 갖는다.
실시예 1 : 본 개시의 한 양태에 관한 고체 촬상 소자
증폭 트랜지스터의 소스 영역, 드레인 영역의 구성
실시예 2 : 실시예 1의 변형/증폭 트랜지스터의 소스 영역, 드레인 영역의 구성
실시예 3 : 실시예 1의 변형/관통 전극의 형상
실시예 4 : 실시예 1의 변형/다른 반도체 기판의 배치
실시예 5 : 실시예 1∼실시예 4의 변형/관통 전극의 용량의 저감
실시예 6 : 실시예 1의 고체 촬상 소자의 제조 방법
참고예 : 관통 전극과 트랜지스터를 혼재한 경우의 기본 구성
실시예 7 : 증폭 트랜지스터의 채널 구조
실시예 8 : 전자 변환형의 종방향 2색 분광의 이면 조사형 고체 촬상 소자
실시예 9 : 실시예 8의 변형/관통 전극의 배선 이면측 구조
실시예 10 : 실시예 9의 변형/관통 전극의 배선 이면측 구조
실시예 11 : 실시예 8의 변형/관통 전극의 배선 불필요 구조
실시예 12 : 고성능의 트랜지스터 동작 및 분리 특성을 갖는 고체 촬상 소자
실시예 13 : 실시예 12의 변형/관통 전극의 형상
실시예 14 : 실시예 7∼실시예 12의 변형/소스 영역 및 드레인 영역의 배치
실시예 15 : 실시예 7∼실시예 12의 변형/소스 영역 및 드레인 영역의 배치
실시예 16 : 실시예 1∼실시예 12의 변형/측면 채널과 표면 채널형 트랜지스터와의 조합
실시예 17 : 파장 변환 소자로서 기능하는 고체 촬상 소자
실시예 18 : 실시예 17의 변형/관통 전극을 끼우고 리셋 트랜지스터를 형성하는 예
실시예 19 : 실시예 7의 고체 촬상 소자의 제조 방법
실시예 1
실시예 1은 본 개시의 한 양태에 관한 고체 촬상 소자에 관한 것이다. 실시예 1의 고체 촬상 소자의 단면도를 도 1A에 도시하고, 도 1A의 A-A선에 따른 단면도를 도 1B에 도시한다. 또한, 실시예 1의 고체 촬상 소자에서의 화소의 등가 회로도를 도 2에 도시한다. 도 1A에는 하나의 화소(단위 화소)(10)의 단면 구조를 도시하고 있다.
도 1A에 , 반도체 기판(반도체 칩)(11)의 제1면측에는 층간 절연막(12)을 통하여 광전변환 소자(13)가 적층되어 있다. 광전변환 소자(13)는 예를 들면, 2개의 투명 전극(131, 132)과, 이들의 투명 전극(131, 132)에 의해 끼여진 광전변환막(133)으로 구성되어 있다. 이 광전변환 소자(13)에서의 광전변환에 의해 얻어진 전하를 반도체 기판(11)의 제2면측에 유도하기(전송하기) 위해, 반도체 기판(11)에는 관통 전극(14)이, 반도체 기판(11)을 그 두께 방향으로 관통하여 마련되어 있다.
반도체 기판(11)의 제2면측에는 게이트 산화막(절연막)(15)을 통하여 배선층(16)이 마련되어 있다. 배선층(16)에는 화소를 구성하는 소자, 예를 들면, 리셋 트랜지스터(21)의 게이트 전극(21G), 증폭 트랜지스터(22)의 게이트 전극(22G) 및 선택 트랜지스터(23)의 게이트 전극(23G)이 형성되어 있다. 리셋 트랜지스터(21), 증폭 트랜지스터(22) 및 선택 트랜지스터(23)에 대응하여, 반도체 기판(11)의 제2면측의 표층부에는 확산층(31∼34)이 형성되어 있다.
확산층(31)은 리셋 트랜지스터(21)의 드레인 영역이 된다. 확산층(32)은 리셋 트랜지스터(21)의 소스 영역이 됨과 함께, 플로팅 디퓨전(부유 확산층)(FD)이 된다. 플로팅 디퓨전(FD)은 전하를 전압으로 변환하는 전하 전압 변환부(전하 검출부)이다. 확산층(33)은 증폭 트랜지스터(22)의 소스 영역이 됨과 함께, 선택 트랜지스터(23)의 드레인 영역이 된다. 확산층(34)은 선택 트랜지스터(23)의 소스 영역이 된다.
배선층(16)에는 또한, 각종의 배선이 형성되어 있다. 구체적으로는 리셋 트랜지스터(21)의 게이트 전극(21G)에 리셋 제어 신호(RST)를 전송하는 리셋 제어선(41)이나, 선택 트랜지스터(23)의 게이트 전극(23G)에 선택 제어 신호(SEL)를 전송하는 선택 제어선(42)이 배선층(16)에 형성되어 있다. 또한, 증폭 트랜지스터(22)로부터 출력되는 화소 신호를 전송하는 수직 신호선(43), 증폭 트랜지스터(22)의 게이트 전극(22G)과 플로팅 디퓨전(FD)을 전기적으로 접속하는 배선(44) 및 리셋 트랜지스터(21)의 드레인 영역에 고정 전위를 인가하는 배선(45) 등이 배선층(16)에 형성되어 있다.
즉, 도 2의 회로도에 도시하는 바와 같이, 리셋 트랜지스터(21)의 게이트 전극(21G)에는 리셋 제어선(41)을 통하여 리셋 제어 신호(RST)가 인가된다. 선택 트랜지스터(23)의 게이트 전극(23G)에는 선택 제어선(42)을 통하여 선택 제어 신호(SEL)가 인가된다. 리셋 제어 신호(RST) 및 선택 제어 신호(SEL)는 도시하지 않은 수직 주사부(행 주사부)로부터, 화소(10)가 행렬형상(2차원 매트릭스형상)으로 배치되어 이루어지는 화소 배열의 예를 들면 화소행을 단위로 하여 출력된다.
증폭 트랜지스터(22)의 게이트 전극(22G)은 배선(46)을 토하여 광전변환 소자(13)에 전기적으로 접속됨과 함께, 배선(44)을 통하여 플로팅 디퓨전(FD)에 전기적으로 접속되어 있다. 증폭 트랜지스터(22)의 드레인 영역은 전원 전위(VDD)의 전원선(47)에 배선(48)을 통하여 전기적으로 접속되어 있다. 선택 트랜지스터(23)의 소스 영역은 수직 신호선(43)에 접속되어 있다.
도 2의 회로예에서는 리셋 트랜지스터(21), 증폭 트랜지스터(22) 및 선택 트랜지스터(23)의 3개의 트랜지스터로서, 예를 들면 N형 MOSFET를 이용하고 있다. 단, 여기서 예시한 3개의 트랜지스터(21∼23)의 도전형의 조합은 한 예에 지나지 않고, 이들의 조합으로 한정되는 것이 아니다. 즉, 적절히, P형 MOSFET를 이용한 조합으로 하는 것도 가능하다. 또한, 선택 트랜지스터(23)에 관해서는 전원 전위(VDD)와 증폭 트랜지스터(22)의 드레인 영역과의 사이에 접속하는 회로 구성을 취하는 것도 가능하다.
상기한 회로 구성의 화소(10)에서, 리셋 트랜지스터(21)는 그 게이트 전극(21G)에 리셋 제어 신호(RST)가 인가됨에 의해 도통 상태가 되여, 플로팅 디퓨전(FD)의 유지 전하를 고정 전위의 배선(45)에 버림에 의해 플로팅 디퓨전(FD)을 리셋한다. 증폭 트랜지스터(22)는 플로팅 디퓨전(FD)의 전위에 응한 레벨의 전기 신호를 출력한다. 선택 트랜지스터(23)는 그 게이트 전극(23G)에 선택 제어 신호(SEL)가 인가됨에 의해 도통 상태가 되고, 화소(10)를 선택 상태로 하여 증폭 트랜지스터(22)로부터 주어지는 전기 신호를 수직 신호선(43)에 출력한다.
여기서, 반도체 기판(11)의 제2면, 즉, 화소의 구성 소자나 각종의 배선을 포함하는 배선층(16)이 형성된 기판면을 표면이라고 한 때, 실시예 1의 고체 촬상 소자는 광전변환 소자(13)가 이면(제1면)측에 적층된 이면 조사형 고체 촬상 소자가 된다.
상기한 구성의 이면 조사형 고체 촬상 소자에서, 광전변환 소자(13)에서의 광전변환에 의해 얻어진 전하를 반도체 기판(11)의 제2면측에 유도하기 위한 관통 전극(14)은 증폭 트랜지스터(22)의 게이트 전극(22G)을 겸하고 있다. 구체적으로는 관통 전극(14)은 그 측벽이 절연막(141)으로 피복되고, 그 중심부에 도전체(142)가 매입된 구조로 되어 있다. 그리고, 중심부의 도전체(142)는 증폭 트랜지스터(22)의 종형의 게이트 전극으로서 기능하는 동시에, 반도체 기판(11)의 이면측부터 표면측으로, 광전변환 소자(13)로부터의 광전변환 전류를 공급하기 위한 관통 전극으로서도 기능한다. 절연막(141)은 도전체(142)와 반도체 기판(11)을 전기적으로 분리하는 분리층을 구성하고 있다.
관통 전극(14)의 단면도를 도 1B에 도시한다. 도 1B는 도 1A의 A-A선에 따른 단면도이다. 도 1B에 도시하는 바와 같이, 본 예에서는 관통 전극(14)의 단면 형상은 원형으로 되어 있다. 여기서, 「원형」이란, 엄밀하게 원형인 경우 외에, 실질적으로 원형인 경우도 포함하고, 설계상 또는 제조상 생기는 여러 가지의 불규칙함의 존재는 허용된다.
증폭 트랜지스터(22)에서, 소스 영역이 되는 확산층(33)이 반도체 기판(11)의 표면측에 형성되어 있음에 대해, 드레인 영역이 되는 확산층(35)은 반도체 기판(11)의 이면측에 형성되어 있다. 이와 같이, 반도체 기판(11)의 표면측과 이면측에 소스 영역과 드레인 영역을 형성함으로써, 관통 전극(14)은 증폭 트랜지스터(22)로서 기능하는 것이 가능해진다. 이 예의 경우, 증폭 트랜지스터(22)는 종형 트랜지스터라고 하는 것이 된다. 증폭 트랜지스터(22)의 드레인 영역(확산층(35))에는 전원선(47)으로부터 배선(48)을 통하여 전원 전위(VDD)가 인가되어 있다.
상술한 화소(10)의 화소 구조에서, 광전변환 소자(13)의 광전변환막(133)은 예를 들면, 로다민계 색소, 메라시아닌계 색소, 퀴나크리돈 등을 포함하는 유기 광전변환 재료 등으로 구성되어 있어도 좋다. 또한, 반도체 기판(11)의 평면상에 형성된 평면 트랜지스터(리셋 트랜지스터(21) 및 선택 트랜지스터(23))의 게이트 산화막(15)과, 종형 트랜지스터인 증폭 트랜지스터(22)의 게이트 산화막, 즉, 관통 전극(14)의 측벽의 절연막(141)의 막두께는 달라도 좋다.
게이트 산화막의 구성 재료에 대해서도 마찬가지이다, 즉, 평면 트랜지스터의 게이트 산화막(15)과 증폭 트랜지스터(22)의 게이트 산화막이 달라도 좋다. 평면 트랜지스터의 게이트 산화막(15)은 예를 들면, 실리콘 산화막, TEOS(Tetra Ethyl Ortho Silicate), 실리콘 질화막, 실리콘 산질화막 등의 구성 재료로 이루어지고, 속에 공극을 포함하고 있어도 좋다.
증폭 트랜지스터(22)의 게이트 산화막(절연막(141))의 구성 재료에 관해서는 다음과 같다. 즉, 산화규소, 산질화규소, 산화하프늄, 산화알루미늄, 산화지르코늄, 산화탄탈, 산화티탄, 산화란탄, 산화프라세오디뮴, 산화세륨, 산화네오디뮴, 산화프로메튬, 산화사마륨, 산화유로퓸, 산화가돌리늄, 산화테르븀, 산화디스프로슘, 산화홀뮴, 산화튤륨, 산화이테르븀, 산화루테튬, 산화이트륨, 질화알루미늄막, 산질화하프늄막, 산질화알루미늄막 등을 하나 이상 포함한다.
관통 전극(14)에서, 중심부의 도전체(142)의 구성 재료는 예를 들면, PDAS(Phosphorus Doped Amorphous Silicon) 등의 도프된 실리콘 재료나, 알루미늄, 텅스텐, 티탄, 코발트, 하프늄, 탄탈 등의 금속재료(도전성 재료)를 하나 이상 포함한다. 즉, 도전체(142)의 구성 재료는 1종류의 금속재료만이 아니고, 수종류의 금속재료를 조합시켜도 좋다.
반도체 기판(11)으로서는 실리콘 기판을 사용할 수 있다. 단, 반도체 기판(11)은 실리콘 재료로 한하지 않고, 화합물 재료나 유기 반도체 재료 등의 다양한 반도체 재료라도 실시 가능하다. 또한, 반도체 기판(11) 내에, 광전변환 소자인 포토 다이오드를 형성하여도 좋고, 형성하지 않아도 좋다. 포토 다이오드를 형성하지 않는 경우는 반도체 기판(11)의 두께를 얇게 할 수 있기 때문에, 관통 전극(14)의 용량을 저감하는 것이 가능해진다. 이 용량의 저감에 의해, 광전변환 소자(13)로부터의 전하를 전기 신호로 변환하는 변환 효율을 향상할 수 있다.
실시예 2
실시예 2는 실시예 1의 변형이다. 실시예 2의 고체 촬상 소자의 단면도를 도 3에 도시한다. 실시예 1에서는 관통 전극(14)을 이용하여 구성된 증폭 트랜지스터(22)에 관해, 소스 영역을 반도체 기판(11)의 표면측에 배치하고, 드레인 영역을 반도체 기판(11)의 이면측에 배치한 구성으로 되어 있다. 그러나, 증폭 트랜지스터(22)의 소스 영역, 드레인 영역에 관해서는 실시예 1로 한정되는 것이 아니라, 절연막(141)의 부근에 존재하고, 반도체 기판(11)의 깊이 방향의 일부 또는 전 영역에 걸쳐서 형성된 확산층(33) 및 확산층(35)으로 이루어지는 구성으로 할 수 있다.
실시예 2에서는 증폭 트랜지스터(22)의 소스 영역 및 드레인 영역을 함께 반도체 기판(11)의 표면측에 마련한 구성을 취하고 있다. 이와 같이, 증폭 트랜지스터(22)의 드레인 영역을 반도체 기판(11)의 표면측에 마련함으로써, 당해 드레인 영역에 전원 전위(VDD)의 전원선을, 다른 전원 전위(VDD)의 전원선과 공통 배선화할 수 있기 때문에, 반도체 기판(11)의 이면측에 마련한 경우에 비하여, 면적의 축소화를 도모할 수 있다.
실시예 3
실시예 3은 실시예 1의 변형이다. 실시예 3의 고체 촬상 소자의 단면도를 도 4A에 도시하고, 도 4A의 B-B선에 따른 단면도를 도 4B에 도시한다. 실시예 1에서는 관통 전극(14)의 단면 형상이 원형으로 되어 있다. 이에 대해, 실시예 3에서는 관통 전극(14)의 단면 형상이, 장방형(실제로는 모서리가 둥근 환장방형(丸長方形))으로 되어 있다.
또한, 증폭 트랜지스터(22)에서, 소스 영역이 되는 확산층(33)과, 드레인 영역이 되는 확산층(35)이, 관통 전극(14)의 단변측의 양측에, 반도체 기판(11)의 표면측부터 이면측에 걸쳐서 형성되어 있다. 또한, 여기서는 확산층(33, 35)을 반도체 기판(11)의 표면측부터 이면측에 걸쳐서 형성한다고 하였지만, 실시예 1의 경우와 같이, 일방을 표면측에, 타방을 이면측에 마련하도록 하여도 좋다.
이와 같이, 관통 전극(14)의 단면 형상을 장방형으로 하고, 그 단변측의 양측에 소스 영역이 되는 확산층(33)과, 드레인 영역이 되는 확산층(35)을 형성한 구조로 함으로써, 관통 전극(14)의 측벽의 결정면 방위를 정돈하는 것이 가능해진다. 이에 의해, 암전류·백점 특성이 향상하거나, 채널 길이·폭의 설계의 자유도를 향상시키는 것이 가능해진다.
또한, 관통 전극(14)의 단면 형상으로서는 장방형으로 한정되는 것이 아니고, 진원, 타원, 장방형 이외의 형상 등 여러 가지의 형상을 채용 가능하다. 또한, 관통 전극(14)의 깊이 방향(길이 방향)에서 그 깊이 위치마다 형상이 달라도 좋다.
실시예 4
실시예 4는 실시예 1의 변형이다. 실시예 4의 고체 촬상 소자의 단면도를 도 5에 도시한다. 실시예 4에서는 반도체 기판(11)의 제1면측(이면측)에 광전변환 소자(13)가 배치되고, 제2면측(표면측)에 반도체 기판(17)이 배치된 구성으로 되어 있다. 그리고, 리셋 트랜지스터(21)와, 관통 전극(14)을 게이트 전극으로서 이용한 증폭 트랜지스터(22)가, 반도체 기판(11)의 이면측, 즉, 광전변환 소자(13)측에 형성되어 있다. 또한, 표면측의 반도체 기판(17)에는 선택 트랜지스터(23)가 형성되어 있다. 반도체 기판(11)과 반도체 기판(17)은 범프 등의 접속 전극(44)을 통하여 전기적으로 접속된다.
이와 같이, 메인의 반도체 기판(11)과는 다른 반도체 기판(17)을 이용하여, 당해 반도체 기판(17)에 화소(10)를 구성하는 소자(본 예에서는 선택 트랜지스터(23))를 형성하도록 함으로써, 선택 트랜지스터(23)를 형성하지 않는 분만큼, 화소(10)를 형성하는 영역의 사이즈를 작게 할 수 있다. 이에 의해, 화소(10)의 더한층의 미세화가 가능해진다.
실시예 5
실시예 5는 실시예 1∼실시예 4의 변형이다. 실시예 5의 제1예의 고체 촬상 소자의 단면도를 도 6A에 도시하고, 실시예 5의 제2예의 고체 촬상 소자의 단면도를 도 6B에 도시한다.
실시예 5의 제1예에서는 관통 전극(14)에서, 도전체(142)를 그 두께가 반도체 기판(11)의 깊이 방향에서 일정하게 되도록, 또한, 도전체(142)의 주위의 절연막(141)을 그 막두께가 반도체 기판(11)의 깊이 방향에서 변화하도록 형성하고 있다. 이에 의해, 절연막(141)의 단면 형상이, 반도체 기판(11)의 일방의 면측에서 막두께가 얇고, 타방의 면측에서 막두께가 두꺼운 테이퍼 형상이 된다. 테이퍼 형상의 각도는 예를 들면, 90도로부터 70도의 범위로 한다. 제1예의 관통 전극(14)의 경우, 관통 전극(14)의 외경(두께)이, 반도체 기판(11)의 깊이 방향에서 변화하는 형상이 된다.
한편, 실시예 5의 제2예의 관통 전극(14)의 경우, 관통 전극(14)의 외경이, 반도체 기판(11)의 깊이 방향에서 일정하게 되어 있다. 그리고, 관통 전극(14)의 외경이 일정한 하에서, 도전체(142)를 그 두께가 반도체 기판(11)의 깊이 방향에서 변화하도록 형성하고 있다. 이에 의해, 도전체(142)의 주위의 절연막(141)은 그 막두께가 반도체 기판(11)의 깊이 방향에서 변화하도록 형성되게 된다.
이와 같이, 제1예, 제2예의 어느 관통 전극(14)의 경우에도, 절연막(141)은 반도체 기판(11)의 일방의 면측에서 막두께가 얇고, 타방의 면측에서 막두께가 두꺼운 형상이 된다. 이와 같이, 도전체(142)의 주위의 절연막(141)의 막두께를, 반도체 기판(11)의 깊이 방향에서 변화시키는 즉, 깊이 방향의 위치에 응하여 다르게 함으로써, 관통 전극(14) 전체의 용량을 저감할 수 있기 때문에, 광전변환 소자(13)로부터의 전하를 전기 신호로 변환하는 변환 효율을 향상할 수 있다.
실시예 6
실시예 6은 실시예 1의 고체 촬상 소자의 제조 방법에 관한 것이다. 실시예 6에 관한 고체 촬상 소자의 제조 방법의 공정도를 도 7∼도 8에 도시한다. 또한, 실시예 2∼실시예 5의 고체 촬상 소자에 대해서도, 이하에 설명한 제조 방법에, 공지의 반도체 장치의 제조 방법을 조합시킴에 의해 제조할 수 있다.
이하에서는 반도체 기판(11) 내에, 함께 도시하지 않은 제1 도전형의 웰이나, 제2 도전형의 포토 다이오드 등을 형성한 후의 공정에 관해 설명한다. 반도체 기판(11)의 재료로서는 실리콘 재료 외에, 화합물 재료나 유기 반도체 재료 등의 다양한 반도체 재료를 사용할 수 있다.
도 7A의 공정에서는 관통 전극(14)용의 관통구멍(51)을 드라이 에칭 등에 의해 형성하고, 게이트 산화막(절연막)(15)을 형성한다. 관통구멍(51)은 반도체 기판(11)의 표면측과 이면측의 맞포갬 정밀도를 높이기 위한 마크로서 사용하는 것도 가능하다. 또한, 일본 특개2008-66742호 공보에 기재되어 있는 바와 같은 전송용의 종형 트랜지스터와 함께 형성하는 것도 가능하다. 증폭 트랜지스터(22)의 소스 영역(확산층(33)), 드레인 영역(확산층(35))에 관해서는 관통구멍(51)을 형성하기 전에 형성하여 둘 수 있다. 실시예 3의 고체 촬상 소자에서의 소스 영역(확산층(33)), 드레인 영역(확산층(35))에 관해서는 관통구멍(51)의 측벽에의 경사 이온 주입에 의해 형성하는 것이 가능하다.
다음에, 도 7B의 공정에서는 증폭 트랜지스터(22)의 게이트 전극이 되는 관통 전극(14)의 도전체(142)의 재료, 즉, 금속재료(도전성 재료)를 관통구멍(51)에 매입하는 동시에, 반도체 기판(11)의 평면부에도 퇴적시킨다.
다음에, 도 7C의 공정에서는 드라이 에칭에 의해, 리셋 트랜지스터(21)의 게이트 전극(21G), 증폭 트랜지스터(22)의 게이트 전극(22G) 및 선택 트랜지스터(23)의 게이트 전극(23G)을 가공 형성한다. 그 후, 사이드 월 형성, 소스 영역이나 드레인 영역이 되는 확산층(31), 확산층(32), 확산층(34) 등을 형성하고, 어닐 처리를 행한다. 그리고, 층간 절연막(53)을 퇴적하고, 배선층(16)을 형성한다.
다음에, 도 8A의 공정에서는 반도체 기체(11)의 표면측에, 도시하지 않은 지지 기판, 또는 다른 반도체 기체 등을 접합하여 상하 반전한다. 뒤이어, 반도체 기판(11)을 박육화 처리하고, 관통 전극(14)을 노출시킨 후는 반도체 기체(11)와 관통 전극(14)과의 쇼트를 회피하기 위해, 절연막(142)을 형성한다. 절연막(142)의 형성에는 예를 들면, 일본 특개2012-175067호 공보에 기재된 기술을 이용할 수 있다.
다음에, 도 8B의 공정에서는 부(負)의 고정 전하를 갖는 막(54)을 적층한다. 여기서는 2종류 이상의 부의 고정 전하를 갖는 막을 적층하는 것도 가능하다. 그 후, 층간 절연막을 퇴적하고, 드라이 에칭에 의해 콘택트를 형성하고, 광전변환 소자(13)를 적층시킨다(도 1 참조). 광전변환 소자(13)의 상부에는 질화규소 등의 보호막을 형성하여도 좋다. 그 후, 평탄막 등의 광학 부재를 형성하고, 온 칩 렌즈를 형성한다.
<참고예>
여기서, 본 개시의 기술을 이용하지 않고서, 관통 전극(14)과, 화소(10)를 구성하는 트랜지스터를 혼재한 경우의 기본 구성에 관해 참고예로서 설명한다. 참고예의 고체 촬상 소자의 평면도를 도 9A에 도시하고, 그 측단면도를 도 9B에 도시한다. 도 9B는 도 9A의 C-C선에 따른 측단면도이다.
관통 전극(14)에 의해 전기적 접속을 행하는 TCV 기술에서, 관통 전극(14)과, 화소(10)를 구성하는 트랜지스터를 혼재한 경우, 증폭 특성, 노이즈 특성이 트랜지스터 사이즈에 의존하고 있기 때문에, 트랜지스터 특성의 열화를 수반한다. 또한, 관통 전극-반도체 기판 사이의 대지 용량, 관통 전극-트랜지스터 사이의 배선 용량이 커진다.
도 9A 및 도 9B에는 화소(10)를 구성하는 트랜지스터로서, 플로팅 디퓨전(FD)을 리셋하는 리셋 트랜지스터(21)와, 플로팅 디퓨전(FD)에서 전하-전압 변환에 의해 얻어진 전기 신호(화소 신호)를 출력하는 증폭 트랜지스터(22)를 예시하고 있다.
참고예의 고체 촬상 소자에서는 관통 전극(14)과 증폭 트랜지스터(22)를 이간하고 마련함으로써, 관통 전극(14)과 증폭 트랜지스터(22) 사이에 충분한 분리 구조를 확보하고 있다. 그리고, 증폭 트랜지스터(22)의 게이트 전극(22G)과 관통 전극(14)을 배선(61)에 의해 전기적으로 접속하도록 하고 있다.
실시예 7
실시예 7은 참고예의 고체 촬상 소자에 대응한 고체 촬상 소자, 즉, 본 개시의 기술을 이용한 경우의 고체 촬상 소자에 관한 것이다. 실시예 7의 고체 촬상 소자의 평면도를 도 10A에 도시하고, 그 측단면도를 도 10B에 도시한다.
실시예 7의 고체 촬상 소자의 구조는 기본적으로, 실시예 1의 고체 촬상 소자의 구조와 같다. 단, 실시예 1의 고체 촬상 소자에서는 관통 전극(14)을 이용하여 구성되는 증폭 트랜지스터(22)에 관해, 소스 영역이 되는 확산층(33)(이하, 「소스 영역(33)」이라고 기술하는 경우가 있다)를 반도체 기판(11)의 표면측에 배치하고, 드레인 영역이 되는 확산층(35)(이하, 「드레인 영역(35)」이라고 기술하는 경우가 있다)를 반도체 기판(11)의 이면측에 배치한 구성으로 되어 있다.
이에 대해, 실시예 7의 고체 촬상 소자는 소스 영역(33) 및 드레인 영역(35)을 함께, 반도체 기판(11)의 표면측에 배치한 구성으로 되어 있다. 즉, 실시예 7의 고체 촬상 소자는 관통 전극(14)의 측면의 반도체의 일부에 소스 영역(33), 드레인 영역(35) 및 채널 영역을 형성하고, 채널 폭을 반도체 기판(11)의 깊이 방향(종방향)으로 취하는 종형 트랜지스터로 되어 있다.
여기서는 이해를 용이하게 하기 위해, 가장 간이적인 기판 표면측 부근에 소스 영역(33), 드레인 영역(35) 및 채널 영역을 형성한 단종류의 분리, 도전체(142)의 구성을 예시하고 있지만, 이들의 위치 관계나 구성에 관해서는 이것으로 한하지 않는다.
도 9A, 도 9B와 도 10A, 도 10B와의 대비로부터 분명한 바와 같이, 실시예 7에서는 증폭 트랜지스터(22)를 위한 게이트 전극(22G) 및 게이트 전극(22G)과 관통 전극(14)을 전기적으로 접속하는 배선(61)이 없어져 있다. 그 대신에, 증폭 트랜지스터(22)를 위한 게이트 전극(22G)의 부근에 위치하고 있던 소스 영역(33) 및 드레인 영역(35)과 그것에 수반한 배선(62) 및 배선(63)이, 참고예에서는 관통 전극(14)과 반도체 기판(11)과의 분리를 위해 기피되어 있던 관통 전극(14)의 측면에 배치되어 있다.
이에 의해, 불필요하게 된 소자나 본래 사용되지 않았던 면적을 이용하는 것이 가능해지고, 화소(10)의 보다 소면적에서의 설계가 가능해진다. 또한, 참고예의 고체 촬상 소자에서 존재한 게이트 전극(22G)이나 배선(61∼63)이 불필요하게 됨으로써, 증폭 트랜지스터(22)의 배선 용량을 저감할 수 있다. 또한, 증폭 트랜지스터(22)의 채널 폭은 관통 전극(14)의 양측면에 따라 반도체 기판(11)의 깊이 방향으로 형성되어 있다. 이에 의해, 레이아웃 전유 면적이 증대한다는 디메리트 없이, 증폭 트랜지스터(22)의 채널 폭을 자유롭게 연신 설계할 수 있기 때문에, 양호한 트랜지스터 특성을 얻을 수 있다. 또한, 증폭 트랜지스터(22)의 채널 길이에 관해서는 도 10A에 도시하는 바와 같이, 관통 전극(14)의 외주를 이용할 수 있다. 이에 의해, 통상의 표면(평면) 트랜지스터에 비하여, 면적 효율 좋게 채널 길이를 크게 설계하는 것이 가능하다.
실시예 8
실시예 8은 전자 변환형의 종방향 2색 분광의 이면 조사형 고체 촬상 소자에 관한 것이다. 실시예 8의 고체 촬상 소자의 평면도를 도 11A에 도시하고, 그 측단면도를 도 11B에 도시한다.
실시예 8의 고체 촬상 소자는 제1의 반도체 기판(71)과 제2의 반도체 기판(72)이 맞붙여진 구조로 되어 있다. 제1의 반도체 기판(71)에는 도면의 하방향부터 입사한 비교적 장파장광을 광전변환하는 광전변환 소자, 예를 들면, 포토 다이오드(PD1)가 형성되어 있다. 제1의 반도체 기판(71)에는 또한, 플로팅 디퓨전(FD)을 리셋하는 리셋 트랜지스터(21), 관통 전극(14) 및 관통 전극(14)의 도전체(142)를 게이트 전극으로서 이용하는 증폭 트랜지스터(22)와, 그것에 수반한 배선(73)이 형성되어 있다. 도면의 간략화를 위해, 도시를 생략하지만, 제1의 반도체 기판(71)에는 또한, 포토 다이오드(PD1)에서 광전변환된 전하(전자)를, 유지하거나, 판독하거나, 증폭하거나, 선택하거나 하는 복수의 트랜지스터가 형성되어 있다.
제2의 반도체 기판(72)은 제1의 반도체 기판(71)에 대해 그 광 입사 방향(도면의 하방향)에 위치하도록 맞붙여져 있다. 제2의 반도체 기판(72)에는 제1의 반도체 기판(71)과는 별도 공정에서, 광전변환 소자, 예를 들면, 포토 다이오드(PD2)가 형성되어 있다. 제2의 반도체 기판(72)에는 또한, 포토 다이오드(PD2)에서 광전변환된 전하를 플로팅 디퓨전(FD)에 판독한` 판독 트랜지스터(74)와 그것에 수반하는 배선이 형성되어 있다. 도면의 간략화를 위해, 도시를 생략하지만, 제2의 반도체 기판(72)에는 또한, 온 칩 렌즈나 소망하는 파장 특성을 얻는 필터 등이 형성된다.
상술한 구성의 실시예 8의 고체 촬상 소자에서, 제2의 반도체 기판(72)에 형성된 플로팅 디퓨전(FD)과, 증폭 트랜지스터(22)의 게이트 전극으로서 기능하는 관통 전극(14)은 증폭 트랜지스터(22)의 부근 영역에 형성된 배선(73)에 의해 전기적으로 접속되어 있다. 이에 의해, 실시예 8의 고체 촬상 소자는 전자 변환형의 종방향 2색 분광의 이면 조사형 고체 촬상 소자가 된다.
이 전자 변환형의 종방향 2색 분광의 이면 조사형 고체 촬상 소자에서, 비교적 단파장의 광은 하측의 제2의 반도체 기판(72)에 형성된 포토 다이오드(PD2)에서 광전변환된다. 포토 다이오드(PD2)에서 광전변환된 전하는 판독 트랜지스터(74)에 의해 플로팅 디퓨전(FD)에 판독되고, 이곳에 유지된다. 그리고, 플로팅 디퓨전(FD)에 유지된, 입사광량에 응한 전하에 의해 관통 전극(14)의 전위가 변화함으로써, 광전변환에 의한 전하에 응한 전기 신호(화소 신호)를 제1의 반도체 기판(71)에 판독할 수 있다.
상기한 구성의 실시예 8의 고체 촬상 소자에서는 관통 전극(14)의 전위, 즉, 단파장측의 수광량에 응한 전위의 증폭 또는 선택 구동이 제1의 반도체 기판(71)에서 행하여진다. 이에 의해, 하측의 제2의 반도체 기판(72)에 관해서는 적은 소자수로 구성할 수 있기 때문에, 포토 다이오드(PD2)의 수광면적을 넓게 설정할 수 있다. 또한, 상측의 제1의 반도체 기판(71)에 필요한 소자에 관해, 관통 전극(14)을 증폭 트랜지스터(22)의 게이트 전극과 겸하고 있기 때문에, 화소(10)의 면적 효율이 좋고. 트랜지스터 특성도 양호하게 확보 가능하다.
또한, 여기서는 한 예로서, N형 채널 트랜지스터를 형성하는 경우를 예시하였지만, 제1의 반도체 기판(71) 내 및 제2의 반도체 기판(72) 내의 소자 구성이나 설계에 의해, P형 채널 트랜지스터를 형성하여도 좋다. 그를 위한 소스 영역, 드레인 영역으로서는 N형 반도체, P형 반도체, 금속을 구성 재료로서 사용하는 것이 생각된다. 또한, 제1의 반도체 기판(71) 및 제2의 반도체 기판(72)에 관해서는 일반적으로 사용되는 실리콘 재료로 한할 필요는 없고, 화합물 재료, 유기 반도체 재료 등 모든 반도체 재료로 실시 가능하다.
실시예 9
실시예 9는 실시예 8의 변형이다. 실시예 9의 고체 촬상 소자의 평면도를 도 12A에 도시하고, 그 측단면도를 도 12B에 도시한다.
실시예 8에서는 제1의 반도체 기판(71)에서의 증폭 트랜지스터(22)의 형성면측에서 관통 전극(14)에 배선(73)을 접속하는 구성으로 되어 있다. 이에 대해, 실시예 9에서는 단파장측의 제2의 반도체 기판(72)으로부터 관통 전극(14)에 배선(73)을 접속하는 구성으로 되어 있다. 이에 의해, 제1의 반도체 기판(71)에서의 증폭 트랜지스터(22)의 형성면과는 다른 면이나, 제2의 반도체 기판(72)에 리셋 트랜지스터(21)를 형성하는 것이 가능해지기 때문에, 화소(10)를 구성하는 소자의 레이아웃의 자유도를 향상할 수 있다.
실시예 10
실시예 10은 실시예 9의 변형이다. 실시예 10의 고체 촬상 소자의 평면도를 도 13A에 도시하고, 그 측단면도를 도 13B에 도시한다.
실시예 9에서는 리셋 트랜지스터(21)의 소스 영역(확산층(32))과, 제2의 반도체 기판(72)측의 플로팅 디퓨전(FD)의 사이를, 관통 전극(14)의 배선(73)을 통하여 전기적으로 접속하는 구성으로 되어 있다. 이에 대해, 실시예 10에서는 제2의 반도체 기판(72)측의 플로팅 디퓨전(FD)을, 리셋 트랜지스터(21)의 소스 영역(확산층(32))으로서 이용하는 구성으로 되어 있다. 이에 의해, 관통 전극(14)의 배선(73)이나 콘택트를 없앨 수 있기 때문에, 화소(10)를 구성하는 소자의 레이아웃의 자유도를 보다 향상할 수 있다.
실시예 11
실시예 11은 실시예 8의 변형이다. 실시예 11의 고체 촬상 소자의 평면도를 도 14A에 도시하고, 그 측단면도를 도 14B에 도시한다.
관통 전극(14)과 제1의 반도체 기판(71)과의 사이는 전 영역에서 완전하게 절연할 필요 없다. 일부를 절연시키지 않고서, 관통 전극(14)과 제1의 반도체 기판(71)을 전기적으로 접속함으로써, 관통 전극(14)의 배선(73)을 이용하는 일 없이, 관통 전극(14)의 전위를 고정하는 것이 가능하다.
실시예 11에서는 증폭 트랜지스터(22)의 드레인 영역(35)과 소스 영역(33)을, 관통 전극(14)의 둘레 방향에서 대각이 아니라, 예를 들면, 시계 3시방향, 시계 6시방향의 원호에 배치하고, 시계 10시반 방향에서 관통 전극(14)과 제1의 반도체 기판(71)측의 플로팅 디퓨전(FD)을 전기적으로 접속하는 구성으로 되어 있다. 여기서, 「시계 3시방향」, 「시계 6시방향」 및 「시계 10시반 방향」이란, 엄밀하게 시계 3시방향, 시계 6시방향 및 시계 10시반 방향인 경우 외에, 실질적으로 시계 6시방향 및 시계 10시반 방향인 경우도 포함하고, 설계상 또는 제조상 생기는 여러 가지의 불규칙함의 존재는 허용된다. 플로팅 디퓨전(FD)은 리셋 트랜지스터(21)의 소스 영역이 되고, 고정 전위를 갖는 드레인 영역(확산층(31)) 및 게이트 전극(21G)과 함께 MOS 트랜지스터를 형성하고 있다.
상기한 구성의 실시예 11의 고체 촬상 소자에서, 리셋 트랜지스터(21)를 도통 상태로 함으로써, 관통 전극(14)의 전위가 드레인 영역(35)의 고정 전위에 리셋된다. 이와 같이, 관통 전극(14)의 배선(73)을 이용하지 않아도, 일부를 절연시키지 않고, 관통 전극(14)과 제1의 반도체 기판(71)을 전기적으로 접속함으로써, 관통 전극(14)의 전위를 고정할 수 있다.
실시예 12
실시예 12는 고성능의 트랜지스터 동작 및 분리 특성을 갖는 고체 촬상 소자에 관한 것이다. 실시예 12의 고체 촬상 소자의 평면도를 도 15A에 도시하고, 그 측단면도를 도 15B에 도시한다. 여기서는 N형 채널 트랜지스터를 형성하는 경우를 예로 들어 설명한다. 단, N형 채널 트랜지스터의 형성으로 한정되는 것이 아니다.
관통 전극(14)에서, 그 중심의 도전체(142)는 길이 방향에서 적어도 1층으로 이루어지고, 적어도 1종류의 도전성 재료로 구성되어 있다. 구체적으로는 예를 들면, 도전체(142)는 제1의 도전체(142A)와, 이것에 연속하는 제2의 도전체(142B)에 의해 구성되어 있다. 제1의 도전체(142A)는 증폭 트랜지스터(22)의 게이트 전극으로서 기능하고, 증폭 트랜지스터(22)의 구동 범위를 소망하게 설정하는 일함수를 갖는다. 제2의 도전체(142B)는 제1의 도전체(142A)보다도 소경이면서 높은 일함수의 도전성 재료로 형성되어 있다.
도전체(142)와 반도체 기판(11)을 분리하는 절연막(141)에서, 제1의 도전체(142A)의 주위의 상부 절연막(141A)과, 제2의 도전체(142B)의 주위의 하부 절연막(141B)은 막두께가 다르다. 구체적으로는 상부 절연막(141A)은 하부 절연막(141B)보다도 박막이면서 고유전율 재료(고유전율막)에 의해 구성되어 있다.
또한, 제2의 도전체(142B)의 하측의 대부분의 주위에서, 하부 절연막(141B)은 저유전율 절연막으로 이루어지고, 제2의 도전체(142B)와의 사이에 빈 구멍(75)이 개재함에 의해, 제2의 도전체(142B)와 반도체 기판(11)을 전기적으로 분리하는 분리 구조를 구성하고 있다. 즉, 제2의 도전체(142B)가 제1의 도전체(142A)보다도 소경임으로써, 빈 면적을 분리를 위해 이용하고 있다. 이에 의해, 증폭 트랜지스터(22)의 트랜지스터 동작으로서 양호한 증폭 특성을 얻을 수 있음과 함께, 소면적에서 반도체 기판(11)과 관통 전극(14)의 커플링을 억제할 수 있기 때문에, 관통 전극(14)의 저용량화가 가능하게 된다.
저유전율 절연막으로 이루어지는 하부 절연막(141B)에는 데미지층 측면으로부터의 위(僞)신호 발생을 억제하기 위해, 고정 전하를 부여하여 어큐뮬레이션을 강화하는 것이 바람직하다. 또한, 제1의 도전체(142A)의 주위의 상부 절연막(141A)에 부여되어 있는 고정 전하량과, 제2의 도전체(142B)의 주위의 하부 절연막(141B)에 부여되어 있는 고정 전하량을 다른 구성으로 할 수 있다. 또한, 반도체 기판(11)측에는 필요에 응하여, P형 불순물을 도프함으로써, 암전류를 억제하는 효과를 높일 수 있다. 도 15B에서, 영역(76)이 P형 불순물을 도프한 어큐뮬레이션 도핑 영역이다.
이상에 의해, 다음과 같은 작용, 효과를 얻을 수 있다.
1. 증폭 트랜지스터(22)에서, 변동하는 전위의 구동 범위 내에서 안정·양호한 증폭 동작을 행할 수가 있다. 이 작용, 효과는 구동 범위에서의 동작을 행하는 일함수를 갖는 증폭 트랜지스터(22)의 게이트 전극(제1의 도전체(142A)), 고유전율 박막으로 이루어지는 상부 절연막(141A) 및 채널형상·농도의 제어, 트랜지스터 용량 변동의 억제에 의해 실현된다.
2. 증폭 트랜지스터(22) 이외에 있어서, 반도체 기판(11) 내의 소자와의 커플링을 억제하거나, 관통 전극(14)의 용량을 억제하거나, 또는 암전류 발생을 억제하거나 할 수 있다. 이들은 관통 전극(14)의 측면과 반도체 기판(11) 사이의 충분한 분리(막두께, 저유전율), 측면 반도체 영역의 충분한 어큐뮬레이션의 도핑, 일함수의 도전체, 고정 전하의 부여 등에 의해 실현된다.
여기서, 반도체 재료로서는 특히 한정하는 것은 아니지만, 적어도, Si, Ge나 Ga, In, Zn을 구성에 포함하는 반도체를 대표로서 예시할 수 있다. 다른 구성 원소로서, Al, P, S, Cl, Cu, As, Se, Cd, Sn, Sb 등을 예시할 수 있다.
고정 전하를 부여하는 저유전율 절연막으로 이루어지는 하부 절연막(141B)으로서는 특히 한정하는 것은 아니지만, 다음의 재료를 예시할 수 있다. 산화하프늄, 산화알루미늄, 산화지르코늄, 산화탄탈, 산화티탄, 산화란탄, 산화프라세오디뮴, 산화세륨, 산화네오디뮴, 산화프로메튬, 산화사마륨, 산화유로퓸, 산화가돌리늄, 산화테르븀, 산화디스프로슘, 산화홀뮴, 산화튤륨, 산화이테르븀, 산화루테튬, 산화이트륨, 질화알루미늄막, 산질화하프늄막, 산질화알루미늄.
관통 전극(14)의 측면과 반도체 기판(11)의 사이를 전기적으로 분리하는 분리 구조로서는 특히 한정하는 것은 아니지만, 빈 구멍(75) 외에, 다공질 재료, TEOS, 산화실리콘막, 실리콘나이트하이드막, 또한 상기한 고정 전하를 부여하는 저유전율 절연막 등에 의해 실현할 수 있다.
관통 전극(14)의 도전체(142)의 재료로서는 특히 한정하는 것은 아니지만, BDAS 실리콘, PDAS 실리콘, 적어도, Cu, Al, Ni, W, Co, Mo, Ti, Ts를 포함하는 재료 등을 예시할 수 있다.
실시예 13
실시예 13은 실시예 12의 변형이다. 실시예 13의 제1예의 고체 촬상 소자의 평면도를 도 16A에 도시하고, 실시예 12의 제2예의 고체 촬상 소자의 평면도를 도 16B에 도시한다.
관통 전극(14)의 형상에 관해서는 진원 외에, 도 16A에 도시하는 바와 같은 타원이라도 좋고, 도 16B에 도시하는 바와 같은 사각형을 포함하는 다각형 등 임의의 형상을 채용 가능하다. 또한, 반도체 기판(11)의 깊이 방향에 있어서, 전 영역에서 형상이 동일하여도 좋고, 깊이 위치마다 형상이 달라도 좋다. 증폭 트랜지스터(22)의 게이트 전극으로서 사용되는 관통 전극(14)의 형상으로서 다각형 형상을 이용하고, 채널 길이를 캐리어 이동도가 높은 면방위 방향으로 설계함으로써, 더한층의 트랜지스터 특성의 향상을 도모할 수 있다.
실시예 14
실시예 14는 실시예 7∼실시예 12의 변형이다. 실시예 14의 제1예의 고체 촬상 소자의 측단면도를 도 17A에 도시하고, 실시예 14의 제2예의 고체 촬상 소자의 측단면도를 도 17B에 도시한다.
증폭 트랜지스터(22)의 소스 영역(33) 및 드레인 영역(35)의 배치에 관해, 실시예 7∼실시예 9에서는 소스 영역(33) 및 드레인 영역(35)을 함께, 반도체 기판(11)의 표면 부근에 배치한 구성으로 되어 있다. 이에 대해, 실시예 14에서는 증폭 트랜지스터(22)의 채널 폭이나 채널 길이 제어의 관점에서, 도 17A에 도시하는 바와 같이, 반도체 기판(11)의 깊이 방향의 전 영역에 걸쳐서, 소스 영역(33), 드레인 영역(35) 및 채널 영역을 형성한 구성으로 되어 있다(실시예 3에 상당). 또한, 실시예 14에서는 도 17B에 도시하는 바와 같이, 반도체 기판(11)의 깊이 방향에서, 다른 깊이 위치에 소스 영역(33), 드레인 영역(35) 및 채널 영역을 형성하는 구성으로 되어 있다.
실시예 15
실시예 15는 실시예 7∼실시예 12의 변형이다. 실시예 15의 고체 촬상 소자의 평면도를 도 18A에 도시하고, 실시예 15의 고체 촬상 소자의 측단면도를 도 18B에 도시한다.
증폭 트랜지스터(22)의 소스 영역(33) 및 드레인 영역(35)의 배치에 관해, 실시예 7∼실시예 9에서는 소스 영역(33)과 드레인 영역(35)을, 관통 전극(14)의 둘레 방향에서 대각으로 배치하였다, 즉, 관통 전극(14)을 끼우고 대향시켜서 배치한 구성으로 되어 있다. 이에 대해, 실시예 15에서는 도 18A 및 도 18B에 도시하는 바와 같이, 소스 영역(33)과 드레인 영역(35)을, 관통 전극(14)의 둘레 방향에서 비대각으로 배치하는 구성으로 되어 있다. 관통 전극(14)의 둘레 방향에서의, 소스 영역(33)과 드레인 영역(35)의 위치 관계에 관해서는 증폭 트랜지스터(22)의 채널 길이 제어의 관점에서, 임의로 설정할 수 있다.
실시예 16
실시예 16은 실시예 1∼실시예 12의 변형이다. 실시예 16의 고체 촬상 소자의 평면도를 도 19A에 도시하고, 실시예 16의 고체 촬상 소자의 측단면도를 도 19B에 도시한다.
실시예 1∼실시예 12의 증폭 트랜지스터(22)에서는 그 게이트 전극으로서 관통 전극(14)을 이용함과 함께, 그 채널로서 소스 영역(33)과 드레인 영역(35) 사이의 둘레 방향에서의 측면 채널을 이용한 트랜지스터 구조로 되어 있다. 이에 대해, 실시예 16에서는 관통 전극(14)의 정상부에 마련된, 도전체로 이루어지는 캡 전극(81)을, 소스 영역(33), 드레인 영역(35), 또는 채널 영역의 부근까지 연신하여 마련한 구성으로 되어 있다.
캡 전극(81)이 연신됨으로써, 증폭 트랜지스터(22)는 캡 전극(81), 소스 영역(33) 및 드레인 영역(35)으로 이루어지는 표면 채널형 트랜지스터가 된다. 더하여, 소스 영역(33)과 드레인 영역(35) 사이의 둘레 방향에서의 측면 채널을 이용하여, 반도체 기판(11)의 깊이 방향으로 채널 길이를 형성하는 것도 가능해진다.
실시예 17
실시예 17은 파장 변환 소자로서 기능하는 고체 촬상 소자에 관한 것이다. 실시예 17의 고체 촬상 소자의 평면도를 도 20A에 도시하고, 실시예 17의 고체 촬상 소자의 측단면도를 도 20B에 도시한다.
실시예 8에서는 관통 전극(14)이, 당해 관통 전극(14)이 형성된 제1의 반도체 기판(71)과는 다른 제2의 반도체 기판(72)측의 플로팅 디퓨전(FD)에 접속된 구성으로 되어 있다. 그러나, 관통 전극(14)의 접속처는 다른 제2의 반도체 기판(72)일 필요는 없고, 제1의 반도체 기판(71)의 증폭 트랜지스터(22)와 반대측에 배치된 배선, 도전체, 이종 반도체라도 좋다.
실시예 17에서는 관통 전극(14)의 접속처가, 제1의 반도체 기판(71)에 상당하는 반도체 기판(11)의 증폭 트랜지스터(22)와 반대측에 배치된 광전변환 소자(82)인 구성으로 되어 있다. 광전변환 소자(82)는 예를 들면, 2개의 투명 전극(821, 822)과, 이들의 투명 전극(821, 822)에 의해 끼여진 광전변환막(823)으로 구성되어 있다. 광전변환 소자(82)에서는 광전변환막(823)의 흡수 파장에 대응한 광전변환이 행하여진다. 또한, 반도체 기판(11)에는 발광 소자(83)가 형성되어 있다. 발광 소자(83)는 그 입력단자가 증폭 트랜지스터(22)의 출력 단자에 접속되어 있고, 당해 증폭 트랜지스터(22)에 의해 발광 구동된다.
실시예 17의 고체 촬상 소자에서는 광전변환 소자(82)에서의 광전변환에 의해 발생한 캐리어의 축적에 수반하여, 관통 전극(14)의 전위가 변동한다. 관통 전극(14)의 전위 변동에 의해, 반도체 기판(11)의 표면측의 증폭 트랜지스터(22)의 출력 단자 전압이 변화한다. 이에 의해, 발광 소자(83)는 증폭 트랜지스터(22)의 출력 단자 전압에 의해 발광 구동된다. 그 결과, 발광 소자(83)에서, 광전변환막(823)의 흡수 광량에 응한 광량별 파장의 광의 발광이 실현된다.
상술한 바와 같이, 실시예 17의 고체 촬상 소자는 광전변환 소자(82)에서 입사광을 수광하고, 광전변환막(823)의 흡수 광량에 응한 광량별 파장의 광으로 변환하여 발광하는 파장 변환 소자로서의 기능을 갖고 있다.
실시예 18
실시예 18은 실시예 17의 변형이다. 실시예 18의 고체 촬상 소자의 평면도를 도 21A에 도시하고, 실시예 18의 고체 촬상 소자의 측단면도를 도 21B에 도시한다.
실시예 18에서는 반도체 기판(11)에서, 실시예 14의 발광 소자(83)에 대신하여, 그 영역에 포토 다이오드(PD1)를 형성하고, 또한, 관통 전극(14)을 끼우고 리셋 트랜지스터(21)를 형성한 구성으로 되어 있다. 즉, 실시예 18의 반도체 기판(11)의 구성은 실시예 8의 제1의 반도체 기판(71)의 구성과 같다. 따라서, 실시예 18은 실시예 8의 변형이기도 한다.
이와 같이, 실시예 18의 고체 촬상 소자는 포토 다이오드(PD1)가 형성된 반도체 기판(11)에서, 관통 전극(14)의 접속처가 광전변환 소자(82)인 구조로 되어 있다. 이 구조의 실시예 18의 고체 촬상 소자에 의하면, 종방향으로 분광하는 고체 촬상 소자를 실현할 수 있다.
실시예 19
실시예 19는 실시예 7의 고체 촬상 소자의 제조 방법에 관한 것이다. 실시예 19에 관한 고체 촬상 소자의 제조 방법의 공정도를 도 22∼도 25에 도시한다. 또한, 실시예 8∼실시예 18의 고체 촬상 소자에 대해서도, 이하에 설명한 제조 방법에, 공지의 반도체 장치의 제조 방법을 조합시킴에 의해 제조할 수 있다.
우선, 도 22A의 공정에서는 반도체 기판(11)에 에칭함에 의해, 관통 전극(14)의 트랜지스터부가 되는 트렌치(91)를 형성한다. 다음에, 도 22B의 공정에서는 트렌치(91)에 절연막(141)을 분리층으로서 형성하고, 도전성 재료를 매입하여 도전체(142)를 형성한다. 또한, 도전체(142)의 정상부에, 캡 전극(81)을 형성한다.
다음에, 도 22C의 공정에서는 채널부를 마스크(93)으로 덮어서 인플랜트를 행하여 증폭 트랜지스터(22)의 소스 영역(33) 및 드레인 영역(35)을 형성한다. 단, 소스 영역(33) 및 드레인 영역(35)에 관해서는 배선 전에 인플랜트로 형성하여도 좋고, 트렌치(91)의 형성 후에 소스 영역(33) 및 드레인 영역(35)의 측면에만 들어가도록, 트렌치(91)의 측면에 경사 방향의 인플랜트로 형성하여도 좋다. 또한, 트렌치(91)의 2측면에만 선택적으로 퇴적, 또는 선택 에칭으로 남아진 고농도 도핑 재료를 어닐에 의해 고상(固相) 확산으로 도핑함으로써 형성하여도 좋다. 채널의 형성도 목표 농도가 다를 뿐이고, 소스 영역(33) 및 드레인 영역(35)의 형성과 같은 수법으로 형성할 수 있다.
다음에, 도 23A의 공정에서는 도전체(142)에 콘택트, 배선(94)을 형성하고, 층간 절연막(95) 등의 도포를 행한다. 다음에, 도 23B의 공정에서는 지지 기판(96)에 대해 접착 재료면을 부착시키고, 트랜지스터 형성면의 반대 방향으로부터 반도체 기판(11)을 일양하게 에칭하여 기판 막두께를 필요 충분한 만큼 얇게 한다. 다음에, 도 24A의 공정에서는 도전체(142)가 노출하도록 반도체 기판(11)의 대응하는 부분을 선택적으로 에칭하고, 그러한 후에, 도 24B의 공정에서는 선택적으로 에칭한 부분에 분리층(97)을 매입한다.
다음에, 도 25A의 공정에서는 전의 공정에서 매입한 분리층(97)으로부터 도전체(142)가 재차 노출하도록 선택적으로 에칭을 행하고, 그리고 나서, 도 25B의 공정에서는 전기적인 접속을 행하기 위해 도전체(98)를 매입한다. 이후의 공정에 관해서는 도시를 생략하지만, 작성하고 싶은 디바이스에 맞추어서, 절연막, 접착 재료, 전극 재료 등을 퇴적시켜서, 소망하는 소자로 전기적인 접속을 행하게 된다.
여기서는 관통 전극(14)의 주요 가공 제조 공정 이외에 관해서는 생략을 하였지만, 필요에 응하여, 트렌치 형성 전이나 형성시, 형성 후에, 웰의 도핑, 어큐뮬레이션을 강화하는 도핑, 또는 불순물 활성화, 결함 회복의 어닐 공정, 산화막 형성 공정 등을 행하는 것이 가능하다.
본 제조 방법에 의하면, 트랜지스터 형성부와 이면측부터의 전압을 전하는 부분의 형성이 나누어져 있음으로써, 실시예 7에 나타낸 바와 같은 트랜지스터 형성부에 바람직한 구성, 트랜지스터부 이외에 바람직한 구성을 나누어 만드는 것이 용이하게 가능해지고, 높은 디바이스 특성을 얻을 수 있다.
이상에서는 반도체 장치의 한 예로서, 고체 촬상 소자를 예로 들어 본 개시의 기술에 관해 설명하였다. 그리고, 고체 촬상 소자에 대해 본 개시의 기술을 적용함으로써, 관통 전극(14)이 증폭 트랜지스터(22)의 게이트 전극을 겸함으로써, 관통 전극(14)이 화소 평면에서 차지하는 비율을 축소하는 것이 가능해진다, 라는 작용, 효과를 얻을 수 있다. 또한, 고체 촬상 소자 이외의 반도체 장치에서도, 관통 전극(14)이 증폭 트랜지스터(22)의 게이트 전극을 겸함으로써, 관통 전극(14)에 의한 반도체 기판(11) 내의, 증폭 트랜지스터(22) 등의 다른 소자의 면적에의 압박을 최소한으로 억제하는 것이 가능해진다, 라는 작용, 효과를 얻을 수 있다.
<본 개시의 전자 기기>
상술한 실시예 1∼실시예 5, 실시예 7∼실시예 19의 고체 촬상 소자는 디지털 카메라나 비디오 카메라 등의 촬상 장치나, 휴대 전화기 등의 촬상 기능을 갖는 휴대 단말 장치나, 화상 판독부에 고체 촬상 소자를 사용하는 복사기 등의 전자 기기 전반에 있어서, 그 촬상부(화상 취입부)로서 이용할 수 있다. 또한, 전자 기기에 탑재되는 상기 모듈형상의 형태, 즉, 카메라 모듈을 촬상 장치로 하는 경우도 있다.
[촬상 장치]
도 26은 본 개시의 전자 기기의 한 예인 촬상 장치의 구성을 도시하는 블록도이다. 도 26에 도시하는 바와 같이, 본 예에 관한 촬상 장치(100)는 렌즈군 등을 포함하는 광학계(101), 촬상부(102), 카메라 신호 처리부인 DSP 회로(103), 프레임 메모리(104), 표시 장치(105), 기록 장치(106), 조작계(107) 및 전원계(108) 등을 갖고 있다. 그리고, DSP 회로(103), 프레임 메모리(104), 표시 장치(105), 기록 장치(106), 조작계(107) 및 전원계(108)가 버스 라인(109)을 통하여 상호 접속된 구성으로 되어 있다.
광학계(101)는 피사체로부터의 입사광(상광)을 취입하여 촬상부(102)의 촬상 면상에 결상한다. 촬상부(102)는 광학계(101)에 의해 촬상면상에 결상된 입사광의 광량을 화소 단위로 전기 신호로 변환하여 화소 신호로서 출력한다. DSP 회로(103)는 일반적인 카메라 신호 처리, 예를 들면, 화이트 밸런스 처리, 디모자이크 처리, 감마 보정 처리 등을 행한다.
프레임 메모리(104)는 DSP 회로(103)에서의 신호 처리의 과정에서 적절히 데이터의 격납에 이용된다. 표시 장치(105)는 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등의 패널형 표시 장치로 이루어지고, 촬상부(102)에서 촬상된 동화 또는 정지화를 표시한다. 기록 장치(106)는 촬상부(102)에서 촬상된 동화 또는 정지화를, 가반형의 반도체 메모리나, 광디스크, HDD(Hard Disk Drive) 등의 기록 매체에 기록한다.
조작계(107)는 유저에 의한 조작 하에, 본 촬상 장치(100)가 갖는 다양한 기능에 관해 조작 지령을 발한다. 전원계(108)는 DSP 회로(103), 프레임 메모리(104), 표시 장치(105), 기록 장치(106) 및 조작계(107)의 동작 전원이 되는 각종의 전원을, 이들 공급 대상에 대해 적절히 공급한다.
상기한 구성의 촬상 장치(100)에서, 촬상부(102)로서, 선술한 실시예 1∼실시예 5, 또는 실시예 7∼실시예 19의 고체 촬상 소자를 사용할 수 있다.
또한, 본 개시는 이하와 같은 구성을 취할 수도 있다.
[1] 반도체 기판의 제1면측에 배치되는 반도체 소자,
반도체 기판을 반도체 기판의 두께 방향으로 관통하여 마련되고, 반도체 소자에서 얻어진 전하를 반도체 기판의 제2면측에 유도하는 관통 전극 및 관통 전극에 의해 유도된 전하에 의거한 전기 신호를 출력하는 증폭 트랜지스터를 구비하고 있고,
증폭 트랜지스터는 관통 전극을 게이트 전극으로 하고, 관통 전극의 주위에 소스 영역 및 드레인 영역을 갖는 반도체 장치.
[2] 관통 전극은 반도체 기판을 관통하여 마련된 도전체 및 도전체와 반도체 기판의 사이를 전기적으로 분리하는 분리층으로 이루어지는 상기 [1]에 기재된 반도체 장치.
[3] 분리층은 도전체의 측벽을 피복하는 절연막에 의해 구성되어 있는 상기 [2]에 기재된 반도체 장치.
[4] 절연막의 막두께는 반도체 기판의 깊이 방향의 위치에 응하여 다른, 상기 [2] 또는 [3]에 기재된 반도체 장치.
[5] 증폭 트랜지스터의 소스 영역 및 드레인 영역은 절연막의 부근에 존재하고, 반도체 기판의 깊이 방향의 일부 또는 전 영역에 걸쳐서 형성된 확산층으로 이루어지는 상기 [1]∼[4]의 어느 하나에 기재된 반도체 장치.
[6] 반도체 기판의 평면상에 형성된 평면 트랜지스터를 구비하고 있고, 평면 트랜지스터의 게이트 산화막의 막두께와, 증폭 트랜지스터의 게이트 산화막의 막두께가 다른 상기 [1]에 기재된 반도체 장치.
[7] 반도체 기판의 평면상에 형성된 평면 트랜지스터를 구비하고 있고, 평면 트랜지스터의 게이트 산화막의 구성 재료와, 증폭 트랜지스터의 게이트 산화막의 구성 재료가 다른 상기 [1]에 기재된 반도체 장치.
[8] 관통 전극의 정상부에 마련된, 도전체로 이루어지는 캡 전극을 구비하고 있고, 캡 전극은 증폭 트랜지스터의 소스 영역, 드레인 영역, 또는 채널 영역의 부근까지 연신하여 마련되어 있는 상기 [1]에 기재된 반도체 장치.
[9] 도전체는 길이 방향에서 적어도 1층으로 이루어지고, 적어도 1종류의 도전체성 재료로 구성되어 있는 상기 [1]에 기재된 반도체 장치.
[10] 도전체는 증폭 트랜지스터의 게이트 전극으로서 기능하는 제1의 도전체 및 제1의 도전체에 연속하는 제2의 도전체로 이루어지는 상기 [9]에 기재된 반도체 장치.
[11] 제1의 도전체는 증폭 트랜지스터의 동작 범위를 소망하게 설정하는 일함수를 갖는 상기 [10]에 기재된 반도체 장치.
[12] 제1의 도전체와 반도체 기판을 분리하는 절연막은 제2의 도전체와 반도체 기판을 분리하는 절연막보다도 박막이면서 고유전율 재료로 이루어지는 상기 [11]에 기재된 반도체 장치.
[13] 제2의 도전체는 제1의 도전체보다도 소경이면서 도전성 재료로 이루어지는 상기 [10]∼[12]의 어느 하나에 기재된 반도체 장치.
[14] 제1의 도전체의 주위의 절연막의 막두께와, 제2의 도전체의 주위의 절연막이 다른 상기 [10]∼[12]의 어느 하나에 기재된 반도체 장치.
[15] 제2의 도전체의 주위의 절연막은 저유전율 절연막으로 이루어지는 상기 [14]에 기재된 반도체 장치.
[16] 제2의 도전체의 주위의 절연막은 제2의 도전체와의 사이에 개재하는 빈 구멍과 함께, 제2의 도전체와 반도체 기판을 전기적으로 분리하는 분리 구조를 구성하고 있는 상기 [15]에 기재된 반도체 장치.
[17] 제1의 도전체의 주위의 절연막에 부여되어 있는 고정 전하량과, 제2의 도전체의 주위의 절연막에 부여되어 있는 고정 전하량을 다른 상기 [16]에 기재된 반도체 장치.
[18] 반도체 기판의 제1면측에 배치되는 반도체 소자, 반도체 기판을 반도체 기판의 두께 방향으로 관통하여 마련되고, 반도체 소자에서 얻어진 전하를 반도체 기판의 제2면측에 유도하는 관통 전극 및 관통 전극에 의해 유도된 전하에 의거한 전기 신호를 출력하는 증폭 트랜지스터를 구비하는 반도체 장치의 제조에 있어서,
관통 전극을 증폭 트랜지스터의 게이트 전극으로 하고, 관통 전극의 주위에 증폭 트랜지스터의 소스 영역 및 드레인 영역을 형성하는 반도체 장치의 제조 방법.
[19] 반도체 기판의 제1면측에 배치된 광전변환 소자, 반도체 기판을 반도체 기판의 두께 방향으로 관통하여 마련되고, 광전변환 소자에서의 광전변환에 의해 얻어진 전하를 반도체 기판의 제2면측에 유도하는 관통 전극 및 관통 전극에 의해 유도된 전하에 의거한 전기 신호를 출력하는 증폭 트랜지스터를 구비하고 있고, 증폭 트랜지스터는 관통 전극을 게이트 전극으로 하고, 관통 전극의 주위에 소스 영역 및 드레인 영역을 갖는 고체 촬상 소자.
[20] 반도체 기판의 제1면측에 배치된 광전변환 소자, 반도체 기판을 반도체 기판의 두께 방향으로 관통하여 마련되고, 광전변환 소자에서의 광전변환에 의해 얻어진 전하를 반도체 기판의 제2면측에 유도하는 관통 전극 및 관통 전극에 의해 유도된 전하에 의거한 전기 신호를 출력하는 증폭 트랜지스터를 구비하고 있고, 증폭 트랜지스터는 관통 전극을 게이트 전극으로 하고, 관통 전극의 주위에 소스 영역 및 드레인 영역을 갖는 고체 촬상 소자를 구비하는 전자 기기.
10 : 화소(단위 화소) 11, 17 : 반도체 기판
12 : 층간 절연막 13, 82 : 광전변환 소자
14 : 관통 전극 15 : 게이트 산화막(절연막)
16 : 배선층 21 : 리셋 트랜지스터
22 : 증폭 트랜지스터 23 : 선택 트랜지스터
31∼35 : 확산층 41 : 리셋 제어선
42 : 선택 제어선 43 : 수직 신호선
71 : 제1의 반도체 기판 72 : 제2의 반도체 기판
74 : 판독 트랜지스터 81 : 캡 전극
83 : 발광 소자 131, 132, 821, 822 : 투명 전극
133, 823 : 광전변환막 141 : 절연막(게이트 산화막)
142 : 도전체

Claims (20)

  1. 반도체 기판의 제1면측에 배치되는 반도체 소자,
    반도체 기판을 반도체 기판의 두께 방향으로 관통하여 마련되고, 반도체 소자에서 얻어진 전하를 반도체 기판의 제2면측에 유도하는 관통 전극 및 관통 전극에 의해 유도된 전하에 의거한 전기 신호를 출력하는 증폭 트랜지스터를 구비하고 있고,
    증폭 트랜지스터는 관통 전극을 게이트 전극으로 하고, 관통 전극의 주위에 소스 영역 및 드레인 영역을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    관통 전극은 반도체 기판을 관통하여 마련된 도전체 및 도전체와 반도체 기판의 사이를 전기적으로 분리하는 분리층으로 이루어지는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    분리층은 도전체의 측벽을 피복하는 절연막에 의해 구성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    절연막의 막두께는 반도체 기판의 깊이 방향의 위치에 응하여 다른 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    증폭 트랜지스터의 소스 영역 및 드레인 영역은 절연막의 부근에 존재하고, 반도체 기판의 깊이 방향의 일부 또는 전 영역에 걸쳐서 형성된 확산층으로 이루어지는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    반도체 기판의 평면상에 형성된 평면 트랜지스터를 구비하고 있고,
    평면 트랜지스터의 게이트 산화막의 막두께와, 증폭 트랜지스터의 게이트 산화막의 막두께가 다른 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    반도체 기판의 평면상에 형성된 평면 트랜지스터를 구비하고 있고,
    평면 트랜지스터의 게이트 산화막의 구성 재료와, 증폭 트랜지스터의 게이트 산화막의 구성 재료가 다른 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    관통 전극의 정상부에 마련된, 도전체로 이루어지는 캡 전극을 구비하고 있고,
    캡 전극은 증폭 트랜지스터의 소스 영역, 드레인 영역, 또는 채널 영역의 부근까지 연신하여 마련되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    도전체는 길이 방향에서 적어도 1층으로 이루어지고, 적어도 1종류의 도전체성 재료로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    도전체는 증폭 트랜지스터의 게이트 전극으로서 기능하는 제1의 도전체 및 제1의 도전체에 연속하는 제2의 도전체로 이루어지는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    제1의 도전체는 증폭 트랜지스터의 동작 범위를 소망하게 설정하는 일함수를 갖는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    제1의 도전체와 반도체 기판을 분리하는 절연막은 제2의 도전체와 반도체 기판을 분리하는 절연막보다도 박막이면서 고유전율 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  13. 제10항에 있어서,
    제2의 도전체는 제1의 도전체보다도 소경이면서 도전성 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  14. 제10항에 있어서,
    제1의 도전체의 주위의 절연막의 막두께와, 제2의 도전체의 주위의 절연막이 다른 것을 특징으로 하는 고체 촬상 소자.
  15. 제14항에 있어서,
    제2의 도전체의 주위의 절연막은 저유전율 절연막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    제2의 도전체의 주위의 절연막은 제2의 도전체와의 사이에 개재하는 빈 구멍과 함께, 제2의 도전체와 반도체 기판을 전기적으로 분리하는 분리 구조를 구성하고 있는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    제1의 도전체의 주위의 절연막에 부여되어 있는 고정 전하량과, 제2의 도전체의 주위의 절연막에 부여되어 있는 고정 전하량을 다른 것을 특징으로 하는 반도체 장치.
  18. 반도체 기판의 제1면측에 배치되는 반도체 소자,
    반도체 기판을 반도체 기판의 두께 방향으로 관통하여 마련되고, 반도체 소자에서 얻어진 전하를 반도체 기판의 제2면측에 유도하는 관통 전극 및 관통 전극에 의해 유도된 전하에 의거한 전기 신호를 출력하는 증폭 트랜지스터를 구비하는 반도체 장치의 제조에 있어서,
    관통 전극을 증폭 트랜지스터의 게이트 전극으로 하고, 관통 전극의 주위에 증폭 트랜지스터의 소스 영역 및 드레인 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 반도체 기판의 제1면측에 배치된 광전변환 소자,
    반도체 기판을 반도체 기판의 두께 방향으로 관통하여 마련되고, 광전변환 소자에서의 광전변환에 의해 얻어진 전하를 반도체 기판의 제2면측에 유도하는 관통 전극 및 관통 전극에 의해 유도된 전하에 의거한 전기 신호를 출력하는 증폭 트랜지스터를 구비하고 있고,
    증폭 트랜지스터는 관통 전극을 게이트 전극으로 하고, 관통 전극의 주위에 소스 영역 및 드레인 영역을 갖는 것을 특징으로 하는 고체 촬상 소자.
  20. 반도체 기판의 제1면측에 배치된 광전변환 소자,
    반도체 기판을 반도체 기판의 두께 방향으로 관통하여 마련되고, 광전변환 소자에서의 광전변환에 의해 얻어진 전하를 반도체 기판의 제2면측에 유도하는 관통 전극 및 관통 전극에 의해 유도된 전하에 의거한 전기 신호를 출력하는 증폭 트랜지스터를 구비하고 있고,
    증폭 트랜지스터는 관통 전극을 게이트 전극으로 하고, 관통 전극의 주위에 소스 영역 및 드레인 영역을 갖는 고체 촬상 소자를 구비하는 것을 특징으로 하는 전자 기기.
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