JP6883217B2 - 半導体装置及び半導体装置の製造方法、並びに、固体撮像素子及び電子機器 - Google Patents

半導体装置及び半導体装置の製造方法、並びに、固体撮像素子及び電子機器 Download PDF

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Description

本開示は、半導体装置及び半導体装置の製造方法、並びに、固体撮像素子及び電子機器に関する。
近年、固体撮像素子等の半導体装置のトレンドとして、平面方向の微細化・集積化に加え、３次元方向の積層による、機能付加、デバイス特性の向上が注目されている。３次元方向の積層には、半導体基板（半導体チップ）の表面−裏面間、複数の半導体基板間、また、半導体基板−異種材料膜を電気的に接続するために、半導体基板を貫通する貫通電極で電気的に接続を行うＴＣＶ技術が用いられる。
ＴＣＶ技術を用いた半導体装置では、貫通電極と半導体基板内の素子とのカップリングや、貫通電極の側面のダメージ層から発生する暗電流がデバイス特性を劣化させるため、貫通電極と半導体基板との間には十分な分離構造が必要である。この分離構造として、例えば、空孔や低誘電率材料を用いた低容量化、ピニング膜を用いた暗電流抑制構造が知られている（例えば、特許文献１参照参照）。
特開２０１５−３８９３１号公報
しかしながら、特許文献１に記載の従来技術では、十分な分離機構、暗電流抑制機構を備え付けた貫通電極は大きな面積が必要となり、半導体基板内の他素子の面積を圧迫することになる。特に、貫通電極とトランジスタとを混載した半導体装置では、増幅特性、ノイズ特性がトランジスタサイズに依存しているため、トランジスタ特性の劣化を伴う。また、貫通電極−半導体基板間の対地容量、貫通電極−トランジスタ間の配線容量が大きくなる。
本開示は、貫通電極による半導体基板内の他素子の面積への圧迫を最小限に抑えることが可能な半導体装置及び半導体装置の製造方法、並びに、固体撮像素子及び当該固体撮像素子を有する電子機器を提供することを目的とする。
上記の目的を達成するための本開示の半導体装置は、
半導体基板の第１面側に配置された半導体素子、
半導体基板を半導体基板の厚さ方向に貫通して設けられ、半導体素子で得られた電荷を半導体基板の第２面側に導く貫通電極、及び、
貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタを備えており、
増幅トランジスタは、貫通電極をゲート電極とし、貫通電極の周りにソース領域及びドレイン領域を有する。
また、上記の目的を達成するための本開示の半導体装置の製造方法は、
半導体基板の第１面側に配置された半導体素子、
半導体基板を半導体基板の厚さ方向に貫通して設けられ、半導体素子で得られた電荷を半導体基板の第２面側に導く貫通電極、及び、
貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタを備える半導体装置の製造に当たって、
貫通電極を増幅トランジスタのゲート電極とし、貫通電極の周りに増幅トランジスタのソース領域及びドレイン領域を形成する。
また、上記の目的を達成するための本開示の固体撮像素子は、
半導体基板の第１面側に配置された光電変換素子、
半導体基板を半導体基板の厚さ方向に貫通して設けられ、光電変換素子での光電変換によって得られた電荷を半導体基板の第２面側に導く貫通電極、及び、
貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタを備えており、
増幅トランジスタは、貫通電極をゲート電極とし、貫通電極の周りにソース領域及びドレイン領域を有する。また、上記の目的を達成するための本開示の電子機器は、上記の構成の固体撮像素子を備える。
本開示によれば、貫通電極が増幅トランジスタのゲート電極を兼ねているため、貫通電極による半導体基板内の他素子の面積への圧迫を最小限に抑えることが可能になる。尚、ここに記載された効果に必ずしも限定されるものではなく、本明細書中に記載されたいずれかの効果であってもよい。また、本明細書に記載された効果はあくまで例示であって、これに限定されるものではなく、また付加的な効果があってもよい。
図１Ａは、実施例１の固体撮像素子を示す断面図であり、図１Ｂは、図１ＡのＡ−Ａ線に沿った断面図である。 図２は、実施例１の固体撮像素子における画素の等価回路を示す回路図である。 図３は、実施例２の固体撮像素子を示す断面図である。 図４Ａは、実施例３の固体撮像素子を示す断面図であり、図４Ｂは、図４ＡのＢ−Ｂ線に沿った断面図である。 図５は、実施例４の固体撮像素子を示す断面図である。 図６Ａは、実施例５の第１例の固体撮像素子の断面図であり、図６Ｂは、実施例５の第２例の固体撮像素子の断面図である。 図７Ａ、図７Ｂ及び図７Ｃは、実施例６に係る固体撮像素子の製造方法の工程図（その１）である。 図８Ａ及び図８Ｂは、実施例６に係る固体撮像素子の製造方法の工程図（その２）である。 図９Ａは、参考例の固体撮像素子の平面図であり、図９Ｂは、図９ＡのＣ−Ｃ線に沿った側断面図である。 図１０Ａは、実施例７の固体撮像素子の平面図であり、図１０Ｂは、実施例７の固体撮像素子の側断面図である。 図１１Ａは、実施例８の固体撮像素子の平面図であり、図１１Ｂは、実施例８の固体撮像素子の側断面図である。 図１２Ａは、実施例９の固体撮像素子の平面図であり、図１２Ｂは、実施例９の固体撮像素子の側断面図である。 図１３Ａは、実施例１０の第１例の固体撮像素子の平面図であり、図１３Ｂは、実施例１０の第２例の固体撮像素子の側断面図である。 図１４Ａは、実施例１１の第１例の固体撮像素子の平面図であり、図１４Ｂは、実施例１１の第２例の固体撮像素子の側断面図である。 図１５Ａは、実施例１２の固体撮像素子の平面図であり、図１５Ｂは、実施例１２の固体撮像素子の側断面図である。 図１６Ａは、実施例１３の第１例の固体撮像素子の平面図であり、図１６Ｂは、実施例１３の第２例の固体撮像素子の平面図である。 図１７Ａは、実施例１４の第１例の固体撮像素子の側断面図であり、図１７Ｂは、実施例１４の第２例の固体撮像素子の側断面図である。 図１８Ａは、実施例１５の固体撮像素子の平面図であり、図１８Ｂは、実施例１５の固体撮像素子の側断面図である。 図１９Ａは、実施例１６の固体撮像素子の平面図であり、図１９Ｂは、実施例１６の固体撮像素子の側断面図である。 図２０Ａは、実施例１７の固体撮像素子の平面図であり、図２０Ｂは、実施例１７の固体撮像素子の側断面図である。 図２１Ａは、実施例１８の固体撮像素子の平面図であり、図２１Ｂは、実施例１８の固体撮像素子の側断面図である。 図２２Ａ、図２２Ｂ及び図２２Ｃは、実施例１９に係る固体撮像素子の製造方法の工程図（その１）である。 図２３Ａ及び図２３Ｂは、実施例１９に係る固体撮像素子の製造方法の工程図（その２）である。 図２４Ａ及び図２４Ｂは、実施例１９に係る固体撮像素子の製造方法の工程図（その３）である。 図２５Ａ及び図２５Ｂは、実施例１９に係る固体撮像素子の製造方法の工程図（その４）である。 図２６は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。
以下、本開示の実施例について図面を用いて詳細に説明する。本開示の技術は実施例に限定されるものではなく、実施例における種々の数値や材料などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器、全般に関する説明
２．実施例１（本開示の一態様に係る固体撮像素子）
３．実施例２（実施例１の変形）
４．実施例３（実施例１の変形）
５．実施例４（実施例１の変形）
６．実施例５（実施例１〜実施例４の変形）
７．実施例６（実施例１の固体撮像素子の製造方法）
８．参考例（貫通電極とトランジスタとを混載した場合の基本構成）
９．実施例７（増幅トランジスタのチャネル構造）
１０．実施例８（電子変換型の縦方向２色分光の裏面照射型固体撮像素子）
１１．実施例９（実施例８の変形）
１２．実施例１０（実施例９の変形）
１３．実施例１１（実施例８の変形）
１４．実施例１２（高性能なトランジスタ動作及び分離特性を有する固体撮像素子）
１５．実施例１３（実施例１２の変形）
１６．実施例１４（実施例７〜実施例１２の変形）
１７．実施例１５（実施例７〜実施例１２の変形）
１８．実施例１６（実施例１〜実施例１２の変形）
１９．実施例１７（波長変換素子として機能する固体撮像素子）
２０．実施例１８（実施例１７の変形）
２１．実施例１９（実施例７の固体撮像素子の製造方法）
２２．本開示の電子機器（撮像装置の例）
＜本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器、全般に関する説明＞
本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器にあっては、半導体基板について、シリコン基板を用いる構成とすることができる。更に、シリコン材料に限らず、化合物材料や有機半導体材料などの様々な半導体材料を半導体基板の構成材料として用いることができる。また、半導体基板内に、光電変換素子を形成する／形成しない、いずれの構成とすることができる。
上述した好ましい構成を含む本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器にあっては、半導体素子については、半導体基板の第１面側に積層された、２つの透明電極によって挟まれた光電変換膜から成る構成とすることができる。あるいは又、半導体基板の第１面側に配置された、別の半導体基板に形成された半導体素子から成る構成とすることができる。
上述した好ましい構成を含む本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器にあっては、貫通電極について、半導体基板を貫通して設けられた導電体、及び、導電体と半導体基板との間を電気的に分離する分離層から成る構成とすることができる。導電体の構成材料については、１種類の金属材料だけではなく、数種類の金属材料を組み合わせることができる。例えば、ＰＤＡＳ（Phosphorus Doped Amorphous Silicon）等のドープされたシリコン材料や、アルミニウム、タングステン、チタン、コバルト、ハフニウム、タンタル等の金属材料（導電性材料）を１つ以上含む。
更に、上述した好ましい構成を含む本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器にあっては、分離層について、導電体の側壁を被覆する絶縁膜から成る構成とすることができる。また、絶縁膜の膜厚について、半導体基板の深さ方向の位置に応じて異なる構成とすることができる。また、絶縁膜材料を多層とすることもできる。
更に、上述した好ましい構成を含む本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器にあっては、増幅トランジスタのソース領域及びドレイン領域について、絶縁膜の近傍に存在し、半導体基板の深さ方向の一部又は全領域に亘って形成された拡散層から成る構成とすることができる。
また、上述した好ましい構成を含む本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器にあっては、半導体基板の平面上に形成された平面トランジスタを備えており、平面トランジスタのゲート酸化膜の膜厚と、増幅トランジスタのゲート酸化膜の膜厚とが異なる構成とすることができる。あるいは又、平面トランジスタのゲート酸化膜の構成材料と、増幅トランジスタのゲート酸化膜の構成材料とが異なる構成とすることができる。
また、上述した好ましい構成を含む本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器にあっては、貫通電極の頂部に設けられた、導電体から成るキャップ電極を備えており、キャップ電極について、増幅トランジスタのソース領域、ドレイン領域、もしくはチャネル領域の近傍まで延伸して設けられた構成とすることができる。
また、上述した好ましい構成を含む本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器にあっては、導電体について、長さ方向において少なくとも１層から成り、少なくとも１種類の導電体性材料から成る構成とすることができる。例えば、導電体について、増幅トランジスタのゲート電極として機能する第１の導電体、及び、第１の導電体に連続する第２の導電体から成る構成とすることができる。
更に、上述した好ましい構成を含む本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器にあっては、第１の導電体について、増幅トランジスタの動作範囲を所望に設定する仕事関数を有する構成とすることができる。また、第１の導電体と半導体基板とを分離する絶縁膜について、第２の導電体と半導体基板とを分離する絶縁膜よりも薄膜でかつ高誘電率材料から成る構成とすることができる。また、第２の導電体について、第１の導電体よりも小径でかつ導電性材料から成る構成とすることができる。
更に、上述した好ましい構成を含む本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器にあっては、第１の導電体の周りの絶縁膜の膜厚と、第２の導電体の周りの絶縁膜とが異なる構成とすることができる。また、第２の導電体の周りの絶縁膜について、低誘電率絶縁膜から成る構成とすることができる。
更に、上述した好ましい構成を含む本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器にあっては、第２の導電体の周りの絶縁膜は、第２の導電体との間に介在する空孔と共に、第２の導電体と半導体基板とを電気的に分離する分離構造を構成していることが好ましい。また、第１の導電体の周りの絶縁膜に付与されている固定電荷量と、第２の導電体の周りの絶縁膜に付与されている固定電荷量とを異なる構成とすることができる。
また、上述した好ましい構成を含む本開示の半導体装置及びその製造方法、並びに、固体撮像素子及び電子機器にあっては、増幅トランジスタのゲート電極について、その断面形状が円形、あるいは、長方形を含む多角形である構成とすることができる。
本開示の半導体装置として、半導体素子の一例である光電変換素子を含む画素（単位画素）が、第１の方向（行方向）及び第２の方向（列方向）に２次元マトリクス状に配列されて成る固体撮像素子を例示することができる。但し、本開示の半導体装置としては、固体撮像素子に限られるものではない。具体的には、本開示の技術は、半導体基板をその厚さ方向に貫通して設けられる貫通電極と、貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタとを混載して成る半導体装置全般に適用可能である。一例として、半導体基板の第１面側に配置される半導体素子として圧電センサ素子を用いる半導体装置を例示することができる。
本明細書においては、本開示の半導体装置の一例である固体撮像素子を例に挙げて説明することとする。固体撮像素子では、光電変換素子を含む画素が２次元マトリクス状に配列された画素配列に対して、Ｒ（赤色）、Ｇ（緑色）、Ｂ（青色）の各色フィルタを平面状に並べたフィルタ構造が広く採用されている。しかし、このフィルタ構造では、偽色が発生する場合がある。
この偽色の問題を解決するために、従来、同一の画素の縦方向（光軸方向）に、赤色、緑色、青色のそれぞれの波長の光を光電変換する光電変換領域を積層する構造が採られている（例えば、特開２００６−１２０９２１号公報参照）。また、光電変換領域を半導体基板外に設置する構造、例えば、光電変換素子を半導体基板の上部に配置し、光電変換信号を半導体基板に蓄積する構造が採られている（例えば、特開２０１０−２７８０８６号公報、特開２０１１−１３８９２７号公報参照）。
上記のような構造を裏面照射型固体撮像素子に適用する場合は、光電変換膜からの電荷を半導体基板に接続するコンタクト部を裏面の半導体表面側に形成する必要がある。裏面側の半導体基板表面は、高温プロセスが適用できないため一般に界面準位が多く、更に、高濃度不純物領域が拡散して空乏層領域が大きくなってしまうため、暗電流が比較的多くなってしまう。そのため、従来は、裏面照射型固体撮像素子において、半導体基板に画素毎の貫通電極を設置し、これを介して光電変換素子からの電荷を、半導体基板の表面側に転送するようにしている（例えば、特開２０１１−２９３３７号公報参照）。
ところで、一般的に、貫通電極は、その中心部が導電性材料から構成され、導電性材料から成る中心部と半導体基板との間には絶縁膜が形成される。貫通電極は、半導体基板を貫通し、変調トランジスタとフローティングディフュージョン（浮遊拡散層）に接続される。このため、貫通電極と半導体基板との間には静電容量が生じる。この静電容量が大きいと、光電変換素子からの電荷を電気信号に変換する変換効率が低下してしまう。静電容量を低減させるためには、貫通電極と半導体基板との間の距離を拡大することが比較的容易な対応であるが、その場合、貫通電極が画素平面で占める割合が大きくなるため、素子面積が拡大してしまう。
以下、実施例に基づき、本開示の半導体装置の一例である固体撮像素子及びその駆動方法について説明する。各実施例は、以下の構成を有する。
実施例１ ：本開示の一態様に係る固体撮像素子
増幅トランジスタのソース領域、ドレイン領域の構成
実施例２ ：実施例１の変形／増幅トランジスタのソース領域、ドレイン領域の構成
実施例３ ：実施例１の変形／貫通電極の形状
実施例４ ：実施例１の変形／他の半導体基板の配置
実施例５ ：実施例１〜実施例４の変形／貫通電極の容量の低減
実施例６ ：実施例１の固体撮像素子の製造方法
参考例 ：貫通電極とトランジスタとを混載した場合の基本構成
実施例７ ：増幅トランジスタのチャネル構造
実施例８ ：電子変換型の縦方向２色分光の裏面照射型固体撮像素子
実施例９ ：実施例８の変形／貫通電極の配線裏面側構造
実施例１０：実施例９の変形／貫通電極の配線裏面側構造
実施例１１：実施例８の変形／貫通電極の配線不要構造
実施例１２：高性能なトランジスタ動作及び分離特性を有する固体撮像素子
実施例１３：実施例１２の変形／貫通電極の形状
実施例１４：実施例７〜実施例１２の変形／ソース領域及びドレイン領域の配置
実施例１５：実施例７〜実施例１２の変形／ソース領域及びドレイン領域の配置
実施例１６：実施例１〜実施例１２の変形／側面チャネルと表面チャネル型トランジスタ との組み合わせ
実施例１７：波長変換素子として機能する固体撮像素子
実施例１８：実施例１７の変形／貫通電極を挟んでリセットトランジスタを形成する例
実施例１９：実施例７の固体撮像素子の製造方法
実施例１は、本開示の一態様に係る固体撮像素子に関する。実施例１の固体撮像素子の断面図を図１Ａに示し、図１ＡのＡ−Ａ線に沿った断面図を図１Ｂに示す。また、実施例１の固体撮像素子における画素の等価回路図を図２に示す。図１Ａには、１つの画素（単位画素）１０の断面構造を示している。
図１Ａにおいて、半導体基板（半導体チップ）１１の第１面側には、層間絶縁膜１２を介して光電変換素子１３が積層されている。光電変換素子１３は、例えば、２つの透明電極１３１，１３２と、これらの透明電極１３１，１３２によって挟まれた光電変換膜１３３とから構成されている。この光電変換素子１３での光電変換によって得られた電荷を半導体基板１１の第２面側に導く（転送する）ために、半導体基板１１には貫通電極１４が、半導体基板１１をその厚さ方向に貫通して設けられている。
半導体基板１１の第２面側には、ゲート酸化膜（絶縁膜）１５を介して配線層１６が設けられている。配線層１６には、画素を構成する素子、例えば、リセットトランジスタ２１のゲート電極２１G、増幅トランジスタ２２のゲート電極２２G、及び、選択トランジスタ２３のゲート電極２３Gが形成されている。リセットトランジスタ２１、増幅トランジスタ２２、及び、選択トランジスタ２３に対応して、半導体基板１１の第２面側の表層部には、拡散層３１〜３４が形成されている。
拡散層３１は、リセットトランジスタ２１のドレイン領域となる。拡散層３２は、リセットトランジスタ２１のソース領域となるとともに、フローティングディフュージョン（浮遊拡散層）ＦＤとなる。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部（電荷検出部）である。拡散層３３は、増幅トランジスタ２２のソース領域となるとともに、選択トランジスタ２３のドレイン領域となる。拡散層３４は、選択トランジスタ２３のソース領域となる。
配線層１６には更に、各種の配線が形成されている。具体的には、リセットトランジスタ２１のゲート電極２１Gにリセット制御信号ＲＳＴを伝送するリセット制御線４１や、選択トランジスタ２３のゲート電極２３Gに選択制御信号ＳＥＬを伝送する選択制御線４２が配線層１６に形成されている。更に、増幅トランジスタ２２から出力される画素信号を伝送する垂直信号線４３、増幅トランジスタ２２のゲート電極２２GとフローティングディフュージョンＦＤとを電気的に接続する配線４４、及び、リセットトランジスタ２１のドレイン領域に固定電位を印加する配線４５等が配線層１６に形成されている。
すなわち、図２の回路図に示すように、リセットトランジスタ２１のゲート電極２１Gには、リセット制御線４１を通してリセット制御信号ＲＳＴが印加される。選択トランジスタ２３のゲート電極２３Gには、選択制御線４２を通して選択制御信号ＳＥＬが印加される。リセット制御信号ＲＳＴ及び選択制御信号ＳＥＬは、図示しない垂直走査部（行走査部）から、画素１０が行列状（２次元マトリクス状）に配置されて成る画素配列の例えば画素行を単位として出力される。
増幅トランジスタ２２のゲート電極２２Gは、配線４６を介して光電変換素子１３に電気的に接続されるとともに、配線４４を介してフローティングディフュージョンＦＤに電気的に接続されている。増幅トランジスタ２２のドレイン領域は、電源電位ＶDDの電源線４７に配線４８を介して電気的に接続されている。選択トランジスタ２３のソース領域は、垂直信号線４３に接続されている。
図２の回路例では、リセットトランジスタ２１、増幅トランジスタ２２、及び、選択トランジスタ２３の３つのトランジスタとして、例えばＮ型ＭＯＳＦＥＴを用いている。但し、ここで例示した３つのトランジスタ２１〜２３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。すなわち、適宜、Ｐ型ＭＯＳＦＥＴを用いる組み合わせとすることも可能である。また、選択トランジスタ２３については、電源電位ＶDDと増幅トランジスタ２２のドレイン領域との間に接続した回路構成をとることも可能である。
上記の回路構成の画素１０において、リセットトランジスタ２１は、そのゲート電極２１Gにリセット制御信号ＲＳＴが印加されることによって導通状態となり、フローティングディフュージョンＦＤの保持電荷を固定電位の配線４５に捨てることによってフローティングディフュージョンＦＤをリセットする。増幅トランジスタ２２は、フローティングディフュージョンＦＤの電位に応じたレベルの電気信号を出力する。選択トランジスタ２３は、そのゲート電極２３Gに選択制御信号ＳＥＬが印加されることによって導通状態となり、画素１０を選択状態として増幅トランジスタ２２から与えられる電気信号を垂直信号線４３に出力する。
ここで、半導体基板１１の第２面、即ち、画素の構成素子や各種の配線を含む配線層１６が形成された基板面を表面とするとき、実施例１の固体撮像素子は、光電変換素子１３が裏面（第１面）側に積層された裏面照射型固体撮像素子となる。
上記の構成の裏面照射型固体撮像素子において、光電変換素子１３での光電変換によって得られた電荷を半導体基板１１の第２面側に導くための貫通電極１４は、増幅トランジスタ２２のゲート電極２２Gを兼ねている。具体的には、貫通電極１４は、その側壁が絶縁膜１４１で被覆され、その中心部に導電体１４２が埋め込まれた構造となっている。そして、中心部の導電体１４２は、増幅トランジスタ２２の縦型のゲート電極として機能すると同時に、半導体基板１１の裏面側から表面側に、光電変換素子１３からの光電変換電流を供給するための貫通電極としても機能する。絶縁膜１４１は、導電体１４２と半導体基板１１とを電気的に分離する分離層を構成している。
貫通電極１４の断面図を図１Ｂに示す。図１Ｂは、図１ＡのＡ−Ａ線に沿った断面図である。図１Ｂに示すように、本例では、貫通電極１４の断面形状は円形となっている。ここで、「円形」とは、厳密に円形である場合の他、実質的に円形である場合も含み、設計上あるいは製造上生ずる種々のばらつきの存在は許容される。
増幅トランジスタ２２において、ソース領域となる拡散層３３が半導体基板１１の表面側に形成されているのに対して、ドレイン領域となる拡散層３５は、半導体基板１１の裏面側に形成されている。このように、半導体基板１１の表面側と裏面側にソース領域とドレイン領域を形成することで、貫通電極１４は増幅トランジスタ２２として機能することが可能となる。この例の場合、増幅トランジスタ２２は、縦型トランジスタということになる。増幅トランジスタ２２のドレイン領域（拡散層３５）には、電源線４７から配線４８を通して電源電位ＶDDが印加されている。
上述した画素１０の画素構造において、光電変換素子１３の光電変換膜１３３は、例えば、ローダーミン系色素、メラシアニン系色素、キナクリドン等を含む有機光電変換材料などで構成されていてもよい。また、半導体基板１１の平面上に形成された平面トランジスタ（リセットトランジスタ２１及び選択トランジスタ２３）のゲート酸化膜１５と、縦型トランジスタである増幅トランジスタ２２のゲート酸化膜、即ち、貫通電極１４の側壁の絶縁膜１４１の膜厚は、異なっていてもよい。
ゲート酸化膜の構成材料についても同様である、即ち、平面トランジスタのゲート酸化膜１５と増幅トランジスタ２２のゲート酸化膜とが異なっていてもよい。平面トランジスタのゲート酸化膜１５は、例えば、シリコン酸化膜、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）、シリコン窒化膜、シリコン酸窒化膜等の構成材料から成り、中に空隙を含んでいてもよい。
増幅トランジスタ２２のゲート酸化膜（絶縁膜１４１）の構成材料については次の通りである。すなわち、酸化ケイ素、酸窒化ケイ素、酸化ハフニウム、酸化アルミニウム、酸化ジルコニウム、酸化タンタル、酸化チタン、酸化ランタン、酸化プラセオジム、酸化セリウム、酸化ネオジム、酸化プロメチウム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム、酸化ホルミウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウム、酸化イットリウム、窒化アルミニウム膜、酸窒化ハフニウム膜、酸窒化アルミニウム膜等を１つ以上含む。
貫通電極１４において、中心部の導電体１４２の構成材料は、例えば、ＰＤＡＳ（Phosphorus Doped Amorphous Silicon）等のドープされたシリコン材料や、アルミニウム、タングステン、チタン、コバルト、ハフニウム、タンタル等の金属材料（導電性材料）を１つ以上含む。すなわち、導電体１４２の構成材料は、１種類の金属材料だけではなく、数種類の金属材料を組み合わせてもよい。
半導体基板１１としては、シリコン基板を用いることができる。但し、半導体基板１１は、シリコン材料に限らず、化合物材料や有機半導体材料などの様々な半導体材料でも実施可能である。また、半導体基板１１内に、光電変換素子であるフォトダイオードを形成してもよいし、形成しなくてもよい。フォトダイオードを形成しない場合は、半導体基板１１の厚さを薄くすることができるため、貫通電極１４の容量を低減することが可能になる。この容量の低減により、光電変換素子１３からの電荷を電気信号に変換する変換効率を向上できる。
実施例２は、実施例１の変形である。実施例２の固体撮像素子の断面図を図３に示す。実施例１では、貫通電極１４を用いて構成される増幅トランジスタ２２に関して、ソース領域を半導体基板１１の表面側に配置し、ドレイン領域を半導体基板１１の裏面側に配置した構成となっている。しかし、増幅トランジスタ２２のソース領域、ドレイン領域については、実施例１に限られるものではなく、絶縁膜１４１の近傍に存在し、半導体基板１１の深さ方向の一部又は全領域に亘って形成された拡散層３３及び拡散層３５から成る構成とすることができる。
実施例２では、増幅トランジスタ２２のソース領域及びドレイン領域を共に半導体基板１１の表面側に設けた構成をとっている。このように、増幅トランジスタ２２のドレイン領域を半導体基板１１の表面側に設けることで、当該ドレイン領域に電源電位ＶDDの電源線を、他の電源電位ＶDDの電源線と共通配線化できるため、半導体基板１１の裏面側に設ける場合に比べて、面積の縮小化を図ることができる。
実施例３は、実施例１の変形である。実施例３の固体撮像素子の断面図を図４Ａに示し、図４ＡのＢ−Ｂ線に沿った断面図を図４Ｂに示す。実施例１では、貫通電極１４の断面形状が円形となっている。これに対し、実施例３では、貫通電極１４の断面形状が、長方形（実際には、角が丸い丸長方形）となっている。
また、増幅トランジスタ２２において、ソース領域となる拡散層３３と、ドレイン領域となる拡散層３５とが、貫通電極１４の短辺側の両側に、半導体基板１１の表面側から裏面側に亘って形成されている。尚、ここでは、拡散層３３，３５を半導体基板１１の表面側から裏面側に亘って形成するとしたが、実施例１の場合のように、一方を表面側に、他方を裏面側に設けるようにしてもよい。
このように、貫通電極１４の断面形状を長方形とし、その短辺側の両側にソース領域となる拡散層３３と、ドレイン領域となる拡散層３５とを形成した構造とすることで、貫通電極１４の側壁の結晶面方位を揃えることが可能となる。これにより、暗電流・白点特性が抑制されたり、チャネル長・幅の設計の自由度を向上させること可能となる。
尚、貫通電極１４の断面形状としては、長方形に限られるものではなく、真円、楕円、長方形以外の形状など種々の形状を採用可能である。また、貫通電極１４の深さ方向（長手方向）においてその深さ位置毎に形状が異なっていてもよい。
実施例４は、実施例１の変形である。実施例４の固体撮像素子の断面図を図５に示す。実施例４では、半導体基板１１の第１面側（裏面側）に光電変換素子１３が配置され、第２面側（表面側）に半導体基板１７が配置された構成となっている。そして、リセットトランジスタ２１と、貫通電極１４をゲート電極として用いた増幅トランジスタ２２とが、半導体基板１１の裏面側、即ち、光電変換素子１３側に形成されている。また、表面側の半導体基板１７には、選択トランジスタ２３が形成されている。半導体基板１１と半導体基板１７とは、バンプ等の接続電極４４を介して電気的に接続される。
このように、メインの半導体基板１１とは異なる半導体基板１７を用い、当該半導体基板１７に画素１０を構成する素子（本例では、選択トランジスタ２３）を形成するようにすることで、選択トランジスタ２３を形成しない分だけ、画素１０を形成する領域のサイズを小さくできる。これにより、画素１０の更なる微細化が可能になる。
実施例５は、実施例１〜実施例４の変形である。実施例５の第１例の固体撮像素子の断面図を図６Ａに示し、実施例５の第２例の固体撮像素子の断面図を図６Ｂに示す。
実施例５の第１例では、貫通電極１４において、導電体１４２をその太さが半導体基板１１の深さ方向で一定となるように、また、導電体１４２の周りの絶縁膜１４１をその膜厚が半導体基板１１の深さ方向で変化するように形成している。これにより、絶縁膜１４１の断面形状が、半導体基板１１の一方の面側で膜厚が薄く、他方の面側で膜厚が厚いテーパ形状となる。テーパ形状の角度は、例えば、９０度から７０度の範囲とする。第１例の貫通電極１４の場合、貫通電極１４の外径（太さ）が、半導体基板１１の深さ方向において変化する形状となる。
一方、実施例５の第２例の貫通電極１４の場合、貫通電極１４の外径が、半導体基板１１の深さ方向において一定となっている。そして、貫通電極１４の外径が一定の下で、導電体１４２をその太さが半導体基板１１の深さ方向で変化するように形成している。これにより、導電体１４２の周りの絶縁膜１４１は、その膜厚が半導体基板１１の深さ方向で変化するように形成されることになる。
このように、第１例、第２例のいずれの貫通電極１４の場合にも、絶縁膜１４１は、半導体基板１１の一方の面側で膜厚が薄く、他方の面側で膜厚が厚い形状となる。このように、導電体１４２の周りの絶縁膜１４１の膜厚を、半導体基板１１の深さ方向で変化させる、即ち、深さ方向の位置に応じて異ならせることで、貫通電極１４全体の容量を低減できるため、光電変換素子１３からの電荷を電気信号に変換する変換効率を向上できる。
実施例６は、実施例１の固体撮像素子の製造方法に関する。実施例６に係る固体撮像素子の製造方法の工程図を図７〜図８に示す。また、実施例２〜実施例５の固体撮像素子についても、以下に説明する製造方法に、公知の半導体装置の製造方法を組み合わせることにより製造することができる。
以下では、半導体基板１１内に、共に図示しない第１導電型のウェルや、第２導電型のフォトダイオードなどを形成した後の工程について説明する。半導体基板１１の材料としては、シリコン材料の他、化合物材料や有機半導体材料などの様々な半導体材料を用いることができる。
図７Ａの工程では、貫通電極１４用の貫通孔５１をドライエッチング等により形成し、ゲート酸化膜（絶縁膜）１５を形成する。貫通孔５１は、半導体基板１１の表面側と裏面側の重ね合わせ精度を高めるためのマークとして使用することも可能である。また、特開２００８−６６７４２号公報に記載されているような、転送用の縦型トランジスタと同時に形成することも可能である。増幅トランジスタ２２のソース領域（拡散層３３）、ドレイン領域（拡散層３５）については、貫通孔５１を形成する前に形成しておくことができる。実施例３の固体撮像素子におけるソース領域（拡散層３３）、ドレイン領域（拡散層３５）については、貫通孔５１の側壁への斜めイオン注入によって形成することが可能である。
次に、図７Ｂの工程では、増幅トランジスタ２２のゲート電極となる、貫通電極１４の導電体１４２の材料、即ち、金属材料（導電性材料）を貫通孔５１に埋め込むと同時に、半導体基板１１の平面部にも堆積させる。
次に、図７Ｃの工程では、ドライエッチングにより、リセットトランジスタ２１のゲート電極２１G、増幅トランジスタ２２のゲート電極２２G、及び、選択トランジスタ２３のゲート電極２３Gを加工形成する。その後、サイドウォール形成、ソース領域やドレイン領域となる拡散層３１、拡散層３２、拡散層３４等を形成し、アニール処理を行う。そして、層間絶縁膜５３を堆積し、配線層１６を形成する。
次に、図８Ａの工程では、半導体基板１１の表面側に、図示しない支持基板、又は、他の半導体基板等を接合して上下反転する。次いで、半導体基板１１を薄肉化処理し、貫通電極１４を露出させた後は、半導体基板１１と貫通電極１４とのショートを回避するために、絶縁膜１４１を形成する。絶縁膜１４１の形成には、例えば、特開２０１２−１７５０６７号公報に記載の技術を用いることができる。
次に、図８Ｂの工程では、負の固定電荷を有する膜５４を積層する。ここでは、２種類以上の負の固定電荷を有する膜を積層することも可能である。その後、層間絶縁膜を堆積し、ドライエッチングによってコンタクトを形成し、光電変換素子１３を積層させる（図１参照）。光電変換素子１３の上部には、窒化ケイ素等の保護膜を形成してもよい。その後、平坦膜等の光学部材を形成し、オンチップレンズを形成する。
＜参考例＞
ここで、本開示の技術を用いずに、貫通電極１４と、画素１０を構成するトランジスタとを混載した場合の基本構成について参考例として説明する。参考例の固体撮像素子の平面図を図９Ａに示し、その側断面図を図９Ｂに示す。図９Ｂは、図９ＡのＣ−Ｃ線に沿った側断面図である。
貫通電極１４によって電気的接続を行うＴＣＶ技術において、貫通電極１４と、画素１０を構成するトランジスタとを混載した場合、増幅特性、ノイズ特性がトランジスタサイズに依存しているため、トランジスタ特性の劣化を伴う。また、貫通電極−半導体基板間の対地容量、貫通電極−トランジスタ間の配線容量が大きくなる。
図９Ａ及び図９Ｂには、画素１０を構成するトランジスタとして、フローティングディフュージョンＦＤをリセットするリセットトランジスタ２１と、フローティングディフュージョンＦＤで電荷−電圧変換によって得られた電気信号（画素信号）を出力する増幅トランジスタ２２とを例示している。
参考例の固体撮像素子では、貫通電極１４と増幅トランジスタ２２とを離間して設けることで、貫通電極１４と増幅トランジスタ２２と間に十分な分離構造を確保している。そして、増幅トランジスタ２２のゲート電極２２Gと貫通電極１４とを配線６１によって電気的に接続するようにしている。
実施例７は、参考例の固体撮像素子に対応する固体撮像素子、即ち、本開示の技術を用いた場合の固体撮像素子に関する。実施例７の固体撮像素子の平面図を図１０Ａに示し、その側断面図を図１０Ｂに示す。
実施例７の固体撮像素子の構造は、基本的に、実施例１の固体撮像素子の構造と同じである。但し、実施例１の固体撮像素子では、貫通電極１４を用いて構成される増幅トランジスタ２２に関して、ソース領域となる拡散層３３（以下、「ソース領域３３」と記述する場合がある）を半導体基板１１の表面側に配置し、ドレイン領域となる拡散層３５（以下、「ドレイン領域３５」と記述する場合がある）を半導体基板１１の裏面側に配置した構成となっている。
これに対し、実施例７の固体撮像素子は、ソース領域３３及びドレイン領域３５を共に、半導体基板１１の表面側に配置した構成となっている。すなわち、実施例７の固体撮像素子は、貫通電極１４の側面の半導体の一部にソース領域３３、ドレイン領域３５、及び、チャネル領域を形成して、チャネル幅を半導体基板１１の深さ方向（縦方向）にとる縦型トランジスタとなっている。
ここでは、理解を容易にするために、最も簡易的な基板表面側近傍にソース領域３３、ドレイン領域３５、及び、チャネル領域を形成した単種類の分離、導電体１４２の構成を例示しているが、これらの位置関係や構成についてはこの限りではない。
図９Ａ、図９Ｂと図１０Ａ、図１０Ｂとの対比から明らかなように、実施例７では、増幅トランジスタ２２のためのゲート電極２２G、及び、ゲート電極２２Gと貫通電極１４とを電気的に接続する配線６１がなくなっている。その代わりに、増幅トランジスタ２２のためのゲート電極２２Gの近傍に位置していたソース領域３３及びドレイン領域３５とそれに伴う配線６２及び配線６３が、参考例では、貫通電極１４と半導体基板１１との分離のために忌避されていた貫通電極１４の側面に配置されている。
これにより、不要となった素子や本来使用されていなかった面積を利用することが可能となり、画素１０のより小面積での設計が可能となる。また、参考例の固体撮像素子で存在したゲート電極２２Gや配線６１〜６３が不要となることで、増幅トランジスタ２２の配線容量を低減できる。更に、増幅トランジスタ２２のチャネル幅は、貫通電極１４の両側面に沿って半導体基板１１の深さ方向に形成されている。これにより、レイアウト専有面積が増大するというデメリットなく、増幅トランジスタ２２のチャネル幅を自由に延伸設計できるため、良好なトランジスタ特性を得ることができる。更に、増幅トランジスタ２２のチャネル長については、図１０Ａに示すように、貫通電極１４の外周を利用できる。これにより、通常の表面（平面）トランジスタと比べて、面積効率よくチャネル長を大きく設計することが可能である。
実施例８は、電子変換型の縦方向２色分光の裏面照射型固体撮像素子に関する。実施例８の固体撮像素子の平面図を図１１Ａに示し、その側断面図を図１１Ｂに示す。
実施例８の固体撮像素子は、第１の半導体基板７１と第２の半導体基板７２とが貼り合わされた構造となっている。第１の半導体基板７１には、図の下方向から入射した比較的長波長の光を光電変換する光電変換素子、例えば、フォトダイオードＰＤ1が形成されている。第１の半導体基板７１には更に、フローティングディフュージョンＦＤをリセットするリセットトランジスタ２１、貫通電極１４、及び、貫通電極１４の導電体１４２をゲート電極として用いる増幅トランジスタ２２と、それに伴う配線７３が形成されている。図面の簡略化のために、図示を省略するが、第１の半導体基板７１には更に、フォトダイオードＰＤ1で光電変換された電荷（電子）を、保持したり、読み出したり、増幅したり、選択したりする複数のトランジスタが形成されている。
第２の半導体基板７２は、第１の半導体基板７１に対しその光入射方向（図の下方向）に位置するように貼り合わされている。第２の半導体基板７２には、第１の半導体基板７１とは別工程で、光電変換素子、例えば、フォトダイオードＰＤ2が形成されている。第２の半導体基板７２には更に、フォトダイオードＰＤ2で光電変換された電荷をフローティングディフュージョンＦＤに読み出す読出しトランジスタ７４とそれに伴う配線が形成されている。図面の簡略化のために、図示を省略するが、第２の半導体基板７２には更に、オンチップレンズや所望の波長特性を得るフィルタなどが形成される。
上述した構成の実施例８の固体撮像素子において、第２の半導体基板７２に形成されたフローティングディフュージョンＦＤと、増幅トランジスタ２２のゲート電極として機能する貫通電極１４とは、増幅トランジスタ２２の近傍領域に形成された配線７３によって電気的に接続されている。これにより、実施例８の固体撮像素子は、電子変換型の縦方向２色分光の裏面照射型固体撮像素子となる。
この電子変換型の縦方向２色分光の裏面照射型固体撮像素子において、比較的短波長の光は、下側の第２の半導体基板７２に形成されたフォトダイオードＰＤ2で光電変換される。フォトダイオードＰＤ2で光電変換された電荷は、読出しトランジスタ７４によってフローティングディフュージョンＦＤに読み出され、ここに保持される。そして、フローティングディフュージョンＦＤに保持された、入射光量に応じた電荷によって貫通電極１４の電位が変化することで、光電変換による電荷に応じた電気信号（画素信号）を第１の半導体基板７１に読み出すことができる。
上記の構成の実施例８の固体撮像素子では、貫通電極１４の電位、即ち、短波長側の受光量に応じた電位の増幅又は選択駆動が第１の半導体基板７１で行われる。これにより、下側の第２の半導体基板７２については、少ない素子数で構成できるため、フォトダイオードＰＤ2の受光面積を広く設定することができる。更に、上側の第１の半導体基板７１に必要な素子について、貫通電極１４を増幅トランジスタ２２のゲート電極と兼ねているため、画素１０の面積効率がよく、トランジスタ特性も良好に確保可能である。
尚、ここでは、一例として、Ｎ型チャネルトランジスタを形成する場合を例示したが、第１の半導体基板７１内及び第２の半導体基板７２内の素子構成や設計によって、Ｐ型チャネルトランジスタを形成してもよい。そのためのソース領域、ドレイン領域としては、Ｎ型半導体、Ｐ型半導体、金属を構成材料として用いることが考えられる。また、第１の半導体基板７１及び第２の半導体基板７２については、一般的に用いられるシリコン材料に限る必要はなく、化合物材料、有機半導体材料などあらゆる半導体材料で実施可能である。
実施例９は、実施例８の変形である。実施例９の固体撮像素子の平面図を図１２Ａに示し、その側断面図を図１２Ｂに示す。
実施例８では、第１の半導体基板７１における増幅トランジスタ２２の形成面側で貫通電極１４に配線７３を接続する構成となっていた。これに対し、実施例９では、短波長側の第２の半導体基板７２から貫通電極１４に配線７３を接続する構成となっている。これにより、第１の半導体基板７１における増幅トランジスタ２２の形成面とは違う面や、第２の半導体基板７２にリセットトランジスタ２１を形成することが可能になるため、画素１０を構成する素子のレイアウトの自由度を向上できる。
実施例１０は、実施例９の変形である。実施例１０の固体撮像素子の平面図を図１３Ａに示し、その側断面図を図１３Ｂに示す。
実施例９では、リセットトランジスタ２１のソース領域（拡散層３２）と、第２の半導体基板７２側のフローティングディフュージョンＦＤとの間を、貫通電極１４の配線７３を用いて電気的に接続する構成となっていた。これに対し、実施例１０では、第２の半導体基板７２側のフローティングディフュージョンＦＤを、リセットトランジスタ２１のソース領域（拡散層３２）として用いる構成となっている。これにより、貫通電極１４の配線７３やコンタクトをなくすことができるため、画素１０を構成する素子のレイアウトの自由度をより向上できる。
実施例１１は、実施例８の変形である。実施例１１の固体撮像素子の平面図を図１４Ａに示し、その側断面図を図１４Ｂに示す。
貫通電極１４と第１の半導体基板７１との間は全領域で完全に絶縁する必要ない。一部を絶縁させずに、貫通電極１４と第１の半導体基板７１とを電気的に接続することで、貫通電極１４の配線７３を用いることなく、貫通電極１４の電位を固定することが可能である。
実施例１１では、増幅トランジスタ２２のドレイン領域３５とソース領域３３を、貫通電極１４の周方向において対角ではなく、例えば、時計３時方向、時計６時方向の円弧に配置し、時計１０時半方向で貫通電極１４と第１の半導体基板７１側のフローティングディフュージョンＦＤとを電気的に接続した構成となっている。ここで、「時計３時方向」、「時計６時方向」、及び、「時計１０時半方向」とは、厳密に時計３時方向、時計６時方向、及び、時計１０時半方向である場合の他、実質的に時計６時方向、及び、時計１０時半方向である場合も含み、設計上あるいは製造上生ずる種々のばらつきの存在は許容される。フローティングディフュージョンＦＤは、リセットトランジスタ２１のソース領域となり、固定電位を持つドレイン領域（拡散層３１）及びゲート電極２１Gと共にＭＯＳトランジスタを形成している。
上記の構成の実施例１１の固体撮像素子において、リセットトランジスタ２１を導通状態にすることで、貫通電極１４の電位がドレイン領域３５の固定電位にリセットされる。このように、貫通電極１４の配線７３を用いなくても、一部を絶縁させずに、貫通電極１４と第１の半導体基板７１とを電気的に接続することで、貫通電極１４の電位を固定することができる。
実施例１２は、高性能なトランジスタ動作及び分離特性を有する固体撮像素子に関する。実施例１２の固体撮像素子の平面図を図１５Ａに示し、その側断面図を図１５Ｂに示す。ここでは、Ｎ型チャネルトランジスタを形成する場合を例に挙げて説明する。但し、Ｎ型チャネルトランジスタの形成に限られるものではない。
貫通電極１４において、その中心の導電体１４２は、長さ方向において少なくとも１層から成り、少なくとも１種類の導電性材料から構成されている。具体的には、例えば、導電体１４２は、第１の導電体１４２Ａと、これに連続する第２の導電体１４２Ｂとによって構成されている。第１の導電体１４２Ａは、増幅トランジスタ２２のゲート電極として機能し、増幅トランジスタ２２の駆動範囲を所望に設定する仕事関数を有する。第２の導電体１４２Ｂは、第１の導電体１４２Ａよりも小径でかつ高い仕事関数の導電性材料で形成されている。
導電体１４２と半導体基板１１とを分離する絶縁膜１４１において、第１の導電体１４２Ａの周りの上部絶縁膜１４１Ａと、第２の導電体１４２Ｂの周りの下部絶縁膜１４１Ｂとは膜厚が異なっている。具体的には、上部絶縁膜１４１Ａは、下部絶縁膜１４１Ｂよりも薄膜でかつ高誘電率材料（高誘電率膜）によって構成されている。
また、第２の導電体１４２Ｂの下側の大部分の周りにおいて、下部絶縁膜１４１Ｂは、低誘電率絶縁膜から成り、第２の導電体１４２Ｂとの間に空孔７５が介在することによって、第２の導電体１４２Ｂと半導体基板１１とを電気的に分離する分離構造を構成している。すなわち、第２の導電体１４２Ｂが第１の導電体１４２Ａよりも小径であることで、空いた面積を分離のために用いている。これにより、増幅トランジスタ２２のトランジスタ動作として良好な増幅特性が得られるとともに、小面積で半導体基板１１と貫通電極１４とのカップリングを抑制できるため、貫通電極１４の低容量化が可能となる。
低誘電率絶縁膜から成る下部絶縁膜１４１Ｂには、ダメージ層側面からの偽信号発生を抑制するために、固定電荷を付与してアキュミュレーションを強化することが好ましい。あるいは又、第１の導電体１４２Ａの周りの上部絶縁膜１４１Ａに付与されている固定電荷量と、第２の導電体１４２Ｂの周りの下部絶縁膜１４１Ｂに付与されている固定電荷量とを異なる構成とすることができる。また、半導体基板１１側には、必要に応じて、Ｐ型不純物をドープすることで、暗電流を抑制する効果を高めることができる。図１５Ｂにおいて、領域７６がＰ型不純物をドープしたアキュミュレーションドーピング領域である。
以上により、次のような作用、効果を得ることができる。
１．増幅トランジスタ２２において、変動する電位の駆動範囲内で安定・良好な増幅動作を行うことができる。この作用、効果は、駆動範囲での動作を行う仕事関数を持つ、増幅トランジスタ２２のゲート電極（第１の導電体１４２Ａ）、高誘電率薄膜から成る上部絶縁膜１４１Ａ、及び、チャネル形状・濃度の制御、トランジスタ容量変動の抑制によって実現される。
２．増幅トランジスタ２２以外において、半導体基板１１内の素子とのカップリングを抑制したり、貫通電極１４の容量を抑制したり、あるいは、暗電流発生を抑制したりすることができる。これらは、貫通電極１４の側面と半導体基板１１との間の十分な分離（膜厚、低誘電率）、側面半導体領域の十分なアキュミュレーションのドーピング、仕事関数の導電体、固定電荷の付与などによって実現される。
ここで、半導体材料としては、特に限定するものではないが、少なくとも、Ｓｉ、ＧｅやＧａ、Ｉｎ、Ｚｎを構成に含む半導体を代表として例示することができる。他の構成元素として、Ａｌ、Ｐ、Ｓ、Ｃｌ、Ｃｕ、Ａｓ、Ｓｅ、Ｃｄ、Ｓｎ、Ｓｂなどを例示することができる。
固定電荷を付与する低誘電率絶縁膜から成る下部絶縁膜１４１Ｂとしては、特に限定するものではないが、次の材料を例示することができる。酸化ハフニウム、酸化アルミニウム、酸化ジルコニウム、酸化タンタル、酸化チタン、酸化ランタン、酸化プラセオジム、酸化セリウム、酸化ネオジム、酸化プロメチウム、酸化サマリウム、酸化ユウロピウム、酸化ガドリニウム、酸化テルビウム、酸化ジスプロシウム、酸化ホルミウム、酸化ツリウム、酸化イッテルビウム、酸化ルテチウム、酸化イットリウム、窒化アルミニウム膜、酸窒化ハフニウム膜、酸窒化アルミニウム。
貫通電極１４の側面と半導体基板１１との間を電気的に分離する分離構造としては、特に限定するものではないが、空孔７５の他、ポーラス材料、ＴＥＯＳ、酸化シリコン膜、シリコンナイトライド膜、また上記の固定電荷を付与する低誘電率絶縁膜などによって実現することができる。
貫通電極１４の導電体１４２の材料としては、特に限定するものではないが、ＢＤＡＳシリコン、ＰＤＡＳシリコン、少なくとも、Ｃｕ、Ａｌ、Ｎｉ、Ｗ、Ｃｏ、Ｍｏ、Ｔｉ、Ｔｓを含む材料などを例示することができる。
実施例１３は、実施例１２の変形である。実施例１３の第１例の固体撮像素子の平面図を図１６Ａに示し、実施例１３の第２例の固体撮像素子の平面図を図１６Ｂに示す。
貫通電極１４の形状については、真円の他、図１６Ａに示すような楕円であってもよいし、図１６Ｂに示すような四角形を含む多角形など任意の形状を採用可能である。また、半導体基板１１の深さ方向において、全領域で形状が同じであってもよいし、深さ位置毎に形状が異なっていてもよい。増幅トランジスタ２２のゲート電極として用いられる貫通電極１４の形状として多角形形状を用い、チャネル長をキャリア移動度の高い面方位方向に設計することで、更なるトランジスタ特性の向上を図ることができる。
実施例１４は、実施例７〜実施例１２の変形である。実施例１４の第１例の固体撮像素子の側断面図を図１７Ａに示し、実施例１４の第２例の固体撮像素子の側断面図を図１７Ｂに示す。
増幅トランジスタ２２のソース領域３３及びドレイン領域３５の配置について、実施例７〜実施例９では、ソース領域３３及びドレイン領域３５を共に、半導体基板１１の表面近くに配置した構成となっている。これに対し、実施例１４では、増幅トランジスタ２２のチャネル幅やチャネル長の制御の観点から、図１７Ａに示すように、半導体基板１１の深さ方向の全領域に亘って、ソース領域３３、ドレイン領域３５、及び、チャネル領域を形成する構成となっている（実施例３に相当）。あるいは又、実施例１１では、図１７Ｂに示すように、半導体基板１１の深さ方向において、異なる深さ位置にソース領域３３、ドレイン領域３５、及び、チャネル領域を形成する構成となっている。
実施例１５は、実施例７〜実施例１２の変形である。実施例１５の固体撮像素子の平面図を図１８Ａに示し、実施例１５の固体撮像素子の側断面図を図１８Ｂに示す。
増幅トランジスタ２２のソース領域３３及びドレイン領域３５の配置について、実施例７〜実施例９では、ソース領域３３とドレイン領域３５とを、貫通電極１４の周方向において対角に配置した、即ち、貫通電極１４を挟んで対向させて配置した構成となっている。これに対し、実施例１５では、図１８Ａ及び図１８Ｂに示すように、ソース領域３３とドレイン領域３５とを、貫通電極１４の周方向において非対角に配置する構成となっている。貫通電極１４の周方向における、ソース領域３３とドレイン領域３５との位置関係については、増幅トランジスタ２２のチャネル長の制御の観点から、任意に設定することができる。
実施例１６は、実施例１〜実施例１２の変形である。実施例１６の固体撮像素子の平面図を図１９Ａに示し、実施例１６の固体撮像素子の側断面図を図１９Ｂに示す。
実施例１〜実施例１２の増幅トランジスタ２２では、そのゲート電極として貫通電極１４を用いるとともに、そのチャネルとしてソース領域３３とドレイン領域３５との間の周方向における側面チャネルを用いたトランジスタ構造となっていた。これに対し、実施例１６では、貫通電極１４の頂部に設けられた、導電体から成るキャップ電極８１を、ソース領域３３、ドレイン領域３５、もしくはチャネル領域の近傍まで延伸して設けた構成となっている。
キャップ電極８１が延伸されたことで、増幅トランジスタ２２は、キャップ電極８１、ソース領域３３、及び、ドレイン領域３５から成る表面チャネル型トランジスタとなる。加えて、ソース領域３３とドレイン領域３５との間の周方向における側面チャネルを用いて、半導体基板１１の深さ方向へチャネル長を形成することも可能となる。
実施例１７は、波長変換素子として機能する固体撮像素子に関する。実施例１７の固体撮像素子の平面図を図２０Ａに示し、実施例１７の固体撮像素子の側断面図を図２０Ｂに示す。
実施例８では、貫通電極１４が、当該貫通電極１４が形成された第１の半導体基板７１とは別の第２の半導体基板７２側のフローティングディフュージョンＦＤに接続された構成となっていた。しかし、貫通電極１４の接続先は、別の第２の半導体基板７２である必要はなく、第１の半導体基板７１の増幅トランジスタ２２と反対側に配置された配線、導電体、異種半導体であってもよい。
実施例１７では、貫通電極１４の接続先が、第１の半導体基板７１に相当する半導体基板１１の増幅トランジスタ２２と反対側に配置された光電変換素子８２である構成となっている。光電変換素子８２は、例えば、２つの透明電極８２１，８２２と、これらの透明電極８２１，８２２によって挟まれた光電変換膜８２３とから構成されている。光電変換素子８２では、光電変換膜８２３の吸収波長に対応した光電変換が行われる。尚、半導体基板１１には、発光素子８３が形成されている。発光素子８３は、その入力端子が増幅トランジスタ２２の出力端子に接続されており、当該増幅トランジスタ２２によって発光駆動される。
実施例１７の固体撮像素子では、光電変換素子８２での光電変換によって発生したキャリアの蓄積に伴い、貫通電極１４の電位が変動する。貫通電極１４の電位変動により、半導体基板１１の表面側の増幅トランジスタ２２の出力端子電圧が変化する。これにより、発光素子８３は、増幅トランジスタ２２の出力端子電圧によって発光駆動される。その結果、発光素子８３において、光電変換膜８２３の吸収光量に応じた光量の別波長の光の発光が実現される。
上述したように、実施例１７の固体撮像素子は、光電変換素子８２で入射光を受光し、光電変換膜８２３の吸収光量に応じた光量の別波長の光に変換して発光する波長変換素子としての機能を持っている。
実施例１８は、実施例１７の変形である。実施例１８の固体撮像素子の平面図を図２１Ａに示し、実施例１８の固体撮像素子の側断面図を図２１Ｂに示す。
実施例１８では、半導体基板１１において、実施例１７の発光素子８３に代えて、その領域にフォトダイオードＰＤ1を形成し、更に、貫通電極１４を挟んでリセットトランジスタ２１を形成した構成となっている。すなわち、実施例１８の半導体基板１１の構成は、実施例８の第１の半導体基板７１の構成と同じである。従って、実施例１８は、実施例８の変形でもある。
このように、実施例１８の固体撮像素子は、フォトダイオードＰＤ1が形成された半導体基板１１において、貫通電極１４の接続先が光電変換素子８２である構造となっている。この構造の実施例１８の固体撮像素子によれば、縦方向に分光する固体撮像素子を実現できる。
実施例１９は、実施例７の固体撮像素子の製造方法に関する。実施例１９に係る固体撮像素子の製造方法の工程図を図２２〜図２５に示す。また、実施例８〜実施例１８の固体撮像素子についても、以下に説明する製造方法に、公知の半導体装置の製造方法を組み合わせることにより製造することができる。
まず、図２２Ａの工程では、半導体基板１１にエッチングすることにより、貫通電極１４のトランジスタ部となるトレンチ９１を形成する。次に、図２２Ｂの工程では、トレンチ９１に絶縁膜１４１を分離層として形成し、導電性材料を埋め込んで導電体１４２を形成する。また、導電体１４２の頂部に、キャップ電極８１を形成する。
次に、図２２Ｃの工程では、チャネル部をマスク９３で覆ってインプラントを行って増幅トランジスタ２２のソース領域３３及びドレイン領域３５を形成する。但し、ソース領域３３及びドレイン領域３５に関しては、配線前にインプラントで形成してもよいし、トレンチ９１の形成後にソース領域３３及びドレイン領域３５の側面のみに入るように、トレンチ９１の側面に斜め方向のインプラントで形成してもよい。また、トレンチ９１の２側面のみ選択的に堆積、又は、選択エッチングで残した高濃度ドーピング材料をアニールによって固相拡散でドーピングすることで形成してもよい。チャネルの形成も狙い濃度が異なるのみで、ソース領域３３及びドレイン領域３５の形成と同様の手法で形成できる。
次に、図２３Ａの工程では、導電体１４２にコンタクト、配線９４を形成し、層間絶縁膜９５等の塗付を行う。次に、図２３Ｂの工程では、支持基板９６に対して接着材料面を付着させ、トランジスタ形成面の反対方向から半導体基板１１を一様にエッチングして基板膜厚を必要十分なだけ薄くする。次に、図２４Ａの工程では、導電体１４２が露出するように半導体基板１１の対応する部分を選択的にエッチングし、しかる後、図２４Ｂの工程では、選択的にエッチングした部分に分離層９７を埋め込む。
次に、図２５Ａの工程では、前の工程で埋め込んだ分離層９７から導電体１４２が再び露出するように選択的にエッチングを行い、しかる後、図２５Ｂの工程では、電気的な接続を行うために導電体９８を埋め込む。以降の工程については図示を省略するが、作成したいデバイスに合わせて、絶縁膜、接着材料、電極材料などを堆積させ、所望の素子へと電気的な接続を行うことになる。
ここでは、貫通電極１４の主要加工製造工程以外については省略をしたが、必要に応じて、トレンチ形成前や形成時、形成後に、ウェルのドーピング、アキュミュレーションを強めるドーピング、あるいは、不純物活性化、欠陥回復のアニール工程、酸化膜形成工程などを行うことが可能である。
本製造方法によれば、トランジスタ形成部と裏面側からの電圧を伝える部分の形成が分かれていることで、実施例７に示したような、トランジスタ形成部に好ましい構成、トランジスタ部以外に好ましい構成を作り分けることが容易に可能となり、高いデバイス特性を得ることができる。
以上では、半導体装置の一例として、固体撮像素子を例に挙げて本開示の技術について説明した。そして、固体撮像素子に対して本開示の技術を適用することで、貫通電極１４が増幅トランジスタ２２のゲート電極を兼ねることで、貫通電極１４が画素平面で占める割合を縮小することが可能になる、という作用、効果を得ることができる。また、固体撮像素子以外の半導体装置においても、貫通電極１４が増幅トランジスタ２２のゲート電極を兼ねることで、貫通電極１４による半導体基板１１内の、増幅トランジスタ２２等の他素子の面積への圧迫を最小限に抑えることが可能になる、という作用、効果を得ることができる。
＜本開示の電子機器＞
上述した実施例１〜実施例５、実施例７〜実施例１９の固体撮像素子は、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機などの電子機器全般において、その撮像部（画像取込部）として用いることができる。尚、電子機器に搭載される上記モジュール状の形態、即ち、カメラモジュールを撮像装置とする場合もある。
［撮像装置］
図２６は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。図２６に示すように、本例に係る撮像装置１００は、レンズ群等を含む光学系１０１、撮像部１０２、カメラ信号処理部であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
上記の構成の撮像装置１００において、撮像部１０２として、先述した実施例１〜実施例５、あるいは、実施例７〜実施例１９の固体撮像素子を用いることができる。
尚、本開示は、以下のような構成をとることもできる。
［１］半導体基板の第１面側に配置された半導体素子、
半導体基板を半導体基板の厚さ方向に貫通して設けられ、半導体素子で得られた電荷を半導体基板の第２面側に導く貫通電極、及び、
貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタを備えており、
増幅トランジスタは、貫通電極をゲート電極とし、貫通電極の周りにソース領域及びドレイン領域を有する、
半導体装置。
［２］貫通電極は、半導体基板を貫通して設けられた導電体、及び、導電体と半導体基板との間を電気的に分離する分離層から成る、
上記［１］に記載の半導体装置。
［３］分離層は、導電体の側壁を被覆する絶縁膜によって構成されている、
上記［２］に記載の半導体装置。
［４］絶縁膜の膜厚は、半導体基板の深さ方向の位置に応じて異なる、
上記［２］又は［３］に記載の半導体装置。
［５］増幅トランジスタのソース領域及びドレイン領域は、絶縁膜の近傍に存在し、半導体基板の深さ方向の一部又は全領域に亘って形成された拡散層から成る、
上記［１］〜［４］のいずれかに記載の半導体装置。
［６］半導体基板の平面上に形成された平面トランジスタを備えており、
平面トランジスタのゲート酸化膜の膜厚と、増幅トランジスタのゲート酸化膜の膜厚とが異なる、
上記［１］に記載の半導体装置。
［７］半導体基板の平面上に形成された平面トランジスタを備えており、
平面トランジスタのゲート酸化膜の構成材料と、増幅トランジスタのゲート酸化膜の構成材料とが異なる、
上記［１］に記載の半導体装置。
［８］貫通電極の頂部に設けられた、導電体から成るキャップ電極を備えており、
キャップ電極は、増幅トランジスタのソース領域、ドレイン領域、もしくはチャネル領域の近傍まで延伸して設けられている、
上記［１］に記載の半導体装置。
［９］導電体は、長さ方向において少なくとも１層から成り、少なくとも１種類の導電体性材料から構成されている、
上記［２］に記載の半導体装置。
［１０］導電体は、増幅トランジスタのゲート電極として機能する第１の導電体、及び、第１の導電体に連続する第２の導電体から成る、
上記［９］に記載の半導体装置。
［１１］第１の導電体は、増幅トランジスタの動作範囲を所望に設定する仕事関数を有する、
上記［１０］に記載の半導体装置。
［１２］第１の導電体と半導体基板とを分離する絶縁膜は、第２の導電体と半導体基板とを分離する絶縁膜よりも薄膜でかつ高誘電率材料から成る、
上記［１１］に記載の半導体装置。
［１３］第２の導電体は、第１の導電体よりも小径でかつ導電性材料から成る、
上記［１０］〜［１２］のいずれかに記載の半導体装置。
［１４］第１の導電体の周りの絶縁膜の膜厚と、第２の導電体の周りの絶縁膜とが異なる、
上記［１０］〜［１２］のいずれかに記載の半導体装置。
［１５］第２の導電体の周りの絶縁膜は、低誘電率絶縁膜から成る、
上記［１４］に記載の半導体装置。
［１６］第２の導電体の周りの絶縁膜は、第２の導電体との間に介在する空孔と共に、第２の導電体と半導体基板とを電気的に分離する分離構造を構成している、
上記［１５］に記載の半導体装置。
［１７］第１の導電体の周りの絶縁膜に付与されている固定電荷量と、第２の導電体の周りの絶縁膜に付与されている固定電荷量とを異なる、
上記［１６］に記載の半導体装置。
［１８］半導体基板の第１面側に配置された半導体素子、
半導体基板を半導体基板の厚さ方向に貫通して設けられ、半導体素子で得られた電荷を半導体基板の第２面側に導く貫通電極、及び、
貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタを備える半導体装置の製造に当たって、
貫通電極を増幅トランジスタのゲート電極とし、貫通電極の周りに増幅トランジスタのソース領域及びドレイン領域を形成する、
半導体装置の製造方法。
［１９］半導体基板の第１面側に配置された光電変換素子、
半導体基板を半導体基板の厚さ方向に貫通して設けられ、光電変換素子での光電変換によって得られた電荷を半導体基板の第２面側に導く貫通電極、及び、
貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタを備えており、
増幅トランジスタは、貫通電極をゲート電極とし、貫通電極の周りにソース領域及びドレイン領域を有する、
固体撮像素子。
［２０］半導体基板の第１面側に配置された光電変換素子、
半導体基板を半導体基板の厚さ方向に貫通して設けられ、光電変換素子での光電変換によって得られた電荷を半導体基板の第２面側に導く貫通電極、及び、
貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタを備えており、
増幅トランジスタは、貫通電極をゲート電極とし、貫通電極の周りにソース領域及びドレイン領域を有する、
固体撮像素子を備える電子機器。
１０・・・画素（単位画素）、１１，１７・・・半導体基板、１２・・・層間絶縁膜、１３，８２・・・光電変換素子、１４・・・貫通電極、１５・・・ゲート酸化膜（絶縁膜）、１６・・・配線層、２１・・・リセットトランジスタ、２２・・・増幅トランジスタ、２３・・・選択トランジスタ、３１〜３５・・・拡散層、４１・・・リセット制御線、４２・・・選択制御線、４３・・・垂直信号線、７１・・・第１の半導体基板、７２・・・第２の半導体基板、７４・・・読出しトランジスタ、８１・・・キャップ電極、８３・・・発光素子、１３１，１３２，８２１，８２２・・・透明電極、１３３，８２３・・・光電変換膜、１４１・・・絶縁膜（ゲート酸化膜）、１４２・・・導電体

Claims (19)

  1. 半導体基板の第１面側に配置された半導体素子、
    前記半導体基板を前記半導体基板の厚さ方向に貫通して設けられ、前記半導体素子で得られた電荷を前記半導体基板の第２面側に導く貫通電極、及び、
    前記貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタを備えており、
    前記増幅トランジスタは、前記貫通電極をゲート電極とし、前記貫通電極の周りに、前記半導体基板の深さ方向の一部又は全領域に亘って形成された拡散層から成るソース領域及びドレイン領域を有する、
    半導体装置。
  2. 前記貫通電極は、前記半導体基板を貫通して設けられた導電体、及び、前記導電体と前記半導体基板との間を電気的に分離する分離層から成る、
    請求項１に記載の半導体装置。
  3. 前記分離層は、前記導電体の側壁を被覆する絶縁膜によって構成されている、
    請求項２に記載の半導体装置。
  4. 前記絶縁膜の膜厚は、前記半導体基板の深さ方向の位置に応じて異なる、
    請求項３に記載の半導体装置。
  5. 前記半導体基板の前記第２面側の平面上に形成された平面トランジスタを備えており、
    平面トランジスタのゲート酸化膜の膜厚と、前記増幅トランジスタのゲート酸化膜の膜厚とが異なる、
    請求項１に記載の半導体装置。
  6. 前記半導体基板の前記第２面側の平面上に形成された平面トランジスタを備えており、
    前記平面トランジスタのゲート酸化膜の構成材料と、前記増幅トランジスタのゲート酸化膜の構成材料とが異なる、
    請求項１に記載の半導体装置。
  7. 前記貫通電極の頂部に設けられた、導電体から成るキャップ電極を備えており、
    前記キャップ電極は、平面視で、前記増幅トランジスタのソース領域及びドレイン領域の部位まで延伸して設けられている、
    請求項１に記載の半導体装置。
  8. 前記導電体は、長さ方向において少なくとも１層から成り、少なくとも１種類の導電体性材料から構成されている、
    請求項２に記載の半導体装置。
  9. 前記導電体は、前記増幅トランジスタのゲート電極として機能する第１の導電体、及び、前記第１の導電体に連続する第２の導電体から成る、
    請求項８に記載の半導体装置。
  10. 前記第１の導電体は、前記増幅トランジスタの動作範囲を所望に設定する仕事関数を有する、
    請求項９に記載の半導体装置。
  11. 前記第１の導電体と前記半導体基板とを分離する絶縁膜は、前記第２の導電体と前記半導体基板とを分離する絶縁膜よりも薄膜でかつ高誘電率材料から成る、
    請求項１０に記載の半導体装置。
  12. 前記第２の導電体は、前記第１の導電体よりも小径でかつ導電性材料から成る、
    請求項９乃至請求項１１のいずれか１項に記載の半導体装置。
  13. 前記第１の導電体の周りの絶縁膜の膜厚と、前記第２の導電体の周りの絶縁膜の膜厚とが異なる、
    請求項９乃至請求項１１のいずれか１項に記載の半導体装置。
  14. 前記第２の導電体の周りの絶縁膜は、低誘電率絶縁膜から成る、
    請求項１３に記載の半導体装置。
  15. 前記第２の導電体の周りの絶縁膜は、前記第２の導電体との間に介在する空孔と共に、前記第２の導電体と前記半導体基板とを電気的に分離する分離構造を構成している、
    請求項１４に記載の半導体装置。
  16. 前記第１の導電体の周りの絶縁膜に付与されている固定電荷量と、前記第２の導電体の周りの絶縁膜に付与されている固定電荷量とが異なる、
    請求項１５に記載の半導体装置。
  17. 半導体基板の第１面側に配置された半導体素子、
    前記半導体基板を前記半導体基板の厚さ方向に貫通して設けられ、前記半導体素子で得られた電荷を前記半導体基板の第２面側に導く貫通電極、及び、
    前記貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタを備える半導体装置の製造に当たって、
    前記貫通電極を前記増幅トランジスタのゲート電極とし、前記貫通電極の周りに、前記半導体基板の深さ方向の一部又は全領域に亘って形成された拡散層から成る前記増幅トランジスタのソース領域及びドレイン領域を形成する、
    半導体装置の製造方法。
  18. 半導体基板の第１面側に配置された光電変換素子、
    前記半導体基板を前記半導体基板の厚さ方向に貫通して設けられ、前記光電変換素子での光電変換によって得られた電荷を前記半導体基板の第２面側に導く貫通電極、及び、
    前記貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタを備えており、
    前記増幅トランジスタは、前記貫通電極をゲート電極とし、前記貫通電極の周りに、前記半導体基板の深さ方向の一部又は全領域に亘って形成された拡散層から成るソース領域及びドレイン領域を有する、
    固体撮像素子。
  19. 半導体基板の第１面側に配置された光電変換素子、
    前記半導体基板を前記半導体基板の厚さ方向に貫通して設けられ、前記光電変換素子での光電変換によって得られた電荷を前記半導体基板の第２面側に導く貫通電極、及び、
    前記貫通電極によって導かれた電荷に基づく電気信号を出力する増幅トランジスタを備えており、
    前記増幅トランジスタは、前記貫通電極をゲート電極とし、前記貫通電極の周りに、前記半導体基板の深さ方向の一部又は全領域に亘って形成された拡散層から成るソース領域及びドレイン領域を有する、
    固体撮像素子を備える電子機器。
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