DE19807776A1 - Halbleitervorrichtung und entsprechendes Herstellungsverfahren - Google Patents

Halbleitervorrichtung und entsprechendes Herstellungsverfahren

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Description

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einem ersten gategesteuerten MOS-Bauelement mit einem er­ sten Gateisolator, der in eine erste Richtung orientiert ist, und mit einem zweiten gategesteuerten MOS-Bauelement mit ei­ nem zweiten Gateisolator, der in eine zweite Richtung orien­ tiert ist, die von der ersten Richtung verschieden ist, wobei der erste und der zweite Gateisolator im gleichen Prozeß­ schritt gleichzeitig aufgewachsen worden sind. Ebenfalls be­ trifft die vorliegende Erfindung ein entsprechendes Herstel­ lungsverfahren.
Obwohl auf beliebige Halbleitervorrichtungen aus einem belie­ bigen Grundmaterial anwendbar, werden die vorliegende Erfin­ dung sowie die ihr zugrundeliegende Problematik in bezug auf einen Speicher auf Siliziumbasis erläutert.
Anfänglich basierten die Speicherzellenanordnungen überwie­ gend auf planaren Konzepten. Unter der Vorgabe einer ständig größer werdenden Packungsdichte ist es zunächst für MaskROM- Anwendungen (Festwertspeicher) und später für Speicher mit wahlfreiem Zugriff (RAM-Speicher) vorgeschlagen worden, die Zellfläche des Speichers durch das Einbringen paralleler Längsgräben zu falten und somit die Projektion der Zellfläche auf die Waferoberfläche um bis zu 50% zu reduzieren.
Die DE 195 10 042 offenbart eine Festwertspeicherzellanord­ nung, bei der die Speicherzellen in parallel verlaufenden Zeilen angeordnet sind, wobei Längsgräben vorgesehen sind, die im wesentlichen parallel zu den Zeilen verlaufen. Die Zeilen sind dabei jeweils abwechselnd auf der Hauptfläche zwischen benachbarten Längsgräben und auf dem Boden der Längsgräben angeordnet. Isolationsstrukturen sind zu gegen­ seitigen Isolation der Speicherzellen, die jeweils einen MOS- Transistor umfassen, vorgesehen. Quer zu den Zeilen verlaufen Wortleitungen, die jeweils mit den Gates von in unterschied­ lichen Zeilen angeordneten MOS-Transistoren verbunden sind. Hierbei ist der minimale Platzbedarf pro Speicherzelle theo­ retisch 2F2, wobei F die minimale Strukturgröße der Techno­ logie ist.
Aus der DE 195 14 834 ist eine Festwertspeicherzellanordnung bekannt, die erste Speicherzellen mit einem vertikalen MOS- Transistor und zweite Speicherzellen ohne einen vertikalen MOS-Transistor aufweist. Die Speicherzellen sind entlang ge­ genüberliegenden Flanken von streifenförmigen, parallel ver­ laufenden Isolationsgräben angeordnet. Werden Breite und Ab­ stand der Isolationsgräben gleich groß gewählt, so ist der minimale Platzbedarf pro Speicherzelle theoretisch 2F2, wobei F die minimale Strukturgröße der Technologie ist.
Bei solchen Zellenanordnungen mit vertikalen Transistoren mit Leitungsgebieten, die parallel zu den Längsgräben alternie­ rend auf den Grabenkronen und den Grabenböden verlaufen, und mit einem Gateoxid zwischen den vertikalen Wänden und dem Wortleitungs-Polysilizium erfolgt die Programmierung übli­ cherweise durch durch die Einstellung der Einsatzspannungen bzw. Schwellspannungen dieser vertikalen Transistoren.
Bei dem häufig angewandten NOR-Konzept wird die Einsatzspan­ nung bestimmter vertikaler Transistoren definiert durch das zu programmierende Muster durch geeignet maskierte Implanta­ tion oder Ausdiffusion von Dotierstoffen in den Kanal der be­ treffenden Tansistoren variiert, und zwar zwischen einem Wert, bei dem sich der Transistor mit den üblichen Gatesteu­ erspannungen noch einschalten läßt, und einem Wert, der ober­ halb der Betriebsspannung liegt. Im letzteren Fall ist der Transistor also stets geschlossen.
Die der vorliegenden Erfindung zugrundeliegende Problematik besteht darin, daß die Dotierstoffdosis, die in den Kanal ge­ bracht werden muß, um ihn auszuschalten, üblicherweise recht hoch ist, z. B. 1014 Atome cm-2. Probleme bereitet eine derart hohe Dosis aufgrund der benötigten Implantationsdauer und der durch den hohen Konzentrationsgradienten beschleunigten Dif­ fusion. Eine gewisse Verkürzung der Implantationsdauer läßt sich durch schräge Implantation erreichen, die jedoch nur mit bestimmten Mittelstrom-Implantern möglich ist.
Im Stand der Technik wurden die Nachteile der hohen Dotier­ stoffdosis bisher in Kauf genommen.
Die der vorliegenden Erfindung zugrundeliegende Aufgabe be­ steht also allgemein darin, eine Halbleitervorrichtung der eingangs erwähnten Art derart weiterzubilden, daß die Dotier­ stoffdosis reduziert werden kann und trotzdem dieselbe Ein­ satzspannungsverschiebung erhalten werden kann.
Erfindungsgemäß wird diese Aufgabe durch die in Anspruch 1 angegebene Speicherzellenanordnung sowie das in Anspruch 5 angegebene Herstellungsverfahren gelöst.
Die erfindungsgemäße Halbleitervorrichtung weist gegenüber den bekannten Halbleitervorrichtungen den Vorteil auf, daß die üblicherweise benötige Dotierstoffdosis sich auf etwa die Hälfte reduzieren läßt, wenn dafür gesorgt wird, daß die Dicke des zweiten Gateisolators wesentlich größer ist als die Dicke des ersten Gateisolators. Auch ist kein separater Pro­ zeßschritt zur Aufbringung des dickeren Gateisolators notwen­ dig.
Die der vorliegenden Erfindung zugrundeliegende Idee besteht allgemein darin, daß dazu die erste und die zweite Richtung, in die die beiden Gateisolatoren orientiert sind, geeignet gewählt werden, so daß sich unterschiedliche Gateisolator­ dicken ergeben.
In den jeweiligen Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen der in Anspruch 1 angege­ benen Halbleitervorrichtung bzw. des in Anspruch 5 angegebe­ nen Herstellungsverfahrens.
Gemäß einer bevorzugten Weiterbildung ist das erste gatege­ steuerte MOS-Bauelement ein planarer MOS-Transistor und ist das zweite gategesteuerte MOS-Bauelement ein vertikaler MOS- Transistor.
Gemäß einer weiteren bevorzugten Weiterbildung ist die erste Richtung die <100<-Richtung und ist die zweite Richtung vor­ zugsweise die <110<-Richtung. Somit läßt sich ein Dickenun­ terschied von etwa 50% erzielen.
Gemäß einer weiteren bevorzugten Weiterbildung ist die Halb­ leitervorrichtung ein Teil einer Speichervorrichtung mit Bit­ leitungsgräben, wobei der vertikale MOS-Transistor an einer vertikalen Wand eines Bitleitungsgrabens und der planare Transistor in der Hauptfläche des Halbleitersubstrats ange­ ordnet ist.
Gemäß einer weiteren bevorzugten Weiterbildung wird vor dem gleichzeitigen Aufwachsen des ersten und zweiten Gateisola­ tors eine Aufdotierung des Kanalgebiets des zweiten gatege­ steuerten MOS-Bauelements (200) vorzugsweise durch eine ent­ sprechende Implantation oder Diffusion durchgeführt.
Gemäß einer weiteren bevorzugten Weiterbildung werden die Do­ tierstoffdosis bei der Aufdotierung und die Dicke des zweiten Gateisolators zur Erzielung einer bestimmten Einsatzspannung des zweiten gategesteuerten MOS-Bauelements aufeinander abge­ stimmt.
Gemäß einer weiteren bevorzugten Weiterbildung sind der erste und zweite Gateisolator ein Oxid und werden in einem Ofenpro­ zeß aufgewachsen.
Gemäß einer weiteren bevorzugten Weiterbildung sind der erste und zweite Gateisolator ein Oxid und werden in einem Plasma­ prozeß aufgewachsen.
Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird in der nachfolgenden Beschreibung näher erläutert.
Die einzige Fig. 1 ist eine schematische Darstellung einer Ausführungsform der erfindungsgemäßen Halbleitervorrichtung als Teil einer Speicherzellenanordnung.
In Fig. 1 bezeichnen 10 ein p-Halbleitersubstrat, I1 und I2 einen ersten bzw. zweiten Isolationsgraben, 15 einen Bit­ leitungsgraben, 100 einen ersten MOS-Transistor und 200 einen zweiten MOS-Transistor. Der erste MOS-Transistor 100 umfaßt ein erstes n-Leitungsgebiet 120, ein Kanalgebiet 130, ein zweites n-Leitungsgebiet 140 und ein erstes Gateoxid 150. Der zweite MOS-Transistor 200 umfaßt ein erstes n-Leitungsgebiet 220, ein Kanalgebiet 230 mit einem Kanal-Implantationsgebiet 235, ein zweites n-Leitungsgebiet 240 und ein zweites Ga­ teoxid 250.
Das erste gategesteuerte MOS-Bauelement ist hier der planare MOS-Transistor 100, und das zweite gategesteuerte MOS-Bauele­ ment ist hier der vertikale MOS-Transistor 200.
Das erste und das zweite Gateoxid 150 bzw. 250 sind im glei­ chen Ofenprozeßschritt gleichzeitig aufgewachsen worden. Da die erste Richtung die <100<-Richtung und die zweite Richtung die <110<-Richtung ist, ist die Dicke d2 des zweiten Gateoxids 250 wesentlich größer als die Dicke d1 des ersten Gateoxids 150, und zwar hier um etwa 50%.
Die aus den zwei MOS-Transistoren 100, 200 aufgebaute Halb­ leitervorrichtung ist bei diesem Ausführungsbeispiel ein Teil einer Speichervorrichtung mit Bitleitungsgräben, wobei der vertikale MOS-Transistor 200 an einer vertikalen Wand des Bitleitungsgrabens 15 und der planare Transistor 100 in der Hauptfläche des Halbleitersubstrats 10 angeordnet ist.
Vor dem Schritt des gleichzeitigen Aufwachsens des ersten und zweiten Gateoxids 150 bzw. 250 wird eine Aufdotierung des Ka­ nalgebiets 230 des vertikalen MOS-Transistors 200 durch eine entsprechende Implantation durchgeführt. Dabei werden die Do­ tierstoffdosis und die Dicke d2 des zweiten Gateoxids 250 zur Erzielung einer bestimmten Einsatzspannung des zweiten verti­ kalen MOS-Transistors 200 aufeinander abgestimmt.
Diese Abstimmung vollzieht sich nach den folgenden Gesichts­ punkten. Betrachtet man eine physikalische Näherung für die Einsatzspannung eines MOS-Transistors (siehe z. B. B.J. Ba­ liga, Modern Power Devices, S282 ff., John Wiley, 1987) so findet man, daß die Erhöhung der Kanaldotierung mit der Qua­ dratwurzel über den sogenannten Substratsteuerfaktor zur Er­ höhung der Einsatzspannung beiträgt. In diesen Steuerfaktor geht u. a. die Dicke des Gateisolators linear ein. Also ist beispielsweise für eine Verdoppelung der Einsatzspannung eine Vervierfachung der Kanaldotierung, aber nur eine Verdoppelung der Oxiddicke notwendig.
Je größer die Oxiddicke ist, desto geringer wird die notwen­ dige Dotierstoffdosis, um eine bestimmte Erhöhung der Ein­ satzspannung zu programmieren. Da zweckmäßigerweise das Gateoxid für die vertikalen und die planaren Transistoren in einem Schritt gebildet wird, kann man allerdings die Dicke des Gateoxids nicht beliebig erhöhen.
Der Kern dieser erfindungsgemäßen Ausführungsform liegt nun darin, daß das vertikale Gateoxid dicker als das planare Gateoxid wird, da die Hauptfläche in der <100<-Richtung und da die Grabenwände entlang einer geeigneten, von der <100<- Richtung verschiedenen Si-Kristallrichtung orientiert sind, nämlich hier entlang der <110<-Richtung. Der Effekt, der hier zum Tragen kommt, ist die kristallrichtungsspezifische, d. h. anisotrope, Oxidwachstumsrate von Silizium.
Bei der beschriebenen Ausführungsform kann daher die Dotier­ stoffdosis bei der Implantation um ca. 50% gesenkt werden, wobei die Dicke d2 doppelt so groß wie die Dicke d1 ist.
Obwohl die vorliegende Erfindung vorstehend anhand eines be­ vorzugten Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
Obwohl in bezug auf einen Festwertspeicher beschrieben, ist die vorliegende Erfindung auch auf entsprechende RAN-Speicher mit Bitleitungsgräben oder sonstige Halbleiterstrukturen an­ wendbar.
Auch muß das Oxid nicht, wie oben beschrieben, in einem Ofen­ prozeß aufgewachsen werden, sondern kann auch durch einen Plasmaprozeß erzeugt werden. Ohnehin ist auch die Verwendung eines anderen Gateisolators denkbar, der anisotrope Wachs­ tumseigenschaften auf dem verwendeten Halbleitersubstrat auf­ weist.
Weiterhin sind die beiden Richtungen nicht auf die angegebe­ nen Richtungen beschränkt, sondern können beliebige geeignete Richtungen sein.

Claims (9)

1. Halbleitervorrichtung mit:
einem ersten gategesteuerten MOS-Bauelement (100) mit einem ersten Gateisolator (150), der in eine erste Richtung orien­ tiert ist; und
einem zweiten gategesteuerten MOS-Bauelement (200) mit einem zweiten Gateisolator (250), der in eine zweite Richtung orientiert ist, die von der ersten Richtung verschieden ist;
wobei der erste und der zweite Gateisolator (150; 250) im gleichen Prozeßschritt gleichzeitig aufgewachsen worden sind; dadurch gekennzeichnet, daß
die erste und die zweite Richtung derart gewählt sind, daß die Dicke (d2) des zweiten Gateisolators (250) wesentlich größer ist als die Dicke (d1) des ersten Gateisolators (150).
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das erste gategesteuerte MOS-Bauelement (100) ein planarer MOS-Transi­ stor ist und daß das zweite gategesteuerte MOS-Bauelement (200) ein vertikaler MOS-Transistor ist.
3. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die erste Richtung die <100<-Richtung und die zweite Richtung vorzugs­ weise die <110<-Richtung ist.
4. Halbleitervorrichtung nach einem der vorhergehenden An­ sprüche 2 oder 3, dadurch gekennzeichnet, daß sie ein Teil einer Speichervorrichtung mit Bitleitungsgräben ist, wo­ bei der vertikale MOS-Transistor (200) an einer vertikalen Wand eines Bitleitungsgrabens (15) und der planare Transistor (100) in der Hauptfläche des Halbleitersubstrats (10) ange­ ordnet ist.
5. Verfahren zur Herstellung der Halbleitervorrichtung nach mindestens einem der vorhergehenden Ansprüche mit den Schrit­ ten:
Bilden der Leitungsgebiete (120, 140) und des Kanalgebiets (130) des ersten gategesteuerten MOS-Bauelements (100);
Bilden der Leitungsgebiete (220, 240) und des Kanalgebiets (230) des zweiten gategesteuerten MOS-Bauelements (200); und
gleichzeitiges Aufwachsen des ersten und zweiten Gateisola­ tors (150; 250).
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß vor dem Schritt des gleichzeitigen Aufwachsens des ersten und zweiten Gateisolators (150; 250) eine Aufdotierung des Kanalgebiets (230) des zweiten gategesteuerten MOS-Bauelements (200) vor­ zugsweise durch eine entsprechende Implantation oder Diffu­ sion durchgeführt wird.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Do­ tierstoffdosis bei der Aufdotierung und die Dicke (d2) des zweiten Gateisolators (250) zur Erzielung einer bestimmten Einsatzspannung des zweiten gategesteuerten MOS-Bauelements (200) aufeinander abgestimmt werden.
8. Verfahren nach Anspruch 5, 6 oder 7 dadurch gekennzeichnet, daß der erste und zweite Gateisolator (150; 250) ein Oxid sind und in einem Ofenprozeß aufgewachsen werden.
9. Verfahren nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß der erste und zweite Gateisolator (150; 250) ein Oxid sind und in einem Plasmaprozeß aufgewachsen werden.
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