DE2643948C2 - In einer Matrix angeordnete Speicher-FETs und Verfahren zu ihrer Herstellung - Google Patents
In einer Matrix angeordnete Speicher-FETs und Verfahren zu ihrer HerstellungInfo
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Description
Die Erfindung betrifft in einer Matrix angeordnete Speicher-FETs, die jeweils ein auf einem isolierenden
Träger angebrachtes Substrat aus einem Halbleitermaterial mit einem in elektrischer Hinsicht floatenden
Kanalbereich von einem ersten Leitungstyp und einer Source- und einer Drainzone vom entgegengesetzten
Leitungstyp, ein allseitig von einer Isolierschicht umgebenes und daher in elektrischer Hinsicht floatendes
Speichergate und ein von außen steuerbares, das Speichergate und den Kanal in seiner ganzen Länge
bedeckendes Steuergate aufweisen, wobei in der gleichen Matrixdimension, z. B. in einer Zeile, angebrachte
Steuergates an eine gemeinsame Steuerleitung angeschlossen sind. Solche Speicher-FETs sind bereits
durch eine Zusatzanmeldung DE-OS 25 05 821 in Verbindung mit der dazu gehörenden Hauptanmeldung
DE-OS 24 45 078 bekannt. Diese beiden Offenlegungsschriften entsprechen gemeinsam dem an: 21.8.1975
erteilten luxemburgischen Patent LU-PS 72 605.
Beim Betrieb dieser Speicher-FETs floatet das Potential des Substrats während des Löschens, um eine
Löschung, das heißt Entladung, des dort vorher negativ geladene Speichergate allein mittels des Fowler-Nordheim-Tunneleffektes
zu ermöglichen. Insbesondere gestattet das floatende Substrat auch, die Verlustwärme
beim Löschen besonders gering zu machen, wenn der Drain (oder die Source) — bei gleichzeitig floatender
Source (oder floatendem Drain) — als Entladebereich ausgenutzt wird, weil ein Verlust erzeugender Entiadebereich-Substrat-Avalanchedurchbruch
durch Floaten
■ti) des Substrats vermieden wird. Bei einer dazu überlagerten
Entladung mittels des Avalancheeffektes würden nämlich größere Ströme zwischen Entladebereich und
Substrat fließen, die zu hohen Verlustwärmen führen können. »Source« und »Drain« sind im folgenden
■»5 entsprechend der Source-Drain-Stromrichtung während
der Programmierung der FETs definiert.
Diese bekannten Speicher-FETs sind außerdem wiederholt elektrisch mittels Kanalinjektion program
mierbar und insbesondere mittels Fowler-Nordheim-
5<> Tunneleffekt wieder löschbar. Der einen Isolator
darstellende Träger gestattet gleichzeitig verschiedene Potentiale den verschiedenen FETs des Bausteins,
insbesondere einerseits den Speicher-FETs und andererseits den FETs der Randelektronik, zuzuführen. Es
handelt sich hier also um Speicher IETs, die in der sogenannten SOS-Technik, allgemeiner ausgedrückt in
der Silizium-auf-Isolator-Teehnik hergestellt sind, die
wiederholt elektrisch programmierbar und elektrisch löschbar sind und die aufgrund ihrer Silizium-auf-Isolator-Struktur
sogar gestatten. Spannungen verschiedener Polarität — und auch verschiedener Amplitude —
den verschiedenen Speicher-FETs zuzuführen.
Speicher-FETs in Silizium-auf-Isolator-Technik sind
für sich bereits z. B. durch DE-OS 24 45 077 bekannt. Als
t>5 Träger kann man verschiedene Isolatoren, z. B. Saphir
oder Spinell, verwenden. Über die für sich seit langem bekannte Silizium-auf-Isolator-Technik wird z.B. auch
in Electronics, 20 Febr. 1967, 171 -176 sowie 25. Sept.
1972, 113-116 und 12.6.1975, 115-120 berichtet
Danach werden solche FETs einzeln isoliert voneinander auf dem Träger angebracht, wobei ihre Kanalbereiche
floaten.
Es ist außerdem für sich bekannt, die Substrate von
Silizium-auf-Isolator-FETs dünner als 1 μΐη, ζ. Β. 0,5 μπι
dick, zu machen.
Es ist bereits bekannt, Isolationswannen, das heißt insbesondere eine oder auch mehrere, manchmal in
Sperrichtung zusätzlich vorgespannte pn-Übergänge, zur Isolation zwischen verschiedenen Halbleiterbereichen
zu verwenden. Solche als Isolator verwendeten, sperrenden pn-Obergänge haben bekanntlich mehrere
Nachteile. Oft benötigen sie bestimmte Vorspannungen. Ferner haben solche pn-Obergänge wegen ihrer relativ
großen Fläche eine beachtliche Eigenkapazität, welche in vielen Anwendungsfällen stört, insbesondere weil sie
die Arbeitsgeschwindigkeit der integrierten Transistoren verkleinern. Es ist für sich bekannt, daß die
Silizium-auf-Isolator-Technik häufig gestattet, eine ähnliche Isolationswirkung ohne die betreffenden
Nachteile der pn-Übergänge zu erreichen, vgl. Electronics, 25.9.1972, 114, linke Spalte »Why it's better« und
20.2.1967,171, »The growing complexity«.
Durch IEEE-ISSCC Febr. 1975, Seiten 110/111 ist bekannt, daß der Source-Drain-Durchgriffstrom
(punch-through-current), der nach jener Schwellspannung auftritt, bei der ein stärkerer Source-Drain-Strom
einsetzt, von dem Verhältnis Kanallänge einerseits zu Sourcedicke und Draindicke andererseits abhängt Zur 3d
Verminderung solcher Durchgriffströme ist es danaoh günstig, die Sourcedicke und Draindicke möglichst klein
gegen die Kanallänge zu machen.
Durch International Electron Device Meeting 1973, 160—163 ist bekannt, daß die Source-Drain-Durchbruchsspannung,
bei der sich ein FET mit kurzem Kanal wie ein bipolarer lateraler Transistor verhält und dabei
zerstört wird, umso höher ist, je kleiner die Sourcedicke und Draindicke im Vergleich zur Kanallänge ist.
Es ist bereits durch die deutschen Patente 26 36 350 und 26 36 802 vorgeschlagen, bei einem Speicher-FET
die Source-Drain Durchbruchsspannung möglichst groß zu machen und die Durchgriffströme möglichst
klein zu machen, indem die unmittelbar an den Kanalbereich angrenzenden Teile des Drain und der
Source mit Hilfe besonderer Übergangsbereiche zumindest dort möglichst dünn gemacht werden. Die
Speicher-FETs weisen jedoch sonst dort im übrigen keine ähnlich dünnen Bereiche auf. Diese Übergangsbereiche
erfordern besondere Herstellungsschritte. Der Aufbau dieser Speicher-FF.Ts ist also so kompliziert,
daß die Herstellung erschwert und die Ausschußrate bei der Herstellung damit erhöht ist. In diesen Anmeldungen
sind auch keine Beispiele von Speicher-FETs beschrieben, die auf einem Isolator als Träger
angebracht sind.
Durch die Offenlegungsschrifi DE-OS 24 45 030 ist
insbesondere für die Anwendung von Diffusionsverfahren, sowie z. B. durch Journal Appl. Phys. 47 (^pril 1976)
Nr. 4, 1716 bis 1718, insbesondere für die Anwendung
von Ionenimplantation bekannt, daß man das Gate eines FET, bzw. die Maske zur Herstellung dieses Gate des
FET, zur Freiätzung bzw. zur Dotierung von Source und Drain mit ausnutzen kann. Dadurch erreicht man eine
gute Justierung der Source und des Drain einerseits und f>5
der Kanten des betreffenden Gate andererseits, so daß die Herstellungstoleranzen zur Erzeugung der Source
und des Drain und damit auch die Ausschußquote entsprechend niedrig werden.
Die Aufgabe der Erfindung ist, bei den eingangs sowie im Oberbegriff des Hauptanspruches angegebenen
Speicher-FETs in ausgeprägter Weise gleichzeitig eine hohe Betriebssicherheit für den Anwender und eine
leichte Herstellbarkeit für den Hersteller zu erreichen.
Wegen der Betriebssicherheit sollen die Speicher-FETs eine besondere hohe Source-Drain-Durchbruchsspannung
und besonders kleine Durehgriffsströme aufweisen und daher selbst bei Anwendung kurzer
Kanäle, von z. B. 2,5 μπι Länge, noch relativ betriebssicher
sein im Vergleich zu den normalerweise üblichen, auf einem einen Halbleiter darstellenden Träger
angebrachten Speicher-FETs. Trotzdem soll der Aufbau des Speicher-FETs so unkompliziert sein, daß die
Herstellung in möglichst wenigen Herstellungsschritten mit relativ großen Justiertoleranzen bei entsprechend
kleinen Ausschußquoten möglich ist
Ausgehend von dem im Oberbegriff des Hauptanspruches genannten Speicher-FETs wird die Aufgabe
erfindungsgemäß durch die im Kennzeichen des Hauptanspruches angegebene Maßnahme gelöst.
Die Erfindung wurde insbesondere für wiederholt elektrisch programmierbare und elektrisch löschbare
Programmspeicher (REPROMs) eines Fernsprech-Vermittlungssystems
entwickelt; sie eignet sich darüber hinaus jedoch auch für andere Anwendungszwecke, z. B.
für Festwertspeicher in Kleinstrechnern.
Die Erfindung geht «on der Erkenntnis aus, daß die Source-Drain-Strecken von Silizium-auf-Isolator-FETs
selbst bei kurzer Kanallänge ein recht hohes Verhältnis zwischen Kanallänge einerseits und Draindicke und
Sourcedicke andererseits gestatten, falls diese Source-Drain-Strecken aus einer unmittelbar epitaktisch auf
dem isolierenden Träger angebrachten, weniger als 1 μπι, ζ. Β. 0,5 μπι, dicken Substratschicht hergestellt
sind. Speicher-FETs, die aus so dünnen Substratschichten hergestellt werden, weisen demnach nur kleine
Durehgriffsströme — also entsprechend geringe Verluste und Erwärmungen — sowie hohe Source-Drain-Durchbruchsspannungen
— also entsprechend hohe Sicherheit gegen Überlastungen — auf.
Ferner ist die Erwärmung des Speicher-FET während der Löschung besonders gering, da der Fowler-Nordheim-Tunneleffekt
zur Löschung ausnutzbar ist. Gerade Speicher-FETs in Silizium-auMsolator-Technik eignen
sich besonders gut zur Löschung mittels Fowler-Nordheim-Tunneleffektes,
weil alle diese Speicher-FETs normalerweise in elektrischer Hinsicht floatende Kanalbereiche
aufweisen — die einzelnen Speicher-FETs werden ja auf jeweils eigenen Substratschichtinseln
erzeugt, so daß die Kanalbereiche der verschiedenen Speicher-FETs nicht mehr über eine zusammenhängende
leitende Schicht miteinander verbunden sind.
Wie unten noch gezeigt wird, ist darüber hinaus die Herstellung der Speicher-FETs in besonders wenigen
Herstellungsschritten bei relativ hohen Justiertoleranzen der Masken möglich, und zwar auch falls der Kanal
zur weiteren Erhöhung der Betriebssicherheit gemäß einer Weiterbildung der Erfindung zweigeteilt hergestellt
wird. Eine solche Zweiteilung des Kanalbereiches ist bereits bekannt:
Zum Beispiel durch die Fig. 23-25 und deren Beschreibung in der bereits genannten LU-PS 72 605 ist
ein mittels des Fowler-Nordheim-Tunneleffektes löschbarer Speicher-FET bekannt, dessen Speichergate nur
einen ersten Teil des Kanalbereichs bedeckt. Dieser Speicher-FET weist keinen Isolator als Träger auf. Der
nicht vom Speichergate bedeckte, restliche zweite Teil des Kanalbereichs ist .nur vom Steuergate bedeckt,
wobei das Steuergate sowohl das Speichergate als auch diesen zweiten Teil des Kanalbereiches deckt. Durch
eine solche Zweiteilung des Kanalbereichs kann das Speichergate beim Löschen auch übermäßig gelöscht
werden, das heißt es kann eine übermäßige Entladung zugelassen werden. Die übermäßige Entladung unterscheidet
sich von der normalen Entladung dadurch, daß bei normaler Entladung das Potential des Speichergate
angenähert gleich groß ist wie das Drainpotential, falls das Drainpotential gleich groß wie das Sourcepotential
und Steuergatepotential ist; bei einer übermäßigen Entladung ist hingegen das Speichergatepotential unter
den gleichen Betriebsbedingungen stark abweichend vom Drainpotential und hat eine Polarität, die
entgegengesetzt jener Polarität ist, die das Speichergate während der vorhergehenden Aufladung, also Programmierung,
aufwies. Ein im programmierten Zustand negativ aufgeladenes Speichergate weist also nach einer
übermäßigen Entladung ein positives Poential auf.
Eine übermäßige Entladung könnte an sich insbesondere dann stören, falls der betreffende Speicher-FET
zwei normalerweise nichtleitende Zustände (two-normally-off-states)
aufweist, nämlich den soeben noch sperrenden Zustand bei normal entladenem Speichergate
und einen übermäßig sperrenden Zustand bei programmiertem, das heißt aufgeladenen Speichergate,
vgl. die angegebene LU-PS 72 605. Dadurch, daß eine solche Zweiteilung des Kanals vorgesehen ist, wird
verhindert, daß durch übermäßige Entladung ein leitender Zustand des gesamten Kanals auftritt, selbst
falls eine normale Entladung, also ein soeben noch sperrender Zustand durch die Löschung beabsichtigt
war. Trotz übermäßiger Löschung ist also ein two-normally-off-Betrieb möglich. Speicher-FETs, welche
normalerweise in zwei sperrenden Zuständen betrieben werden, sind auch in der US-PS 37 28 695 in
den Erläuterungen zu F i g. 3 angegeben. Über eine Zweiteilung des Kanalbereichs und über die Vorteile
einer solchen Zweiteilung ist jedoch dort nichts angegeben. Außerdem ist in den zuletzt genannten
beiden Druckschriften nicht angegeben, daß die Speicher-FETs in Silizium-auf-Isolator-Technik hergestellt
wären.
Insbesondere in den bereits genannten älteren deutschen Patenten 26 36 350 und 26 36 802 sind auch
Herstellungsverfahren für zwei Kanalbereichsteile aufweisende Speicher-FETs angegeben. Zur Herstellung
des nur einen ersten Teil des Kanalbereichs bedeckenden Speichergate sind mehrere Herstellungsschritte vorgeschlagen. Danach soll das Speichergate
zunächst zu groß hergestellt -weiden, so daß zunächst
eine an sich zu große Halbleiterschicht den gesamten Kanalbereich bedeckt. Erst nachdem die an den
Kanalbereich unmittelbar angrenzenden Teile von Drain und Source, z. B. durch Ionenimplantation,
hergestellt sind, wird in einem weiteren Herstellungsschritt durch Wegätziing das nur noch den ersten
Kanalbereichteil bedeckende Speichergate endgültig aus der Halbleiterschicht geformt.
Die Erfindung und deren Weiterbildungen wird anhand der in den Fi g. 1 bis 4 gezeigten Beispiele näher
erläutert, wobei
F i g. 1 die Schnittfläche bei einem Schnitt in der in
F i g. 2 angedeuteten Ebene senkrecht zur Oberfläche eines Bausteines mit erfindungsgemäß aufgebauten
Speicher-FETs und
Fig.2 das gleiche Bausteinausführungsbeispiel in der
Draufsicht zeigen und die
F i g. 3 und 4 Details der F i g. 2 darstellen und nur zur Erleichterung der Erklärung von F i g. 2 dienen.
Der in Fig.2 in der Draufsicht gezeigte Baustein enthält in einer Matrix angeordnete Speicher-FETs. Der Übersichtlichkeit wegen sind hier jedoch nur drei Speicher-FETs gezeigt, vgl. den in Fig.3 gezeigten Auszug aus F i g. 2. Durch die Umrißlinien ist in F i g. 2
Der in Fig.2 in der Draufsicht gezeigte Baustein enthält in einer Matrix angeordnete Speicher-FETs. Der Übersichtlichkeit wegen sind hier jedoch nur drei Speicher-FETs gezeigt, vgl. den in Fig.3 gezeigten Auszug aus F i g. 2. Durch die Umrißlinien ist in F i g. 2
angedeutet, daß der Übersichtlichkeit wegen in Fig. 2
nur ein Ausschnitt des Bausteins gezeigt ist.
Die einzelnen Speicher-FETs enthalten jeweils ein in elektrischer Hinsicht floatendes, durch die Kanalbereiche
K=-K 2'/K i/K 2" gebildetes Substrat aus einem
Halbleiter vom ersten Leitfähigkeitstyp, vgl Fig. 1 und 2. Hier wurde angenommen, daß es sich um n-Kanal-enhancement-Speicher-FETs
handelt, die also einen p-dotierten Kanalbereich K=K2"/K \/K2" aufweisen
und die außerdem mittels Kanalinjektion programmierbar sind.
Die Speicher-FETs weisen jeweils noch von außen steuerbare Steuergates C 2 bzw. G 2' ».uf, wobei das
Steuergate C 2, vgl. F i g. 1 und 2, jeweils den gesamten Kanalbereich K^K2'/K l/K 2" bedeckt. Alle Steuergates
der gleichen Matrixdimension, also z. B. in der gleichen Zeile der Matrix, sind gemeinsam durch eine
zusammenhängende, leitende Steuergateschiene G 2' gebildet, vgl. F i g. 2. Diese Steuergateschiene C 2'
bedeckt also — abgesehen von den Sourcen, den Drains und von sonstigen äußeren Verbindungen — die
Speichergates der verschiedenen Speicher-FETs der gleichen Matrixdimension.
Das Steuergate G 2, also auch die Steuergateschiene G 2', wirkt kapazitiv auf das jeweils zwischen dem
Steuergate und dem Kanalbereich angebrachte, allseitig von einer Isolierschicht Isi/Is2, z.B. aus SiO2,
umgebene Speichergale Gi, vgl. Fig. 1. Da in Fig. 2
die gezeigten Beispiele von einzelnen Speichergates G 1, die hier mit später erläuterten zusätzlichen Lappen
L aus einer gemeinsamen leitenden Schicht hergestellt sind, zunächst schwer erkennbar sind, wurde in F i g. 4
die Lage der Speichergates G 1 der drei in F i g. 2 gezeigten Speicher-FETs verdeutlicht. Diese Speichergates
G 1 steuern durch Influenz den Leitungszustand des unter dem betreffenden Speichergate angebrachten
ersten Kanalbereiches Ki — allerdings nicht den
restlichen, hier aus zwei Abschnitten bestehenden zweiten Teil des Kanalbereichs K 2'/K 2". Der zweite
Teil des Kanalbereichs K 2'/K 2" wird nur vom Steuergate G 2. das heißt also von der Steuergateschiene
G 2· bedeckt. Der Kanalbereich K 2VK i/K 2" wird also teilweise vom Speichergate G1, teilweise aber
direkt vorn Steuergate G 2 gesteuert
Die den Drain D, den Kanalbereich K 2'/Ki/K 2"
und die Source S enthaltende Substratschicht ist unmittelbar epitaktisch auf dem Träger Saph angebracht
Dieser Träger wird durch einen Isolator, z. B. durch Saphir, gebildet Es handelt sich hier also um in
Silizi.im-auf-Isolaior-Technik hergestellte Speicher-
w) FETs. Die in Fig. 1 erkennbare Substratschicht D/K/S
ist dünner als 1 pm, z. B. 0,5 bis 0,7 um. So dünne Substratschichten haben den Vorteil, daß die Dicke der
Source 5 und des Drain D, vgl. Fig. 1, klein ist im Verhältnis zur Länge des Kanals K=KVKi/K2".
f>5 Wenn man die Länge des Kanals K z. B. 4 um wählt
dann ist das Verhältnis von Kanallänge zur Draindicke bzw. zur Source-Dicke z. B. etwa 1:8, so daß
vorteilhafterweise der Durchgriffstrom sehr klein und
die Source-Drain-Durchbruchsspannung beachtlich groß ist, trotz der hier besonders kleinen Kanallänge.
Das Speichergate G1 ist, wie später noch detaillierter
erläutert wird, mittels des Fowler-Nordheim-Tunneleffektes umladbar, das heißt aufladbar oder löschbar. Um
das Speichergate umzuladen, wird eine Spannung zwischen dem Steuergate G 2 einerseits und zumindest
einem der beiden Anschlußbereiche S oder D andererseits in für sich bekannter Weise angelegt, vgl.
z. B. Journal Appl. Phys., Band 40,1969, S. 278 - 283. ι ο
Die Umladung des Speichergate G1 in entgegengesetzte
Richtung — das heißt die Aufladung, falls mittels Fowler-Nordheim-Tunneleffekt entladen wird; oder die
Entladung, falls mittels Fowler-Nordheim-Tunneleffekt aufgeladen wird — kann z.B. mit der Hilfe des
Avalanche-Effektes oder z. B. mit Hilfe der Kanalinjektion in jeweils für sich bekannter Weise erfolgen.
Bei dem in F i g. 2 gezeigten Beispiel weisen die dem Drain nahen Kanalbereiche unter dem Speichergate
G1 jeweils Verengungen V auf, also Kanalinhomogenitäten,
welche bekanntlich die Anwendung der Kanalinjektion erleichtern, vgl. die DE-OS 24 45 079, welche
ebenfalls mit dem bereits genannten luxemburgischen Patent 72 605 korrespondiert. Die Kanalinjektion eignet
sich wegen der derzeit häufig bevorzugten SiCb-Isolierschichten
insbesondere dazu, Elektronen im Kanalbereich K 1 so aufzuheizen, daß sie diesen Kanalbereich
K 1 verlassen, die Isolierschicht Is 1 durchdringen und
das Speichergate G 1 umladen können. Die Kanalinjektion eignet sich also insbesondere, um ein vorher
ungeladenes Speichergate G1 negativ aufzuladen oder
um ein vorher positiv aufgeladenes Speichergate G1 zu
entladen. Falls man in dieser Weise mit Hilfe der Kanalinjektion das Speichergate umlädt, kann mit Hilfe
des Fowler-Nordheim-Tunneleffektes das nun entladene Speichergate wieder positiv aufgeladen werden,
indem mit Hilfe des Fowler-Nordheim-Tunneleffektes Speichergateelektronen zu einem Umladebereich, z. B.
zur Source S hin, abfließen — oder das nun negativ geladene Speichergate wieder entladen werden, wieder
indem mit Hilfe des Fowler-Nordheim-Tunneleffektes Speichergateelektronen zu einem solchen Umladebereich,
z. B. zu Source Shin, abfließen.
Der zur Umladung, das heißt Aufladung oder Entladung, des Speichergate G 1 eventuell ausgenutzte
Avalanche-Effekt kann z. B. durch einen Durchbruch zwischen Drain D und Kanalbereich K erzeugt werden,
indem man die entsprechenden Spannungen zwischen Drain D und Source S anlegt — der pn-übergang
zwischen Source S und Kanal K ist dann nämlich durchlässig. Falls man diesen drainseitigen Avalanche-Effekt
ausnutzt, also zur Aufheizung von die Umladung des Speichergate G 1 bewirkenden Ladungen ausnutzt
dann muß allerdings das Speichergate Gl- anders als
in F i g. 1 und 2 gezeigt ist bis ganz nahe an den Drain D heranreichen. Es soll also möglichst kein Abschnitt K 2'
oder nur ein vernachlässigbar kleiner Abschnitt K 2' des
zweiten Kanalbereichteils zwischen dem Drain D und dem vom Speichergate gesteuerten ersten Kanalbereich
liegen. Ist der Abschnitt K 2' vernachlässigbar klein oder nicht vorhanden, dann können mit Hilfe des
Avalanche-Effektes sowohl aufgeheizte Löcher als auch aufgeheizte Elektronen zur Umladung des Speichergate
G1 ausgenutzt werden, je nachdem ob ein η-Kanal oder
ein p-Kanal vorgesehen ist Legt man ein entsprechend positives Potential an das Steuergate G 2, dann werden
Elektronen vom durchbrechenden pn-Obergang zum Speichergate G1 gesaugt Auf diese Weise kann man
also ein vorher positiv aufgeladenes Speichergate G 1 entladen oder ein vorher entladenes Speichergate G 1
negativ aufladen. — Legt man hingegen ein entsprechend negatives Potential an das Steuergate G 2, dann
werden Löcher vom durchbrechenden pn-übergang zum Speichergate G 1 gesaugt. Auf diese Weise kann
man also ein vorher negativ aufgeladenes Speichergate G1 entladen oder ein vorher entladenes Speichergate
G1 positiv aufladen.
Der Avaianche-Effekt ist also bei Verwendung von SiO2 als Isolierschicht Is 1 im allgemeinen vielseitiger als
die Kanalinjektion verwendbar. Die Kanalinjektion hat jedoch im Vergleich mit dem Avalanche-Effekt den
Vorteil, daß — jedenfalls bei Kanallängen unter 8 μΐη —
deutlich niedrigere Source-Drain-Spannungen zu Umladung des Speichergate G 1 notwendig sind.
Den Fowler-Nordheim-Tunneleffekt kann man auch dazu verwenden, Elektronen vom Umladebereich, z. B.
von der Source 5, durch die Isolierschicht Is 1 zum Speichergate Gi zu saugen, indem Spannungen
entsprechender Polarität zwischen dem betreffenden Umladebereich und dem Steuergate G 2 angelegt
werden. Unabhängig davon, ob der Avalanche-Effekt, wie beschrieben, zur Umladung mittels Löcher oder zur
Umladung mittels Elektronen ausgenutzt wird, kann man den Fowler-Nordheim-Tunneleffekt zur Umladung
in entgegengesetzter Richtung ausnutzen, indem man mittels des Fowler-Nordheim-Tunneleffektes Elektronen
vom Umladebereich zum Speichergate hin saugt oder vom Speichergate weg zum Umladebereich hin
saugt. Es ist dazu jeweils die saugende Spannung zwischen dem Umladebereich und dem Steuergate mit
der das Saugen bewirkenden Polarität anzulegen.
Falls der Fowler-Nordheim-Tunneleffekt dazu ausgenutzt werden soll, um Elektronen vom Umladebereich
zum Speichergate zu saugen, dann sollte der betreffende Umladebereich, z. B. die Source 5, bevorzugt n-dotiert
sein. Das Speichergate G 1 kann dann jedoch beliebig, also n- oder p-dotiert sein.
Falls hingegen Elektronen vom Speichergate zum Umladebereich mit Hilfe des Fowler-Nordheim-Tunneleffektes
gesaugt werden sollen, dann sollte das Speichergate bevorzugt η-dotiert sein. Der betreffende
Umladebereich, zu dem hin die Elektronen gesaugt werden, kann dann jedoch beliebig, also n- oder
p-dotiert sein.
Als Umladebereich eignet sich bei Ausnutzung des Fowler-Nordheim-Tunneleffektes nicht nur die Source
S und der Drain D, sondern oft auch der Kanalbereich K — und zwar selbst dann, wenn dieser Kanalbereich K
p-dotiert ist Falls der an sich floatende Kanalbereich K als Umladebereich ausgenutzt werden soll, kann ein
solches Potential an den Drain oder an die Source angelegt werden, daß der Kanalbereich K zumindest
zum betreffenden Drain und/oder Source hin einen durchlässigen pn-0bergang aufweist so daß über diesen
pn-Obergang die das Speichergate G1 umladenden
Fowler-Nordheim-Tunneleffektströme fließen können. Bei dem gezeigten Baustein bedeckt das Speichergate
jeweils nur einen ersten Teil K\ des Kanals K. Der Fowler-Nordheim-Tunneleffekt kann also zur Umladung
über den Kanalbereich K als Umladebereich ausgenutzt werden, falls zwischen dem Kanalbereich
K 1 über den betreffenden (durchlässigen) pn-Übergang eine leitende Verbindung zum betreffenden Anschlußbereich
5 und/oder D besteht Das setzt voraus, daß zumindest entweder der Abschnitt K 2' oder der
Abschnitt K 2" entweder nicht vorhanden ist oder
während dieser Umladung in seinem leitenden Zustand ist. Dies ist oft der Fall.
Falls dies jedoch nicht der Fall sein sollte, dann müssen zusätzliche, besondere Maßnahmen getroffen
werden. Ein Beispiel für solche zusätzliche Maßnahmen, falls z. B. sowohl K 2' als auch K 2" nicht verschwindend
klein sind, stellt die Anbringung eines leitenden Lappens L an jedem Speichergate dar, vgl. Fig.2 und 4, wobei
dieser Lappen L leitend mit dem Speichergate G1
verbunden ist. Der Lappen L grenzt hier an die Source S bzw. an die die Sourcen S verschiedener Speicher-FETs
miteinander verbindende Spaltenleitung S' an. Der Lappen sollte zur Vermeidung eines zum zweiten
Kanalbereichtei! K 2" parallelen, parasitären Kanals den zweiten Kanalteil, hier K 2", nicht bedecken, da
dieser parasitäre Kanal den zweiten Kanalteil K 2" oft unerwünscht überbrücken könnte. Da der Lappen L
leitend mit dem Speichergate G1 verbunden ist, kann
der Fowler-Nordheim-Tunneleffekt nun zur Umladung des Speichergate über den Lappen L und die Source S
bzw. Spaltenleitung S' dienen. In diesem Fall stellt also die Source 5 bzw. die Spaltenleitung S" den Umladebereich
dar, über den die Fowler-Nordheim-Tunneleffektumladung des Speichergate erfolgt.
Den betreffenden Lappen L kann man, statt ihn an die Source 5 bzw. Spaltenleitung 5' angrenzen zu lassen,
auch an den Drain D angrenzen lassen, so daß dann die Umladung des Speichergate über den Lappen und über
yen Drain DaIs Umladebereich erfolgen kann.
Die Ausnutzung der Source 5 — oder des Drain D —
als Umladebereich ist ohne Anbringung eines Lappens L möglich, falls das Speichergate unmittelbar an den
betreffenden Umladebereich angrenzt, das heißt falls der Abschnitt K 2" — oder der Abschnitt K 2' -verschwindend
klein oder nicht vorhanden ist. In diesem Fall kann z. B. der Fowler-Nordheim-Tunneleffekt
unmittelbar zwischen den benachbarten Kanten des betreffenden Umladebereichs einerseits und des
Speichergate G1 andererseits ausgenutzt werden.
Grundsätzlich kann der Speicher-FET einen p-Kanal oder auch einen η-Kanal aufweisen. Verwendet man
einen p-Kanal, dann kann man zur Programmierung des Speicher-FET, das heißt zur Aufladung seines Speichergate
G 1, insbesondere das schon vielfach verwendete SAMOS-Prinzip ausnutzen, vgl. auch DE-OS 21 29 181.
Falls man hingegen einen η-Kanal anbringt, kann man insbesondere die nur relativ geringe Betriebsspannungen
benötigende Kanalinjektion zur Umladung des Speichergate in der einen Richtung und den Fowler-Nordheim-Tunneleffekt
zur Umladung in der entgegengesetzten Richtung ausnutzen, vgl. die bereits zitierte
DE-OS 25 05 821.
Falls die betreffende Matrix auf dem Baustein eine Speichermatrix dar; teilt, die pro Speicherzelle jeweils
nur den Speicher-FET enthält, dann ist es günstig, den Speicher-FET jeweils im two-normally-off-Betrieb, also
so zu betreiben, daß er einerseits im programmierten Zustand, das heißt bei aufgeladenem Speichergate, den
Kanalbereich K1 übermäßig sperrt und andererseits im
gelöschten Zustand, das heißt bei normal entladenem oder bei übermäßig entladenem Speichergate, der
Kanal K immer noch nichtleitend ist, falls nicht ein entsprechendes, positives Lesepotential dem Steuergate
Gi bzw. der Steuergateschiene G2' zugeführt wird.
Grundsätzlich ist ein solcher two-normally-off-Betrieb bei einem n-Kanal-Speicher-FET und auch bei einem
p-Kanal-Speicher-FET durchführbar. Bei einem p-Kanal-Speicher-FET
hat man, z. B. mittels Fowler-Nordheim-Tunneleffekt, das Speichergate Gi beim Pro-~
grammieren positiv aufzuladen und, z.B. mittels. Avalanche-Effeiet oder Fowler-Nordheim-Tunneleffekr,
beim Löschen zu entladen. Bei einem n-Kanal-Speicher-FET hat man, z. B. mittels Kanalinjektion oder
Fowler-Nordheim-Tunneleffekt, das Speichergate Gt beim Programmieren negativ aufzuladen und, z. B.
mittels Avalanche-Effekt oder Fowler-Nordheim-Tunneleffekt, beim Löschen zu entladen.
ίο Grundsätzlich ist es sogar möglich, unabhängig vom
Kanaltyp das Speichergate Gl mittels des Fowler-Nordheim-Tunneleffektes sowohl aufzuladen als auch
zu entladen — wobei sowohl eine positive als auch eine negative Aufladung des Speichergate grundsätzlich
zulässig ist. Die zur Umladung angelegten Spannungen müssen daher zur Aufladung die eine Polarität und zur
Entladung die entgegengesetzte Polarität aufweisen. Die Anwendung des Avalanche-Effektes oder der
Kanalinjektion für eine dieser beiden Umladungen ist jedoch häufig dann empfehlenswert, falls nur wenige
Speicher-FETs des Bausteins gleichzeitig umzuladen sind, so daß die Aufheizung des Bausteins bzw. seiner
Speicher-FETs relativ gering ist. Die Kanalinjektion und oft auch der Avalanche-Effekt gestatten nämlich häufig
eine relativ kurze Umladungsdauer. Die Anwendung des Fowler-Nordheim-Tunneleffektes empfiehlt sich
aber insbesondere dann, falls viele Speicher-FETs gleichzeitig umgeladen werden sollen — falls also z. B.
sämtliche Speicher-FETs gleichzeitig entladen werden sollen, weil bei diesem Effekt nur relativ kleine
Verlustwärmemengen entstehen.
Auf dem gleichen Baustein kann auch noch die Randelektronik der Matrix angebracht werden, und
zwar z. B. wieder in Silizium-auf-Isolator-Technik.
Die Herstellung des Speicher-FET in dem erfindungsgemäßen
Baustein ist besonders einfach, da dazu nur wenige Herstellungsschritte bei im allgemeinen relativ
großen Justiertoleranzen erforderlich sind, obwohl der Kanal K dabei kurz gemacht werden kann:
Auf dem Isolator Saph, z. B. auf Saphir, wird diejenige Substratschicht epitaktisch aufgebracht, aus welcher
später die Drains D, die Kanalbereiche K und die Sourcen 5 — sowie evtl. nicht zu den Speicher-FETs
gehörende sonstige Bausteinteile, z. B. die Spaltenleitung 5' — gebildet werden soll, vgl. Fig.3. Die
Substratschicht soll dünner als 1 μπι sein, z. B.
0,5 - 0,7 μπι dick, vgl. F i g. 1.
Durch Freiätzung erzeugt man dann die Form der Drains D, der Kanalbereiche K, der Sourcen 5 — und
so evtl. der zusätzlichen Bausteinteile, hier S'— vgl. F i g. 3,
indem man alle übrigen Substratbereichteile wieder wegätzt Durch die gleiche Ätzung können bereits die in
F i g. 3 und 2 erkennbaren Verengungen V der Kanalbereiche hergestellt werden, falls solche Verengungen
Worgesehen sind.
Die so geformten Substratbereiche kann man nun dotieren; man kann dazu z. B. eine p-Dotierung
anbringen, falls die Speicher-FETs η-Kanäle aufweisen sollen. Man kann jedoch die so geformten Substratbereiche
auch η-dotieren, falls die Speicher-FETs p-Kanä-Ie aufweisen sollen. Durch diese Dotierung erzeugt man
nämlich die später in den Kanalbereichen vorhandene Dotierung — die Dotierungen der Drains, der Sourcen
und der sonstigen Bausteinteile, hier 5' kann man während der späteren Herstellungsschritte herstellen,
worauf noch später eingegangen wird.
Auf die vorläufig einheitlich dotierten, geformten Substratbereiche kann man dann die in F i ε. 1 eezeiste
Isolierschicht lsi aufwachsen lassen, welche später
insbesondere zwischen den Speichergates G1 und den Kanalbereichen /fliegen soll.
Auf die Isolierschicht Is 1 läßt man dann jene Schicht aufwachsen, aus welcher später die Speichergates G1
der Speicher-FETs hergestellt werden sollen. Diese Schicht kann z. B. durch mittels Diffusion dotiertes,
polykristallines Silizium gebildet werden. Durch anschließendes Wegätzen aller übrigen Schichtbereiche
kann man die Speichergates G\ formen — im vorliegenden Beispiel zusammen mit den leitenden
Lappen L —, wobei z. B. die in F i g. 4 gezeigten Formen und die in Fig.2 gezeigten Positionen über den
Kanalbereichen K gewählt werden. Falls Lappen L angebracht sind, sollten diese Lappen, wie in Fig. 2
gezeigt ist, möglichst die später die Substratbereiche, die später die Umladebereiehe bilden, also z. B. die
Sourcen S und/oder z. B. die dort gezeigte, mit den Sourcen verbundene Spaltenleitung S', zumindest
geringfügig überlappen. Durch diese Überlappung kann nämlich die Justiertoleranz für die Formung und
Positionierung der Speichergates G 1 und der Lappen L größer gewählt werden, als wenn man eine Angrenzung
der Lappen L an die Umladebereiche erreichen will. Bei dem in den Figuren gezeigten Beispiel ist außerdem oft
günstig, die Länge des Abschnitts K 2' des zweiten Kanalteils nicht zu klein zu wählen, um höhere
Justiertoleranzen zulassen zu können, wenngleich dadurch die Source-Drain-Programmierspannung ansteigt.
Weiter unten wird jedoch noch darauf eingegangen, wie man enge Justiertoleranzen zum Teil
vermeiden kann, selbst wenn man die Länge des Abschnitts K 2' absichtlich verschwindend klein macht.
Auf die Speichergates Gi- sowie, falls vorhanden,
auf die Lappen L, iäßt man dann die Isolierschicht Is 2,
vgl. F i g. 2, aufwachsen, welche später insbesondere die ■Steuergateschiene G T von den Speichergate Glggfs.
auch von den Lappen L — trennen soll. Die Dicke der Isolierschicht Is 1 wählt man z. B. zwischen 45 bis
70 nm, und die Dicke der Isolierschicht Is 2 z. B. 120 nm.
Je dünner die Isolierschicht Is 2 im Vergleich zur Isolierschicht Is 1 ist, um so stärker ist die kapazitive
Kopplung zwischen der Steuergateschiene G 2' und den Speichergates Gl im Vergleich zur kapazitiven
Kopplung insbesondere zwischen den Steuergates G1 und den ersten Teilen K1 der Kanalbereiche K-, — und
um so niedrigere Spannungen braucht man zum Betrieb der Speicher-FETs. Die Isolierschicht Is 2 dicker (z. B.
100nm) als die Isolierschicht lsi (z.B. 45 nm) zu
machen, gestattet jedoch, parasitäre Umladungen über so die Isolierschicht Is 2 zu vermeiden, sowie häufig die
Herstellung des Bausteins zu vereinfachen: z. B. kann die isolierschicht /s? Euch ini Bereich der Randelektronik
des Bausteins hergestellt werden und dort — als relativ dicke Isolierschicht — zur Isolierung der Gates
der dortigen FETs von deren Kanalbereichen dienen. Die oft erwünschte Vergrößerung der kapazitiven
Kopplung zwischen der Steuergateschiene G 2' und Speichergates G1 kann auch durch Vergrößern der sich
überlappenden Flächen dieser beiden Teile erreicht werden; insbesondere kann man die Fläche der
leitenden Schicht zwischen dem Lappen L und dem Speichergate Gl hierzu möglichst groß machen, VgL
Fig.2und4.
Auf die Isolierschicht Is2 bringt man anschließend diejenige Schicht auf, aus welcher später die Steuergateschiene
G 2' hergestellt werden solL Diese Schicht kann z. B. duich polykristallines Silizium gebildet werden.
Durch anschließendes Wegätzen der übrigen Schichtteile kann man schließlich aus dieser Schicht die
Steuergateschiene G 2' formen. Ihre Breite kann vorteilhafterweise gleich groß wie die Länge des
Kanalbereiches K sein, z. B. 4 μίτι. Um die Leitfähigkeit
der Steuergateschiene G 2' zu erzeugen, kann man sie aus polykristallinem Silizium herstellen und zusätzlich
dotieren.
Eine besonders vorteilhafte Weise, die Dotierung der Steuergateschiene G 2' herzustellen, wird durch Ionenimplantation
ermöglicht. Man kann nämlich nach der Formung der Steuergateschiene G 2' durch Ionenimplantation
mit entsprechend hohen Ionen-Beschleunigungsspannungen gleichzeitig sowohl die Steuergateschiene
G 2' dotieren, als auch die Dotierung der Sourcen 5 und Drains D, und zwar durch die
isolierschichien lsi/Is2 hindurch, herstellen. Hierbei
dotiert man die Steuergateschiene G 2' mit der gleichen Ionenart, z. B. mit Bor oder mit Phosphor, mit welcher
man auch die Drains und die Sourcen dotieren will. Die Ionenimplantation in die Sourcen und in die Drains
erfolgt also durch die Isolierschichten Is i/Is2 hindruch.
Falls die Speichei-FETs η-Kanäle aufweisen sollen, implantiert man Donatoren, z. B. also Phosphorionen.
Diese Herstellungsweise der Dotierung der Sourcen, der Drains und der Steuergateschiene G 2 hat zusätzlich
den Vorteil, daß die pn· Obergänge zwischen den Drains
und Kanalbereichen sowie zwischen den Sourcen und Kanalbereichen jeweils durch die Umrißlinien der
Steuergateschiene G 2' festgelegt werden. Es handelt sich hier also um eine selbstjustierende Herstellungsweise
der Drains und der Sourcen, wodurch die Toleranzen der hergestellten Speicher-FETs entsprechend
klein sind, obwohl die Justiertoleranzen der für die Formung der Steuergateschiene benötigten Masken
relativ groß bleiben können.
Es ist jedoch auch möglich, mit Hilfe der gleichen Maske, nämlich mit jener, mit der man die Steuergateschiene
G2' formte, die Isolierschichten Isi/Is2 über
jenen, später die Drains und Sourcen bildenden .Substratbereichen wegzuätzen, um mit Hilfe einer
anschließenden Diffusion die Drains und die Sourcen sowie die Dotierung der Steuergateschiene G 2'
herzustellen.
Die verschiedenen gezeigten Möglichkeiten der Herstellung des in den Figuren gezeigten Ausführungsbeispiels sind alle relativ wenig aufwendig, so daß der
Baustein entsprechend einfach hergestellt werden kann. Insbesondere ist für die Dotierung der Sourcen und
Drains mittels Ionenimplantation nicht notwendig, zunächst nicht durch die den ersten Kanalbereichteil
K 1 bedeckenden Speichergates G1, sondern größere, jeweils die gesamten Kanalbereiche K bedeckende, die
später geformten Speichergates Gl nur enthaltende Halbleiterschichten herzustellen und mittels dieser
größeren Halbleiterschichten als Maske zu implantieren, wie früher bereits vorgeschlagen wurde, vgl.
P 26 36 350 und P 26 36 802. Dadurch, daß man nämlich die Dotierung der Sourcen und Drains und der evtL
damit zusammenhängenden sonstigen Bausteinteile nicht schon nach der Herstellung dieser jeweils die
ganzen Kanalbereiche bedeckenden größeren Halbleiterschichten herstellt, sondern dadurch, daß man die
Dotierung der Drains und Sourcen erst nach der Formung der Steuergateschiene G 2' herstellt, kann
man auf die vorübergehende Herstellung der jeweils den ganzen Kanalbereich bedeckenden größeren
Halbleiterschichten verzichten. Statt dessen kann man
nämlich sofort — und nicht erst später aus der betreffenden größeren Hiibleiterschicht — das
Speichergate G1 und zusätzlich den evd. angebrachten
Lappen L formen uud die Dotierung der Sourcen und
Drains erst nach der Formung der Steuergateschiene SZ'herstellen. Der Baustein ist also auch hinsichtlich der
■Speichergates G1 besonders einfach herstellbar.
Falls die Speichergates G1 direkt an die Hauptstrekken-Anschlußbereiche,
also direkt an die Drains D oder an die Sourcen S, angrenzen sollen — das heißt wenn
entweder die Abschnitte K 2' oder die Abschnitte K 2" nicht vorhanden sein sollen — wobei die betreffenden
Anschlußbereiche evti. auch als Umladebereiche dienen sollen, dann kann man trotzdem den Baustein mit
wenigen Herstellungsschritten bei hohen zulässigen Justiertoleranzen herstellen:
In diesem Falle formt man die Speichergates G 1 nicht sofort auf ihre endgültige Größe, sondern man
formt die betreffenden Halbleiterschichten zunächst so, daß sie jene Hauptstreckenanschlußbereiche D oder S
zunächst mindestens teilweise bedecken, an die die Speichergates G1 später direkt angrenzen sollen. Falls
also die Abschnitte K 2' nicht vorhanden sein sollen, dann formt man die jeweils das Speichergate Gi
bildenden Halbleiterschichten zwar an jenen Kanten, welche an die Abschnitte K 2" angrenzen, in für die
Speichergates G1 endgültigen Weise, — jedoch an
jenen Kanten, welche an die Anschlußbereiche D angrenzen sollen, erst später, indem man zunächst diese
Halbleiterschichten dort größer als endgültig bei den Speichergates gewünscht macht — die betreffenden
Kanten der Speichergates G\ sollen in diesem Falle also, vgl. F i g. 2, z. B. jeweils bis zur Mitte über die
betreffenden, erst später hergestellten Anschlußbereiche D reichen. Anschließend stellt man über diesen
Halbleiterschichten die Isolierschicht Is 2 und die Steuergateschiene G 2', z. B. wie oben beschrieben, her.
Nach der Formung der Steuergäteschiene G2' ätzt man mit Hilfe der gleichen Maske, mit welcher man die
Steuergateschiene G 2' formte, insbesondere jeweils über den später die Drains D und Sourcen S bildenden
Substratbereichen die Isolierschicht Is2 und /si sowie
jene Teile der Halbleiterschichten weg, weiche die späteren Anschlußbereiche Soder Din störender Weise
bedecken würden. Nach dieser Freiätzung jener Teile des Substratbereiches, welche später die Sourcen und
Drains bilden sollen, können mit Hilfe einer Diffusion die Sourcen und Drains hergestellt werden. Weil die
Freiätzung der nun die Sourcen und Drains bildenden Substratbereiche sowie die endgültige Formung der
Speichergates mit Hilfe der gleichen Maske erfolgte, mit der die Steuergateschiene G 2' geformt wurde, werden
auch die Sourcen, Drains und Speichergates in selbstjustierender Weise hergestellt, indem die Grenzen
dieser Bereiche zu den Kanalbereichen hin durch die Umrisse der Steuergates G 2 bzw. der Steuergateschiene
G 2' bestimmt sind. Es handelt sich hier also um ein seibstjustierendes Herstellungsverfahren für die endgültige
Form der Speichergates sowie der Sourcen S und Drains D.
In der gleichen Weise, die beschrieben wurde, können noch weitere Speicher-FETs mit weiteren Steuergateschienen
gleichzeitig auf dem Baustein hergestellt werden. Die restliche Verdrahtung der Speicher-FETs
kann insbesondere anschließend in für sich bekannter Weise erfolgen. Schließlich kann man in bekannter
Weise die integrierten Teile des Bausteins durch eine Schutzoxidschicht bedecken.
Hierzu 3 Blatt Zeichnungen
Claims (7)
1. In einer Matrix angeordnete Speicher-FETs, die jeweils «in auf einem isolierenden Träger angebrachtes
Substrat aus einem Halbleitermaterial mit einem in elektrischer Hinsicht floatenden Kanalbereich
von einem ersten Leitungstyp und einer Source- und einer Drainzone vom entgegengesetzten
Leitungstyp, ein allseitig von einer Isolierschicht umgebenes und daher in elektrischer Hinsicht
floatendes Speichergate und ein von außen steuerbares, das Speichergate und den Kanal in seiner
ganzen Länge bedeckendes Steuergate aufweisen, wobei in der gleichen Matrixdimension, z. B. in einer
Zeile, angebrachte Steuergates an eine gemeinsame Steuerleitung angeschlossen sind, insbesondere für
einen Programmspeicher eines Fernsprech-Vermittlungssystems, dadurch gekennzeicnnet,
daß die Substrate der einzelnen Speicher-FETs dünner als 1 μηι sind.
2. Speicher-FETs nach Anspruch 1, dadurch gekennzeichnet, daß das Speichergate (G 1) jeweils
nur einen ersten Teil (K 1) des Kanalbereichs (K) überdeckt, daß der erste Teil (Ki) des Kanaibereichs
(K) an einen von der Sourcezone (S) oder von der Drainzone (D) gebildeten Hauptstrecken-Anschlußbereich
(S, D) angrenzt und daß zwischen dem vom Speichergate (G 1) bedeckten Kanalbereich
(K 1) und dem daran nicht angrenzenden Hauptstrecken-Anschlußbereich (D, S) jeweils ein Abschnitt
(K 2' und K 2") des zweiten Teils des Kanalbereichs (K)Wegi.
3. Speicher-FETs nach Anspruch 2, dadurch gekennzeichnet, daß das Speichergate (G 1) leitend
jeweils mit einem leitenden Lappen (L) verbunden ist, welcher an den Hauptstrecken-Anschlußbereich
(S) bzw. an einen anderen, mit diesem Hauptslrekken-Anschlußbereich
(S) leitend verbundenen Bereich (S') angrenzt und daß dieser Hauptstrecken-Anschlußbereich
(S) vom durch das Speichergate (G t) bedeckten ersten Teil (K 1) des Kanalbereichs
(K) zumindest durch einen vom Lappen (L) nicht bedeckten Abschnitt (K2") des zweiten Teils des
Kanalbereichs (TCJgetrennt ist.
4. Speicher-FETs nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der erste
Teil (K I) des Kanalbereichs jeweils eine Kanalinhomogenität (V) enthält.
5. Verfahren zur Herstellung der Speicher-FETs nach einem der Ansprüche 1 bis 4, dadurch
gekennzeichnet, daß die .Steuerleitung (G 2') zusammen mit den daran angeschlossenen Steuergates
(G 2) als eine gemeinsame leitende Schicht, genannt Steuergateschiene (G 2'), hergestellt wird und daß
diese Steuergateschiene, b/w. die zur Herstellung der Steuergateschiene dienende Maske ihrerseits
auch als Maske zur Herstellung der Source (S) und des Drain (D) der jeweils angeschlossenen Speicher-FETs
mitausgenutzt wird.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß unter Ausnutzung der .Steuergateschiene
(G21) als Maske die Sourcen (S) und die Drains (D) mittels Ionenimplantation durch die
Isolierschicht (Is 1//5 2) hindurch erzeugt werden.
7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß unter Ausnutzung der zur Herstellung
der Steuergateschiene (G 2') verwendeten Maske benachbarte Schichten (lsi, Gl, Is2) über der
Substratschicht (D, S) weggeätzt werden und daß anschließend die Sourcen (S) und die Drains (D)
durch Diffusion der freigeätzten Substratbereiche (S, D) erzeugt werden.
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|---|---|---|---|
| DE19762643948 DE2643948C2 (de) | 1976-09-29 | 1976-09-29 | In einer Matrix angeordnete Speicher-FETs und Verfahren zu ihrer Herstellung |
Applications Claiming Priority (1)
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| DE19762643948 DE2643948C2 (de) | 1976-09-29 | 1976-09-29 | In einer Matrix angeordnete Speicher-FETs und Verfahren zu ihrer Herstellung |
Publications (2)
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| DE2643948A1 DE2643948A1 (de) | 1978-03-30 |
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-
1976
- 1976-09-29 DE DE19762643948 patent/DE2643948C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE2643948A1 (de) | 1978-03-30 |
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