DE2939290A1 - Integrierter schaltkreis - Google Patents

Integrierter schaltkreis

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Description

293:1290
Die Erfindung betrifft einen integrierten Schaltkreis mit einem isolierenden Substrat und darauf epitaxial aufgewachsener Halbleiterschicht. Insbesondere bezieht sich die Eriiiidung auf einen komplementären integrierten MOS-SchaJtkreis, welcher zum Herstellen sowohl massiver CMOS-Bauelemente als auch von DünnscJiiclit-Bauelementen des Typs CMOS/SOS (CMOS = Komplemcntär-Metall-Oxid-HalbJeiter; SOS = Halbleiter auf Saphir) zu verwenden ist.
integrierte MOS-Schaltkreise mit Komplementär-Symmetrie nelimen wenig Leistung auf und sind in hohem Maße störunanfällig. Ec bestellt ein Bedürfnis auch hoch integrierte Schaltkreise in einem möglichst kleinen Bereich des ,jeweiligen Chips unterbringen zu können. In diesem Sinne liegt der Erfindung insbesondere die AuJ gäbe zugrunde, die Baue Jementdiehte bei integrierten MOS-SchaJ tkreisen zu vei'gröOern.
Bei dem integrierten Sehaltkreis eingangs iienanntei· Art mit einem isolierenden Substrat und darauJ epi !axial auigewaohsener Halbleiterschicht besteht die Lösung basierend auf dem Gedanken, erfindungsgemäß dotierte polykristalline Silizium-Streifen bzw. -Leiterbaiinen vorzusehen, in deinen Verlauf an der Grenze zwischen dem polykristallinen Silizium und dem epitaxialen Silizium Dioden gebildet sind, in den im Kennzeichen des Hauptanspruchs angegebenen Maßnalimen. Erfindungsgemäß ist es mit Hilfe der Dioden enthaltenden Silizium-Verbindungsleitungen möglich, integrierte MOS-Schaltkreise mit wesentlich größerer Dichte als alle bekannten integrierten MOS-Schaltkreise herzustellen. Ein erfindungsgemäßer integrierter Schaltkreis, z.Bc eine fünf-Transistor-Speicherzelle, kann insbesondere aus komplementär-symmetrischen Metall-Oxid-Halbleiter-Isolierschicht-Feldeifekttransistoren
0 3 0 Π 1 5 /
(CMOS-IGFET) in Silizium-auf-Saphir-Technik (SOS) mit dotierten polykristallinen Verbindungsleitern und vergrabenen Kontakten bestehen. Vorzugsweise werden dort Dioden gebildet, wo die dotierten polykristallinen Silizium-Leiter mit darunterliegenden epitaxialen Siliziumzonen des anderen Leitungstyps vergrabene Kontakte bilden und wo epitaxiale Siliziumzonen des anderen Leitungstyps aufeinanderstoßen bzw. miteinander kontaktiert sind. Nachweislich haben diese Dioden keine schädlichen Rückwirkungen auf den Betrieb der Speicherzelle.
Anhand schematischer Darstellungen von Ausführungsbeispielen werden weitere Einzelheiten der Erfindung erläutert. Es zeigen:
Fig. 1 ein Schaltbild der Ersatzschaltung eines bevorzugten Ausführungsbeispiels der erfindungsgemäßen Speicherzelle;
Fig. 2 eine modifizierte Draufsicht des Aufbaus einer Speicherzelle gemäß Fig. 1; und
Fig. 3 einen Querschnitt längs der Linie 3-3 von Fig. 2.
In Fig. 1 wird ein Schaltbild einer erfindungsgemäßen Speicherzelle 10 schematisch dargestellt. Das bevorzugte Ausführungsbeispiel der Speicherzelle 10 enthält ein Paar gitterisolierter P-Kanal-Feldeffekttransistoren (IGFET) 12, 14, drei N-Kanal-Feldeffekttransistoren 16, 18 und 20 sowie ein Paar Dioden 22 und 24. Durch die erfindungsgemäße Konstruktion und Anwendung der im einzelnen weiter unten beschriebenen Dioden 22 und 24 werden Vorteile sowohl hinsichtlich des Hersteilens als auch des Betriebs der Speicherzelle 10 erzielt.
Zu der Speicherzelle 10 gehört ein Paar über Kreuz ge-
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koppelter CMOS-Inverter, von denen der erste einen P-Kanal-IGFET 12, einen N-Kanal-IGFET 16 sowie eine Diode 22 und der zweite Inverter einen P-Kanal-IGFET 14, einen N-Kanal-Transistor 18 sowie eine Diode 24 enthält. Ein weiterer Transistor 20 wird zwischen eine Anschlußklemme und die Kathode der Diode 22 geschaltet und als Transmissionsgate zum Eingeben von Eingangssignalen in die Speicherzelle 10 und zum Lesen der der Ausgangsspannung des ersten Inverterpaars entsprechenden Ausgangsspannung der Speicherzelle 10 benutzt. Im dargestellten, bevorzugten Ausführungsbeispiel der Speicherzelle 10 handelt es sich bei dem Transistor 20 um einen N-Kanal-Transistor; es kann jedoch stattdessen auch ein P-Kanal-Transistor verwendet werden, wenn dieser auf die Kathode und nicht auf die Anode der Diode 22 geschaltet wird.
Die Dioden 22 und 24 sind zwar in üblichen CMOS-Inverter-Schaltkreisen nicht vorhanden, sie wirken aber dem Betrieb der Speicherzelle 10 auch nicht entgegen, sondern ihre Gegenwart ist geradezu vorteilhaft für die Funktion der Speicherzelle. Unter der Annahme, daß die Transistoren 12 und 18 abgeschaltet und die Transistoren 14 und 16 eingeschaltet sind, liegt die an der Kathode der Diode 22 gemessene Spannung etwa auf Erdpotential, während die an der Kathode der Diode 24 gemessene Spannung ungefähr VqD beträgt. Daraus ergibt sich, daß die in der Leiterbahn des Gate-Potentials des N-Kanal-Transistors 16 liegende Diode 24 in Durchlaßrichtung vorgespannt wird. Bei Vorhandensein der Diode 24 an der angegebenen Stelle der Schaltung wird daher die Steuerspannung des Transistors 16 nur etwa um einen Dioden-Abfall der Spannung, d.h. um etwa 0,6 Volt, niedriger als die Spannung V^ sein. Dieser geringe Spannungsabfall verschlechtert die Steuerfähigkeit des Transistors 16 nicht ernstlich. Wenn ferner die Diode 24
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leckt, ergibt sich ein minimaler effektiver Verlust. In die zu den Gates der abgeschalteten Transistoren 12 und führenden Leiterbahnen ist eine Diode nicht eingeschaltet; diese beiden Transistoren sind daher in üblicher Weise vollständig abgeschaltet, so daß die CMOS- bzw. Speicher-Zelle 10 trotz Vorhandenseins der Dioden 22 und 24 die charakteristische geringe Leistungsaufnahme solcher komplementärsymmetrischer Speicher behält.
Aufgrund der vorstehenden Erkenntnis, nach der die Dioden 22 und 24 an den angegebenen Stellen der Speicherzelle 10 zu akzeptieren sind, wurde ein in Fig. 2 dargestellter Schaltkreis geschaffen, der unter Verwendung polykristalliner Silizium-Verbindungsleitungen bzw. -Streifen hergestellt werden kann. Fig. 2 und 3 -zeigen eine vereinfachte Draufsicht bzw. einen Querschnitt einer solchen unter Anwendung der Silizium-auf-Saphir-Technik (SOS) hergestellten Speicherzelle 10.
Zu der Speicherzelle 10 gemäß Fig. 2 und 3 gehört ein Saphir-Substrat 11 mit einer epitaxialen Siliziumschicht und darin gebildeten Transistoren 12, 14, 16, 18 und 20. In Fig. 2 werden P+-Epitaxialzonen ("P+EPI") durch getüpfelte und N+-Epitaxialzonen ("N+EPI") durch freie Flächen gekennzeichnet. Der positive Spannungspol V^^ der Leistungsversorgung wird mit einer P+-dotierten, die Sources der Transistoren 12 und 14 enthaltenden, gemeinsamen Halbleiterzone 30, über einen in dieser Zone vorgesehenen Metallkontakt verbunden. Die P+-Drainzone 32 des Transistors 14 sowie die P+-Drainzone 34 des Transistors 12 werden von den zugehörigen Sources durch N~-Kanal-Zonen 36 bzw. 38 getrennt. Ähnlich zeigt die Darstellung der N-Kanal-Transistoren 16 und 18 eine N+-dotierte, die mit Hilfe von P-Kanal-Zonen 46 und 48 von den zugehörigen N+-Drainzonen
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42, 44 getrennten Sourcezonen der Transistoren enthaltende, gemeinsame Halbleiterzone 40. Der negative Pol V33 der Spannungsquelle wird über einen Metallkontakt und die gemeinsame Halbleiterzone 40 auf die Sources der Transistoren 16 und 18 geschaltet. Die Diode 22 wird mit der P+- Epitaxialzone 34 als Anode und mit der N+-Epitaxialzone 42 sowie einem polykristallinen N+-Siliziumstreifen 50 als Kathode gebildet. Ähnlich stellen die P+-Epitaxialzone 32 die Anode und ein polykristalliner N+-Siliziumstreifen 52 die Kathode der Diode 24 dar.
Zu der Speicherzelle 10 gehört ferner ein N-Kanal-Transmissionsgate-IGFET 20, dessen Zweck es ist, den Zustand der Zelle einzustellen und festzulegen. In dem bevorzugten Ausführungsbeispiel der Erfindung besteht der IGFET 20 aus zwei N+-Epitaxialzonen 26 und 54, die im folgenden jeweils als eine "Drain/Source"-Zone bezeichnet werden, weil das Transmissionsgate des Transistors 20 in zwei Stellungen zu betreiben sein soll. In der einen Stellung bilden die Zone 26 die Drainzone und die Zone 54 die Sourcezone, während in der anderen Stellung die Zone 54 die Drainzone und die Zone 26 die Sourcezone darstellen. Zwischen den beiden Drain/Sourcezonen 26 und 54 befindet sich eine P~-Kanal-Zone 56. Auf einem auf der Kanalzone 56 liegenden nicht gezeichneten Kanal-Isolator befindet sich ein N -dotierter, polykristalliner, als Gate des Transistors 20 wirkender Silizium-Streifen 58. Mit Abstand von den beiden Invertern wird seitlich von der Kanalzone 56 in der Drain/ Sourcezone 54 die Öffnung für einen Kontakt 66 hergestellt und an diesem gemäß Fig. 2 ein Eingangs/Ausgangs-Anschluß 28 des Transistors 20 gebildet.
Der polykristalline N+-Silizium-Streifen 50 wirkt als Gate der Transistoren 14 sowie 18 und stellt einen ohmschen Kon-
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takt zu der Drainzone des N-Kanal-Transistors 16 sowie einen gleichrichtenden Kontakt zu der Drainzone des P-Kanal-Transistors 12 dar. In ähnlicher Weise bildet der polykristalline N+-Silizium-Streifen 52 zugleich die Gates der Transistoren 12 sowie 16 und einen ohmschen Kontakt zu der Drainzone des N-Kanal-Transistors 18 sowie einen gleichrichtenden Kontakt zu der Drainzone des P-Kanal-Transistors 14. Die verschiedenen Kontakte 60, 62 und 64 sind sogenannte vergrabene Kontakte, an denen also die polykristallinen Silizium-Streifen 50 und 52 in direktem Kontakt mit der darunterliegenden epitaxialen Siliziumschicht stehen.
Zum Herstellen der Speicherzelle 10 geht man von einem isolierenden, z.B. aus Saphir bestehenden Substrat 11 aus, auf dem eine epitaxiale Halbleiterschicht aufgewachsen werden kann. Saphir wird als Material für das isolierende Substrat zwar bevorzugt; das Substrat kann aber auch aus anderen Materialien wie Spinell oder Berylliumoxid bestehen. Auf dem Substrat wird ein Halbleitermaterial, z.B. Silizium, unter Anwendung bekannter Methoden der SOS-Technik epitaxial aufgewachsen. Auf der epitaxialen Halbleiterschicht wird anschließend nach irgendeiner bekannten Methode, z.B. durch thermisches Oxidieren im Fall von Silizium, eine Oxidschicht gebildet, auf deren Oberfläche dann eine Fotolackschicht aufgebracht und nach üblichen fotolithografischen Verfahren begrenzt wird. Die Fotolackschicht wird dann so entwickelt, daß sich eine die für die Transistoren 12, 14, 16, 18 und 20 vorgesehenen Teile der epitaxialen Siliziumschicht bedeckende Maske ergibt. Schließlich werden die freigelegten Teile der Oxid- und epitaxialen Siliziumschichten durch Ätzen abgetragen.
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In einem nächsten Schritt werden die verbliebenen Teile der Fotolack- und Oxidschichten abgetragen. In das Substrat 11 werden daraufhin Donator-Ionen, z.B. Phosphor, implantiert, um die Epitaxialschicht N~-leitend zu machen und die Schwellen- oder Schleusenspannung der P-Kanal-IGFETs einzustellen, d.h. die Kanalzonen der P-Kanal-IGFETs 12, 14 zu bilden. Das Substrat wird dann mit einer weiteren Fotolackschicht bedeckt. Diese wird mit Hilfe einer Fotomaske so begrenzt und entwickelt, daß die Kanalzonen der N-Kanal-IGFETs 16, 18 und 20 freiliegen. In dieses so mit dem Fotolack-Muster abgedeckte Substrat werden Akzeptor-Ionen, z.B. Bor, implantiert, um die Schwellen- bzw. Schleusenspannungen der N-Kanal-Transistoren einzustellen. Der verbleibende Fotolack wird dann abgestreift und das Substrat in einem Ofen auf etwa 10000C erhitzt, während eine kleine Menge Dampf und HCl über die verbliebenen Teile der Epitaxialschicht streichen, um auf diesen eine Oxidschicht 51 aufzuwachsen.
Als nächstes wird auf das Substrat eine dritte Fotolackschicht aufgebracht, mit Hilfe einer Fotomaske begrenzt und entwickelt, so daß die für die vergrabenen Kontakte 60, 62 und 64 vorgesehen Bereiche freigelegt werden. Die Form der vergrabenen Kontakte 60, 62 und 64 wird dabei so gewählt, daß ein sicherer Kontakt zwischen den dotierten polykristallinen Siliziumbereichen und den darunterliegenden Epitaxialbereichen gewährleistet ist. Das in der entwickelten Fotolackschicht freigelegte Oxid wird mit Hilfe einer Ätzlösung, z.B. unter Anwendung gepufferter Flußsäure, abgeätzt. Daraufhin wird der verbleibende Fotolack abgetragen und mit Hilfe irgendeines Verfahrens, z.B. durch pyrolytische Zersetzung von Silan, eine polykristalline Siliziumschicht auf dem Substrat niedergeschlagen.
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- ίο -
Die polykristalline Siliziumschicht, wird N -dotiert, indem das Substrat in einem Diffusionsofen einer Phosphoroxychlorid-Diffusion (POCl,) bei 10500C während einer Zeitdauer von etwa 10 Minuten ausgesetzt wird, um eine Donator-Konzen-
PO P
tration von etwa 10 Donator-Atomen/cm zu erhalten.
Es wird dann eine vierte Fotolackschicht auf die Oberfläche der dotierten polykristallinen Siliziumschicht aufgebracht und eine Fotomaske dazu benutzt, die die vergrabenen Kontakte und die Gates der IGFETs einschließenden polykristallinen Siliziumstreifen bzw. -Verbindungsleitungen zu begrenzen. Nach dem Entwickeln des Fotolacks werden die freigelegten Teile der dotierten polykristallinen Siliziumschicht durch Ätzen mit einer Lösung aus Kaliumhydroxid (KOH), Äthanol und Wasser abgetragen. Die Fotiackschicht wird abgestreift und eine neue, fünfte Fotolackschicht aufgebracht, die mit Hilfe einer entsprechenden Fotomaske so begrenzt wird, daß die für P+-Leitung vorgesehenen Bereiche zum Implantieren von Ionen freigelegt werden. In das Substrat bzw. in die freigelegten epitaxialen und polykristallinen Siliziumschichten werden dann Akzeptor-Ionen, z.B. Bor, mit einer Dosis von etwa 10 Atomen Bor/cm implantiert. Nach dem Abstreifen der verbliebenen Fotolackschicht wird eine neue, die sechste Fotolackschicht,auf die Oberfläche des Substrats aufgebracht und so begrenzt, daß die N+-leitend zu dotierenden Bereiche freigelegt werden. Hierzu wird das Substrat in ein Ionenimplantations-Gerät gegeben, wo in die freigelegten Teile der Epitaxialschichten und polykristallinen Siliziumschichten Donator-Ionen, z.B. Phosphor, bis zu
15 /2 einer Dosis von etwa 2 χ 10 J Atomen/cm implantiert werden.
Als nächstes werden die verbleibenden Teile der letzten Fotoresistschicht abgestreift und die Epitaxialschicht
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in einen auf etwa 90O0C erhitzten Ofen eingebracht, durch den eine kleine Menge Dampf und HCl fließen, um eine Oxidschicht bis zu einer Dicke von etwa 100 nm aufzuwachsen. Daraufhin wird das Substrat aus dem Ofen genommen, und es wird eine nicht dargestellte, dicke Siliziumdioxid-Schicht auf irgendeine Weise, z.B. durch thermische Zersetzung von Silan auf der thermisch aufgewachsenen Siliziumdioxidschicht niedergeschlagen, um eine Verbundschicht mit einer Dicke von etwa 600 nm zu bilden.
In einem weiteren Verfahrensschritt werden in der dicken Oxidschicht Öffnungen für Metallkontakte hergestellt, und zwar mit Hilfe üblicher fotolithografischer Technik, indem eine (siebente) Fotolackschicht aufgebracht sowie mit Hilfe einer Fotomaske begrenzt wird und die freigelegten Teile ähnlich wie in der vorbeschriebenen Weise mit gepufferter Flußsäure geätzt werden.
Nach dem Herstellen von Öffnungen für Metallkontakte wird eine (nicht dargestellte) Metallschicht, z.B. aus Aluminium, auf der Oberfläche der Oxidschicht niedergeschlagen. Unter Anwendung üblicher fotolithografischer Techniken wird die Metallschicht in ähnlicher Weise wie vorher beschrieben, unter anderem mit Hilfe einer achten Fotolackschicht begrenzt. Abschließend wird eine nicht gezeichnete Schutzoxidschicht mit Hilfe irgendeines geeigneten Verfahrens, z.B. durch thermische Zersetzung von Silan auf die Oberfläche der Metall-Verbindungsstreifen in Form eines Oxids mit einer Dicke von etwa 1000 nm über dem Metallstreifen aufgebracht.
Schließlich werden in der Schutzoxidschicht Anschlußfelder gebildet. Das kann mit Hilfe eines fotolithografischen Verfahrensschritts unter Einschluß einer neunten Fotolackschicht
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ähnlich wie in vorbeschriebener Weise durch Ätzen mit gepufferter Flußsäure zum Entfernen des Schutzoxids von den Anschlußfeldern ausgeführt werden. Damit ist die Speicherzelle im wesentlichen fertiggestellt.
Durch Anwendung der Lehre der vorliegenden Erfindung wird die Herstellung extrem dicht aneinanderliegender Speicherzellen erreicht, in denen vergrabene Kontakte und leitende polykristalline Silizium-Streifen bzw. -Verbindungsleitungen benutzt werden. Die in den polykristallinen Siliziumstreifen gebildeten Dioden haben keinen schädlichen Einfluß auf den Betrieb der Speicherzelle.
Es ist selbstverständlich, daß der N-Kanal-Transmissionsgate-IGFET 20 durch einen P-Kanal-Transmissionsgate-IGFET ersetzt werden kann, wenn das dotierte polykristalline Silizium P+- leitend hergestellt und die Verbindungsleitungen zwischen den Gates des einen Inverters und den Ausgängen des anderen Inverters mit den Anoden der Dioden und nicht (gemäß Fig. 1) mit deren Kathoden verbunden werden. Auch die Verbindung der Drain/Source-Zone des Transmissionsgate-IGFET würde an der Anode der Diode des ersten Inverters liegen.
Durch Einbau der zwischen dem dotierten polykristallinen Silizium und dem epitaxialen Silizium der Speicherzelle 10 gebildeten Dioden können die Abmessungen der Speicherzelle sehr klein gemacht werden, während ein Weglassen der Dioden zu einer Zelle mit beträchtlich größeren Abmessungen führen würde.
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Claims (3)

  1. Dr.-Ing. Reimar König · D;pl.- Ing. Klaus Bergen CecilienallsB VG A Düsseldorf 3O Telefon 45 2OOB Patentanwälte
    27.September 1979 33 076 B
    RCA Corporation, 30 Rockefeiler Plaza, New York, M.Y. 10020 (V.St.A.)
    "Integrierter Schaltkreis"
    ι 1. Integrierter Schaltkreis mit einem isolierenden Substrat und darauf epitaxial aufgewachsener Halbleiterschicht, dadurch gekennzeichnet , daß in der Epitaxialschicht (30, 40) eine einen ersten und einen zweiten aus P-Kanal- und N-Kanal-Isolierschicht-Feldeffekttransistoren (IGFET) (12, 14; 16, 13) aufgebauten Inverter enthaltende Speicherzelle (10) gebildet ist, daß die P-Kanal-IGFETs (12, 14) eine gemeinsame, in der Epitaxialschicht gebildete P+-Halbleiterzone (30) mit Anschluß an eine positive Spannungsquelle sowie die N-Kanal-IGFETs (14, 18) eine gemeinsame in der Epitaxialschicht gebildete Nf-Halbleiterzone (40) mit Anschluß an das niedrigste Potential einer Stromquelle besitzen, daß die je einem der Inverter zugeordneten Einzelstreifen (50, 52) eines Paars dotierter, den gleichen Leitungstyp aufweisender, polykristalliner Siliziumstreifen (50, 52) auf einer auf den Kanalzonen (38, 36; 46, 40) der IGFETs (12, 14, 16, 18) der Inverter befindlichen Isolierschicht liegen sowie jeder (50 oder 52) zugLeich als Gate der N- und P-Kanal-IGFETs (14, 18 bzv/. 12, 16) des einen Inverters und als ohmscher Drain-Kontakt des einen Transistors (16 bzw. 18) des anderen
    0 3 (hi I Γ) / iJilH h
    2930200
    Inverters sowie als Gleichrichterkontakt der Drain des anderen Transistors (12 bzw. 14) des anderen Inverters ausgebildet sind, daß in der Epitaxialschicht (30, 40) ein Transmissionsgate-IGFET (20) mit zwei denselben Leitungstyp wie die polykristallinen Siliziumstreifen (50, 52) und den entgegengesetzten Leitungstyp wie die dazwischenliegende Kanalzone (56) aufweisenden Drain/Source-Zonen (26, 54) gebildet ist, dai3 das Gate des Transmissionsgate-IGFET (20) auf einer Isolierschicht seiner Kanalzone (56) liegt sowie Bestandteil eines dritten dotierten, denselben Leitungstyp wie die anderen polykristallinen Siliziumstreifen (50, 52) aufweisenden polykristallinen Siliziumstreifens (58) ist und daß eine der Drain/Source-Zonen (26) des Transmissionsgate-IGFET (20) an dem denselben Leitungstyp wie der dritte polykristalline Siliziumstreifen (58) besitzenden ohmschen Drain-Kontakt des entsprechenden Transistors (16) des ersten Inverters (12, 16) mit einem der dotierten polykristallinen Siliziumstreifen (50) des vorgenannten Streifenpaars (50, 52) verbunden ist.
  2. 2. Integrierter Schaltkreis nach Anspruch 1, dadurch gekennzeichnet , daß die Drain/Source-Zonen (26, 54) des Transmissionsgate-IGFET (20) und alle polykristallinen Siliziumstreifen (50, 52, 58) N+-Leitung besitzen.
  3. 3. Integrierter Schaltkreis nach Anspruch 1, dadurch gekennzeichnet , daß die Drain-Source-Zonen (26, 54) des Transmissionsgate-IGFET (20) und alle polykristallinen Siliziumstreifen (50, 52, 58) P^-Leitung besitzen.
    3Of) I Γ) / 0
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Publications (2)

Publication Number Publication Date
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GB (1) GB2034517B (de)
IT (1) IT1123267B (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0043930A2 (de) * 1980-07-15 1982-01-20 Kabushiki Kaisha Toshiba Halbleiterbauelement
DE3435752A1 (de) * 1984-09-28 1986-04-10 Siemens AG, 1000 Berlin und 8000 München Schaltung zur zwischenspeicherung digitaler signale

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0040436B1 (de) * 1980-05-20 1986-04-30 Kabushiki Kaisha Toshiba Halbleiter-Bauelement
JPS59130459A (ja) * 1983-01-17 1984-07-27 Hitachi Ltd 半導体メモリ集積回路装置
JPS6065547A (ja) * 1983-09-20 1985-04-15 Sharp Corp 半導体装置
US5046044A (en) * 1988-12-21 1991-09-03 Texas Instruments Incorporated SEU hardened memory cell
US5016070A (en) * 1989-06-30 1991-05-14 Texas Instruments Incorporated Stacked CMOS sRAM with vertical transistors and cross-coupled capacitors
US5066613A (en) * 1989-07-13 1991-11-19 The United States Of America As Represented By The Secretary Of The Navy Process for making semiconductor-on-insulator device interconnects
JP2927463B2 (ja) * 1989-09-28 1999-07-28 株式会社日立製作所 半導体記憶装置
US5452247A (en) * 1989-12-20 1995-09-19 Fujitsu Limited Three-dimensional static random access memory device for avoiding disconnection among transistors of each memory cell
US5350933A (en) * 1990-02-21 1994-09-27 Sony Corporation Semiconductor CMOS static RAM with overlapping thin film transistors
US5206533A (en) * 1991-06-24 1993-04-27 Texas Instruments Incorporated Transistor device with resistive coupling
US5173754A (en) * 1992-02-03 1992-12-22 Micron Technology, Inc. Integrated circuit device with gate in sidewall
JPH06103781A (ja) * 1992-09-21 1994-04-15 Sharp Corp メモリセル回路
US5689471A (en) * 1995-01-24 1997-11-18 Cypress Semiconductor Corp. Dummy cell for providing a reference voltage in a memory array
US5453950A (en) * 1995-01-24 1995-09-26 Cypress Semiconductor Corp. Five transistor memory cell with shared power line
JP2748885B2 (ja) * 1995-03-06 1998-05-13 日本電気株式会社 半導体集積回路装置
US6690056B1 (en) * 1999-04-06 2004-02-10 Peregrine Semiconductor Corporation EEPROM cell on SOI
US6667506B1 (en) 1999-04-06 2003-12-23 Peregrine Semiconductor Corporation Variable capacitor with programmability
US6205049B1 (en) 1999-08-26 2001-03-20 Integrated Device Technology, Inc. Five-transistor SRAM cell
US7301223B2 (en) * 2003-11-18 2007-11-27 Halliburton Energy Services, Inc. High temperature electronic devices
US7442932B2 (en) * 2003-11-18 2008-10-28 Halliburton Energy Services, Inc. High temperature imaging device
US20050104104A1 (en) * 2003-11-18 2005-05-19 Halliburton Energy Services, Inc. High temperature memory device
KR100746220B1 (ko) * 2004-01-12 2007-08-03 삼성전자주식회사 적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을채택하는 반도체 집적회로들 및 그 제조방법들
JP4805655B2 (ja) * 2005-10-28 2011-11-02 株式会社東芝 半導体記憶装置
US20090251960A1 (en) * 2008-04-07 2009-10-08 Halliburton Energy Services, Inc. High temperature memory device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3990056A (en) * 1974-10-09 1976-11-02 Rockwell International Corporation High speed memory cell
DE2150794B2 (de) * 1971-10-12 1976-12-30 Verfahren zur herstellung einer integrierten logikschaltung und anwendung des verfahrens

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3521242A (en) * 1967-05-02 1970-07-21 Rca Corp Complementary transistor write and ndro for memory cell
CH581904A5 (de) * 1974-08-29 1976-11-15 Centre Electron Horloger
US4189782A (en) * 1978-08-07 1980-02-19 Rca Corporation Memory organization
US4196443A (en) * 1978-08-25 1980-04-01 Rca Corporation Buried contact configuration for CMOS/SOS integrated circuits

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2150794B2 (de) * 1971-10-12 1976-12-30 Verfahren zur herstellung einer integrierten logikschaltung und anwendung des verfahrens
US3990056A (en) * 1974-10-09 1976-11-02 Rockwell International Corporation High speed memory cell

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
IEEE Journal of Solid-State Circuits, Bd. SC-11, Nr. 4, Aug. 76, S. 431-442 *
IEEE Journal of Solid-State Circuits, Bd. SC-7, No. 2, April 1972, S.135-145 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0043930A2 (de) * 1980-07-15 1982-01-20 Kabushiki Kaisha Toshiba Halbleiterbauelement
EP0043930A3 (en) * 1980-07-15 1982-09-22 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor device
US4491856A (en) * 1980-07-15 1985-01-01 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor device having contacting but electrically isolated semiconductor region and interconnection layer of differing conductivity types
DE3435752A1 (de) * 1984-09-28 1986-04-10 Siemens AG, 1000 Berlin und 8000 München Schaltung zur zwischenspeicherung digitaler signale

Also Published As

Publication number Publication date
DE2939290C2 (de) 1989-03-23
US4724530A (en) 1988-02-09
IT1123267B (it) 1986-04-30
FR2438340B1 (de) 1984-12-07
JPS5550654A (en) 1980-04-12
GB2034517B (en) 1983-05-11
IT7925899A0 (it) 1979-09-20
JPS616549B2 (de) 1986-02-27
FR2438340A1 (fr) 1980-04-30
GB2034517A (en) 1980-06-04

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