DE3500528A1 - Verfahren zur herstellung komplementaerer mos-transistoren mit niedriger schwellenspannung in integrierten schaltungen hoher dichte sowie damit herstellbare struktur - Google Patents

Verfahren zur herstellung komplementaerer mos-transistoren mit niedriger schwellenspannung in integrierten schaltungen hoher dichte sowie damit herstellbare struktur

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Description

Beschrei bung
Die Erfindung betrifft integrierte MOS-Schal tungen (Metall-Oxid-Halbleiter) und insbesondere ein Verfahren zur Herstellung von Paaren komplementärer MOS-Transistoren (CMOS) mit einem Si 1icium-Gate sowie eine mit diesem Verfahren herstellbare Struktur.
Bei der Herstellung integrierter CMOS-Schaltungen mit SiIiciun-Gate ist es schwierig, gleichzeitig eine niedrige Schwe]-lenspannung und einen kleinen Abstand zwischen den aktiven Zonen von Drain und Source in beiden Transistoren des CMOS zu erzielen. Die beiden genannten Anforderungen sind für jeden Transistor wünschenswert, weil sie es erlauben, eine geringe Speisespannung einzusetzen bzw. eine hohe Integrationsdichte und eine hohe Ansprechgeschwindigkeit zu erzielen.
Zur Erläuterung der Maßnahmen, die eingesetzt werden können, um Transistoren einer niedrigen Schwellenspannung zu erzeugen, wird die folgende Beziehung herangezogen, die beispielsweise auf Seite 333 des Buches "Physics and Technology of semiconductor devices" von A.S. Grove (Wi1ey-Verlag) zitiert ist und in Abhängigkeit von charakteristischen Parametern die Schwellenspannung eines MOS-Transistors ausdrückt:
Co
In dieser Gleichung bezieht sic Ii das iiinuszei chen (-) auf einen Transistor mit P-Kanal , während sich das Pluszeichen ( + ) auf eji nen Transistor mit N-Kanal bezieht. Die Bedeutung der verwendeten Größen ist wie folgt:
Vy = Schwellenspannung
Vpg = Flachbandspannung
0 = Oberflächenpotential des Substrates
K = Relative Dielektrizitätskonstante von Silicium
£n = Dielektrizitätskonstante des Vakuums
q = Ladung des Elektrons
N = Konzentration des Dotierstoffes in der Zone, die den
Transistor aufnimmt,
Co = auf die Oberflächeneinheit bezogene Kapazität des
Gate-Dieletrikums.
Die Schwellenspannung Vj ist bei Transistoren mit P-Kanal negativ und bei Transistoren mit N-Kanal positiv.
Die Schwellenspannung eines Transistors hängt von den drei Ausdrücken ab, die im zweiten Glied der o.a. Gleichung erscheinen. Bei einem N-Kanal-Transistör einer üblichen CMOS-Vorrichtung haben die beiden Ausdrücke Vpß und 0 entgegengesetztes Vorzeichen (Vpn ist negativ und 0 ist positiv) und heben sich gegenseitig fast völlig auf, so daß die Schwellenspannung im wesentlichen von dem dritten Ausdruck abhängt, so daß durch dessen Variation die Möglichkeit besteht, daß Vj den gewünschten Wert annimmt. Umgekehrt sind bei einem P-Kanal-Transistör der CMOS-Vorrichtung die Ausdrücke V ρ β und 0 beide negativ und wird der dritte Ausdruck, der positiv ist, durch den negativen Wert überwogen, so daß alle drei Ausdrücke den Wert von Vj in nicht vernachlässigbarer Weise beeinflussen; wenn man nur den dritten Ausdruck beeinflußt, kann der absolute Wert von Vj nicht unterhalb von |Vpß+0 I sinken.
Um bei den nach dem Stand der Technik hergestellten CMOS-Vorrichtungen den Wert der Schwellenspannung beider Transistoren zu verringern, wird der dritte Ausdruck verringert, insbesondere durch Verringerung der Dotierstoffkonzentration N in der Zone, die den N-Kanal-Transistör und die den P-Kanal-Transistör aufnimmt. Da bei dem N-Kanal-Transistör Vj hauptsächlich von
dem dritten Ausdruck abhängt, genügt eine kleine Verringerung der Dotierstoffkonzentration N, um eine erhebliche Verringerung der Schwellenspannung zu erhalten. Umgekehrt muß bei einem P-Kanal-Transistör die Dotierstoffkonzentration N merklich verringert werden, um eine fühlbare Erniedrigung von Vj zu erzielen, wodurch sich jedoch ein Nachteil ergibt. Durch eine starke Verringerung der Dotierstoffkonzentration im Substrat des P-Kanal-Transistors kann sich nämlich unter bestimmten Vorspannungsbedingungen von Drain und Source cMe Bildung eines stark leitenden Kanals auch für Gate-Spannungen ergeben, die kleiner ajs die Schwellenspannung sind (sog. "punch-trough"-Phänomen
Durchschlagphänomen), so daß die Möglichkeit zur Steuerung des Transistors verlorengeht. Dieser Nachteil wird durch Erhöhung des Abstandes zwischen den Drain- und Source-Zonen des P-Kanal-Transistors verringert. Diese Maßnahme führt jedoch zu einer Vergrößerung der Länge des Transistors und damit zu einer Verringerung der Integrationsdichte und der Ansprechgeschwindigkeit.
Um die Größe der Schwellenspannung des P-Kanal-Transistors eines CMOS zu verringern, ohne die oben erwähnten Nachteile zu haben, besteht die Möglichkeit, auf die Flachbandspannung Vp ρ einzuwirken. Wie oben bereits erwähnt wurde, ist V™ negativ, und um Vj merklich zu verringern, ist es günstig, wenn Vpg positiv ist. Bekanntlich ist die Flachbandspannung in erster Näherung proportional zur Differenz zwischen der Fermi-Energie des Substrates, das den Transistor aufnimmt, und der Fermi-Energie der Gate-Elektrode. Bei einem P-Kanal-Transistör liegt ein N-Substrat vor, so daß das relative Fermi-Niveau zum Leitungsband hin verschoben ist, das heißt zu höheren Energieniveaus, uVid wenn dieser Transistor zu einem CMOS mit Gate-Elektroden aus polykristallinem Silicium gehört, ist das polykristalline Silicium normalerweise vom Typ N+, so daß das relative Fermi-Niveau noch näher an dem Leitungsband als dasjenige des Substrates liegt. Damit ist die Fermi-Energie des Substrates kleiner als die Fermi-Energie der Gate-Elektrode, und die Flachbandspannung
nimmt einen negativen Wert ein, im typischen Fall um -250 mV. Damit sie einen ausreichend hohen positiven Wert einnimmt, beispielsweise um 750 mV, muß das Fermi-Niveau der Gate-Elektrode zum Valenzband hin verschoben werden, das heißt zu Energieniveaus, die kleiner sind als dasjenige des Substrates; hierzu muß das polykristalline Silicium mit P-Dotierstoffen (P+) stark doti ert werden.
Wenn man für den P-Kanal-Transistör eine positive Flachbandspannung anwendet, erhält man eine ausreichend niedrige Schwellenspannung, selbst bei einer verhältnismäßig hohen Konzentration des Dotierstoffes im Substrat. Diese Lösung ist daher besonders vorteilhaft, weil sie die Erzielung eines Transistors mit P-Kanal erlaubt, der sowohl eine niedrige Schwellenspannung als auch einen kleinen Abstand zwischen den aktiven Zonen hat.
Wenn jedoch die Gate-Elektroden der P-Kanal-Transistören mit P-Dotierstoffen dotiert werden und die der N-Kanal-Transistoren mit N-Dotierstoffen, können Elektroden aus polykristallinem Silicium, die zu komplementären Transistoren gehören, nicht direkt miteinander verbunden werden, beispielsweise die Gate-Elektroden eines CMOS-Inverters, weil sich bei der Vereinigung zweier Elektroden, die mit entgegengesetzten Dotierstoffen dotiert sind, eine Diode ergibt. Dieser Nachteil kann dadurch vermieden werden, daß die Elektroden durch ein höheres Metallisierungs-Niveau miteinander verbunden werden, dessen Verwirklichung jedoch seinerseits den Nachteil hat, daß verhältnismäßig große Flächen benötigt werden und der Schaltungsaufbau weniger flexibel ist, weshalb in der Praxis dieses System nicht angewendet wird und das polykristalline Silicium beider Transistoren des CMOS mit Dotierstoffen eines einzigen Leitfähigkeitstyps dotiert werden, nämli ch vom Typ N.
Durch die Dotierung eines Teils des polykristallinen Siliciums des CMOS mit einem Akzeptor-Element ergäbe sich auch ein weiterer, wichtiger Vorteil, nämlich die Möglichkeit, direkte Kontakte zwischen dem polykristallinen Silicium und Zonen des Substrates sowohl vom Typ N als auch vom Typ P zu erzeugen, beispielsweise den aktiven Drain-Zonen beider Transistoren, während das bei Vorrichtungen nach dem Stand der Technik nur für N-Zonen möglich ist, da dort das gesamte polykristalline Silicium vom Typ N ist. Diese Situation wäre besonders vorteilhaft, weil die direkten Kontakte eine Platzersparnis erlauben und dat mit eine radikale Miniaturisierung der Vorrichtungen im Vergleich zu Kontakten mit metallischen Verbindungen.
Der Erfindung liegt die Aufgabe zugrunde, eine integrierte CMOS-Schaltung mit Transistoren zu schaffen, die beide eine niedrige Schwellenspannung und einen kleinen Abstand zwischen den aktiven Zonen haben und damit im Vergleich zu Schaltungen, die nach dem Stand der Technik hergestellt sind, eine höhere Integrationsdichte und eine größere Ansprechgeschwindigkeit, wobei die Kontakte zwischen beiden Transistoren direkt sind, ohne dadurch das Herstellungsverfahren zu komplizieren.
Diese Aufgabe wird bei dem gattungsgemäßen Verfahren und der damit erzielten Struktur erfindungsgemäß durch die Kennzeichen der Ansprüche 1 bzw. 4 gelöst. Vorteilhafte Weiterbildungen ergeben sich aus den Unteransprüchen.
Die Erfindung wird nachstehend an einem Ausführungsbeispiel er-
läutert, das in der Zeichnung dargestellt ist, deren Figuren einen Teil einer Si 1ieiumscheibe bei verschiedenen Bearbeitungsschritten darstellen. Es zeigen:
Die Figuren 1 bis 6 Schnittdarstellungen von verschiedenen Phasen eines bekannten Herstellungsverfahrens
für einen CMOS-Inverter,
die Figuren 7 bis 13 Schnittdarstellungen des Verfahrens gemäß
der Erfindung.
In den Figuren werden für entsprechende Teile dieselben Bezugszeichen verwendet. Insbesondere bezeichnen die Buchstaben N und P die durchgeführten Dotierungen mit Dotierstoffen vom Typ N bzw. vom Typ P. Wenn diese Dotierungen eine hohe Dotierstoffkonzentration haben, sind die Bezugszeichen N und P mit einem nachfolgenden (+) versehen.
Die in Figur 1 gezeigte Struktur ist durch bekannte Verfahren erzeugt, die deshalb nachstehend nicht weiter erläutert sind. Sie hat ein Substrat 1 aus monokristallinem Silicium, das mit N-Dotierstoffen dotiert ist. Eine Zone 2 ist dazu bestimmt, den Transistor mit P-Kanal eines CMOS aufzunehmen. In dem Substrat ist eine Zone 3 ausgebildet, die mit P-Dotierstoffen dotiert ist (P-Mulde genannt), in welcher der Transistor mit N-Kanal des CMOS gebildet ist. Das Silicium ist von einer Schicht 4 aus Siliciumdioxid bedeckt, von der der dickere Teil das Feld-Dielektrikum bildet und sowohl zwischen den Zonen 2 und 3 als auch außerhalb dieser Zonen liegt, und von der der dünnere Teil das Gate-Dielektrikum bildet und die Zonen 2 und 3 überdeckt.
In der Zone 2 ist die Konzentration der N-Dotierstoffe verhältnismäßig niedrig (was in Figur 1 mit einer gestrichelten Linie
15 3
angedeutet ist), im typischen Fall um 1,2 χ 10 Atome/cm , so daß ein P-Kanal-Transistör mit niedriger Schwellenspannung erzielt wird (die Schwel 1 en spannung liegt zwischen -0,7 und -1 V). Bei dieser Situation muß jedoch der Abstand zwischen den aktiven Zonen des Transistors ausreichend groß sein (im typischen Fall um 3,5 um), um das Auftreten des sog. "punch-trough-Phänomens" zu verhindern, das oben erläutert wurde. Die Konzentration von P-Dotierstoffen in der Zone 3, die für den Transistor
- 11 -
mit N-Kanal bestimmt ist, ist hingegen ziemlich hoch - um 10
3
Atome/cm - und gestattet, einen kleinen Drain-Source-Abstand für diesen Transistor zu erhalten.
Auf dieser Struktur ist eine Maske aus lichtempfindlichem Lack (Photoresist) gebildet, die in Figur 2 mit 5 bezeichnet ist und die Oxidschicht 4 nahezu vollständig bedeckt und von dieser nur einen kleinen Bereich 6 freiläßt, der über der Zone 3 liegt. Das Oxid der nicht geschützten Zone 6 wird dann durch chemische Ätzung abgetragen, so daß das darunterliegende Silicium freigelegt wird und anschließend ein direkter Kontakt auf dem Transistor mit N-Kanal hergestellt werden kann, der in der Zone 3 gebi1det wi rd.
Die Photoresist-Schutzmaske wird dann weggenommen, wonach mit der üblichen, sog. CVD-Technik (Chemical Vapor Deposition - Chemisches Aufdampfen) eine Schicht 7 aus polykristallinem Silicium gebildet wird (Fig. 3), die mittels des bekannten Diffusionsverfahrens mit N-Dotierstoffen sehr hoher Konzentration (N+) dotiert wird, beispielsweise Phosphor.
Anschließend wird auf einigen Bereichen der Schicht 7 aus polykristallinem Silicium eine Maske 8 aus Photoresist gebildet, und die nicht von dieser Schicht geschützten Teile werden durch selektives chemisches Ätzen abgetragen, so daß über der Schicht 4 aus Siliciumdioxid im Bereich über den Zonen 2 und 3 Teile aus polykristallinem Silicium 7A bzw. 7C (Fig. 4) und über dem Silicium der Zone 3, das durch die öffnung des Fensters im Ox^d freigelegt worden war, ein Teil 7B aus polykristallinem SiIIicium liegen. Die Teile 7A, 7C und 7B aus polykristallinem Silicium bilden die Gate-Elektrode des P-Kanal-Transistors bzw. die Gate-Elektrode des N-Kanal-Transistors bzw. die Drain-Elektrode des N-Kanal-Transistors.
Anschließend wird die Maske 8 abgenommen, worauf eine weitere Maske 9 aus Photoresist gebildet wird, die die gesamte Oberfläche der Zone 2 bedeckt. In bekannter Weise wird dann ein N-Dotierstoff, beispielsweise Arsen (As), mit einer Energie in das Silicium der Zone 3 durch Ionenimplantation eingebracht, die ausreicht, um nur das Gate-Dielektrikum zu durchdringen, welches über der Zone 3 liegt und nicht von polykristallinem Silicium bedeckt ist. In Figur 5 ist die Anwesenheit des N-Dotierstoffes mit gestrichelten Linien angedeutet.
Nachdem die Maske 9 abgenommen ist, wird eine weitere Maske 10 aus Photoresist gebildet, die die gesamte Oberfläche der Zone 3 bedeckt. Dann wird ein P-Dotierstoff, beispielsweise Bor (B) durch Ionenimplantation in das Silicium der Zone 2 mit einer Energie eingebracht, die ausreicht, um nur das Gate-Dielektrikum zu durchdringen, das über der Zone 2 liegt und nicht von polykristallinem Silicium bedeckt ist.
Nachdem auch die Maske 10 abgenommen worden ist, wird die Scheibe einer hohen Temperatur (um 1000° C) ausgesetzt, und zwar für eine Zeitdauer, die ausreicht, um eine Diffusion (Drive-in) der Dotierstoffe N und P, die zuvor implantiert worden waren, in die Zonen 3 bzw. 2 zu erlauben und um eine verhältnismäßig dicke Schicht 11 aus Siliciumdioxid zu bilden (Fig. 6). Diese Beaufschlagung mit hoher Temperatur erlaubt auch eine bessere Diffusion des N-Dotierstoffes im polykristallinem Silicium, und insbesondere im Bereich direkten Kontaktes diffundiert dieser Dotierstoff in das Silicium der Zone 3, die in direktem Kontakt mit dem Bereich 7B aus polykristallinem Silicium ist. Auf diese Weise ergeben sich in der Zone 3 zwei N-Diffusionszonen 12 und 13 mit hoher Dotierstoffkonzentration (N+), die die Drain-Zone bzw. die Source-Zone des N-Kanal-Transistors bilden; außerdem ergeben sich in der Zone 2 zwei P-Di ffusionszonen 14 und 15 hoher Dotierstoffkonzentrat!on (P ), die die Drain-Zone bzw. die Source-Zone des P-Kanal-Transistors bilden.
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Bei der in Fig. 6 gezeigten Struktur, die mit dem oben erläuterten, bekannten Verfahren hergestellt ist, haben beide Transistoren einen niedrigen Schwellenwert, der für den Transistor mit P-Kanal zwischen -0,7 V und -1 V und für den Transistor mit N-Kanal zwischen 0,7 V und 1 V liegt. Das erhält man jedoch durch die Anwendung unterschiedlicher Maßnahmen für die beiden Transistoren, nämlich für den Transistor mit N-Kanal durch die Dotierung N+ des polykristallinem Siliciums der Gate-Elektrode, so daß sich für diesen ein negatives Vpß ergibt, und für den Transistor mit P-Kanal durch eine niedrige Konzentration v©n N-Dotierstoffen in der Zone 2, in der dieser gebildet wird. Wie man den Zeichnungen entnimmt, kann auf diese Weise jedoch der Abstand zwischen der Drain-Zone und der Source-Zone des P-Kanal -Transi stors nicht so verkleinert werden wie der Abstand zwischen der Drain-Zone und der Source-Zone des N-Kanal-Transistors, der bei etwa 2,5 um liegt, wodurch sich für den Transistor mit P-Kanal größere Abmessungen und Ansprechzeiten ergeben. Da das polykristalline Silicium N+ dotiert ist, können außerdem keine direkten Kontakte zwischen dem polykristallinem Silicium und den Zonen des P-Substrates, beispielsweise der Drain-Zone 14 des P-Kanal-Transistors, vorhanden sein.
Nachstehend werden die Figuren 7-13 erläutert, die verschiedene Phasen des Verfahrens gemäß der Erfindung zeigen.
Die in Figur 7 gezeigte Struktur ist ähnlich der in Figur 1 dargestellten, da auch sie ein Substrat aus monokristallinem Silicium enthält, das mit N-Dotierstoffen dotiert ist und in dem eine Zone 2 zur Aufnahme des P-Kanal-Transi stors des CMOS sowSie eine mit P-Dotierstoffen dotierte Zone 3 für den N-Kanal-Transistor des CMOS ausgebildet sind. Außerdem ist eine Schicht 4 aus Siliciumdioxid vorhanden, die das Substrat 1 abdeckt und in der der dickere Teil das Felddielektrikum und der dünnere Teil das Gate-Dielektrikum bilden. Im Unterschied zu der Struktur der Figur 1 ist jedoch bei der Struktur gemäß Figur 7 die Konzentration von N-Dotierstoffen in der Zone 2 verhältnismäßig
-IA-
ORIGINAL INSPECTED
hoch, im typischen Fall im Bereich von 4 χ 10 bis 5 χ 10
Atome/cm , was bekanntlich dadurch erreicht werden kann, daß ein Substrat verwendet wird, was bereits eine hohe Konzentration von N-Dotierstoffen hat, oder daß ein Substrat mit einer niedrigen Konzentration von N-Dotierstoffen verwendet wird, bei dem die Oberflächendotierung durch Implantation von N-Dotierstoffen erhöht wird. Dadurch werden kleinere Abstände zwischen den aktiven Zonen auch für den P-Kanal-Transistör möglich.
Wie Figur 8 zeigt, wird auf dieser Struktur eine Maske 16 aus Photoresist gebildet, die die Oxidschicht 4 fast vollständig abdeckt und nur zwei kleine Bereiche 17 und 18 freiläßt, die über den Zonen 3 bzw. 2 liegen. Das Oxid der nicht geschützten Bereiche 17 und 18 wird dann durch chemische Atzung abgetragen, so daß das darunterliegende Silicium frei wird und die nachfolgende Ausbildung direkter Kontakte auf den Drain-Zonen der beiden Transistoren des CMOS möglich wird.
Die Schutzmaske 16 wird dann abgenommen, und es wird, wie Fig. 9 zeigt, eine Schicht 19 aus polykristallinem Silicium durch die CVD-Technik gebildet, wonach über dieser Schicht eine Schicht 20 aus metallischem Silizid wie etwa Tantal si 1izid gebildet wird, beispielsweise durch "Sputter"- (Aufstäub-) Technik. Dann wird auf einigen Bereichen der Si 1izid-Schicht 20 eine Maske 21 aus Photoresist gebildet, und werden die von dieser Schicht nicht geschützten Teile und die darunterliegenden Teile der Schicht 19 aus polykristallinem Silicium abgetragen, beispielsweise durch selektives chemisches Ätzen, so daß auf der Schicht 4 aus Siliciumdioxid und über den beiden Zonen 2 und 3 Streifen 19A, 2OA bzw. 19C, 20C aus polykristallinem Silicium und Silizid stehenbleiben (vgl. Fig. 10) und über dem Silicium der Zonen 2 und 3, das durch öffnung der beiden Fenster im Oxid freigelegt worden war, eine Schicht 19B aus polykristallinem Silicium und über dieser eine Schicht 20B aus Silizid liegen .
- 15 -
Nachdem die Maske 21 abgenommen ist, wird eine weitere Maske 11 aus Photoresist aufgebracht (Fig. 11), die die gesamte Oberfläche der Zone 2 bedeckt. Durch Ionenimplantation wird ein N-Dotierstoff, beispielsweise Arsen (As), in das Silicium der Zone 3 und in das polykristalline Silicium des Streifens 19c und eines Teils des Streifens 19B eingebracht. Dabei wird eine Implantationsenergie zwischen 60 und 200 KeV verwendet, die es dem Dotierstoff erlaubt, die nicht sowohl von dem Gate-Oxid als auch von dem Silizid (den Steifen 20c und einem Teil des Streifens 2QB) geschützten Teile zu durchdringen, nicht jedoch das Gate-Oxid unter den Streifen 19C und 19B aus polykristallinem SiIiei um.
Nachdem auch diese Maske 22 abgetragen ist, wird eine neue Maske 23 aus Photoresist gebildet (Fig. 12), die die gesamte Oberfläche der Zone 3 bedeckt. Durch Ionenimplantation wird ein P-Dotierstoff, beispielsweise Bor (B), in das Silicium der Zone 2 und in den Streifen aus polykristallinem Silicium 19A und zum Teil von 19B eingegeben. Dabei wird eine Implantationsenergie von etwa 40 KeV eingesetzt, die es, wie bei der oben beschriebenen Implantation von N-Dotierstoff, dem Dotierstoff erlaubt, die nicht sowohl von dem Gate-Oxid als auch dem Silizid (dem Streifen 20ä und einem Teil des Streifens 20B) geschützten Teile zu durchdringen, nicht jedoch, in das Gate-Oxid einzudringen, das unter den Streifen 19A und 19B aus polykristallinem Silicium liegt.
Nachdem auch die Maske 23 entfernt ist, wird die Scheibe einer hohen Temperatur (um 1000 C) ausgesetzt, und zwar für eine Zeit, die ausreicht, um eine Diffusion (Drive-in) der zuvor implantierten Dotierstoffe N und P zu erlauben und eine verhältnismäßig dicke Schicht 24 aus Siliciumdioxid zu bilden (Fig. 13). Die in die Zonen 19B2 und 19Bl aus polykristallinem Silicium implantierten Dotierstoffe diffundieren auch in die unter diesen liegenden Bereiche aus monokristallinem Silicium, mit denen sie im Kontakt sind. Damit ergeben sich in der Zone 3 zwei N-Di ffusionszonen 25 und 26 hoher Dotierstoffkonzentration
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(N+), die die Drain-Zone und die Source-Zone des N-Kanal-Transistors bilden, sowie in der Zone 2 zwei P-Diffusionszonen 2 7 und 28 hoher Dotierstoffkonzentration (P ), die die Drain-Zone und die Source-Zone des P-Kanal-Transistors bilden.
Bei der in Figur 13 gezeigten Struktur gemäß der Erfindung bestehen die Gate- und Drain-Elektroden der beiden Transistoren aus zwei übereinanderliegenden Schichten aus polykristallinem Silicium und aus Silizid. Die Gate- und Drain-Elektroden des N-Kanal-Transistors bestehen nämlich aus dem stark N-dotierten (N+) Streifen 19C bzw. 19Bl aus polykristallinem Silicium, über denen die Si 1izid-Streifen 2OC bzw. 2OB liegen, während die Gate- und Drain-Elektroden des P-Kanal-Transi stors aus den stark P-dotierten (P+) Streifen 19A bzw. 19B2 aus polykristallinem Silicium bestehen, über denen die Si 1izid-Streifen 20A bzw. 20B liegen.
Bei der Struktur gemäß der Erfindung ist damit das polykristalline Silicium der Gate-Elektrode des Transistors mit P-Kanal mit P-Dotierstoffen dotiert. Auf diese Weise ergibt sich für diesen Transistor sowohl ein niedriger Schwellenwert, weil Vpn positiv ist, als auch ein kleiner Abstand zwischen den aktiven Zonen 27 und 28, da man die N-Dotierstoffkonzentrat!on in der Zone 2, die diesen Transistor aufnimmt, hoch halten kann. Darüber hinaus kann man direkte Kontakte zwischen dem polykristallinem Silicium und dem monokristallinem Silicium vom Typ P erzielen. In der oben erläuterten Struktur wird nämlich ein direkter Kontakt auf der Drain-Zone des P-Kanal-Transistors erzeugt. Ferner ist festzustellen, daß die Diode, die sich in dem Streifen 19B aus polykristallinem Silicium bildet, der teilweise mit N-Dotierstoffen (19Bl) und teilweise mit P-Dotierstoffen (19B2) dotiert wird, zu keinen Problemen führt, da diese durch den darüberliegenden Streifen 2OB aus Silizid kurzgeschlossen ist. Bei der Struktur gemäß der Erfindung ist es daher möglich, Elektroden aus polykristallinem Silicium, die mit Dotierstoffen entgegengesetzten Typs dotiert sind, miteinander zu verbinden, ohne
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auf Verbindungsbrücken aus Aluminium zurückgreifen zu müssen, die die Kompaktheit der Struktur nachteilig beeinflussen würden .
über das beschriebene und dargestellte Ausführungsbeispiel für die Struktur und das Verfahren gemäß der Erfindung hinaus sind Abänderungen möglich, ohne dadurch den Erfindungsgedanken zu verlassen. So kann beispielsweise die Diffusion zur Bildung der aktiven Elemente der beiden Transistoren des CMOS in zwei getrennten Phasen ablaufen, wobei eine auf die Implantation vpn N-Dotierstoffen folgt, um die aktiven Elemente 19C, 19Bl, 25 und 26 des N-Kanal-Transistors zu bilden, und die andere auf die Implantation von P-Dotierstoffen folgt, um die aktiven Elemente 19A, 19B2, 27 und 28 des P-Kanal-Transistors zu bilden. Auch ist es möglich, andere Dotierverfahren als die Ionenimplantation und andere Masken als Photoresist zu verwenden.
Die Erfindung kann auch für jeden beliebigen CMOS-Prozeß verwendet werden, über das sog. "P-MuIden"-Verfahren hinaus, das oben erläutert wurde und in einem Substrat vom Typ N die Bildung einer Diffusionszone 3 vom Typ P zur Aufnahme des N-Kanal-Transistors CMOS enthält, kann die Erfindung beispielsweise auf sog. "N-Mulden"-Verfahren", "Doppelstreifen"-Verfahren ("twin-tab"-Verfahren) und epitaktische Verfahren angewendet werden. Diese Verfahren beinhalten die Bildung einer N-Diffusionszone im P-Substrat für den P-Kanal-Transistör (N-MuI-den-Verfahren) bzw. die Bildung von zwei Diffusionszonen vom Typ N und P in einem schwach dotierten Substrat vom Typ N bzw. P für den Transistor mit P-Kanal bzw. mit N-Kanal
i
(Doppelstreifen-Verfahren) bzw. die Bildung eines epitaktisehen Substrates vom Typ N" auf einem Substrat vom Typ N (oder P
auf P+) (epitaktisches Verfahren, das im allgemeinen mit dem Doppelstreifen-Verfahren gemeinsam angewendet wird).
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Claims (5)

  1. KAIX)R · WINKER · SCHMITTNIUSON · HIRSCH
    u.Z.: K 22 227SM/6 9. Januar 1985
    SGS-ATES Component! Elettronici S.p.A.
    Via C. Olivetti 2
    Agrate (Mailand), Italien
    Priorität: 10. Januar 1984 - Nr. 19086 A/84 - Italien
    Verfahren zur Herstellung komplementärer MOS-Transistoren ..iit
    niedriger Schwellenspannung in integrierten Schaltungen hoher
    Dichte sowie damit herstellbare Struktur
    Patentansprüche
    C
    il'. Verfahren zur Bildung eines Paares komplementärer MOS-Transistoren mit niedriger Schwel 1enspannung auf einem Substrat aus monokristallinem Silicium mit folgenden Verfahrensschritten:
    Bildung von zwei Zonen (2, 3) auf dem Substrat (1), von denen eine erste Zone (2) von einem ersten Leitfähigkeitstyp (N) und die zweite Zone (3) von einem zweiten Leitfähigkeitstyp (P) ist,
    Bildung einer sehr dicken Schicht aus isolierendem Material (4), welche das Feld-Dielektrikum darstellt und den Teil des Substrates bedeckt, der zwischen den beiden Zonen liegt,
    Bildung einer zweiten, sehr dünnen Schicht aus isolierendem Material (4), die das Gate-Dielektrikum bildet und die beiden Zonen bedeckt,
    - 2 BAD ORIGINAL
    Bildung einer Schicht (19) aus polykristallinem Silicium über den beiden Schichten aus isolierendem Material (4),
    gekennzeichnet durch die folgenden Verfahrensschritte:
    Bildung einer Schicht (20) aus metallischem Suizid auf der Schicht aus polykristallinem Silicium,
    selektive Abtragung der Schicht (20) aus metallischem Suizid und der darunterliegenden Schicht (19) aus polykristallinem Silicium zur Bildung von wenigstens den Gate-Elektroden (20A-C5 19A-C) der beiden Transistoren des Paares,
    Dotierung mit Dotierstoffen des ersten Leitfähigkeitstyps (N) des monokristallinen Siliciums der zweiten Zone (3) zur Bildung der aktiven Zonen (25, 26) eines ersten Transistors des Paares und wenigstens des Teiles (19Bl, 19C) der Schicht aus polykristallinem Silicium zur Bildung der Gate-Elektrode dieses ersten Transistors,
    Dotierung mit Dotierstoffen des zweiten Leitfähigkeitstyps (P) des monokristallinen Siliciums der ersten Zone (2) zur Bildung der aktiven Zonen (27, 28) des zweiten Transistors des Paares und wenigstens des Teiles (19A, 19B2) der Schicht aus polykristallinem Silicium zur Bildung der Gate-Elektrode des zweiten Transi stors.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Dotierung mit Dotierstoffen des ersten Leitfähigkeitstyps (N) und die Dotierung mit Dotierstoffen des zweiten Leitfähigkeitstyps (P) durch Ionenimplantation mit einer solchen Energie erfolgen, daß sowohl die nicht abgedeckten Teile der zweiten Schicht aus isolierendem Material (4) als auch das metallische Silizid (20A-C), welches das polykristalline Silicium (19A-B1-B2-C) bedeckt, durchdrungen werden.
  3. 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß vor der Bildung der Schicht (19) aus polykristallinem Silicium eine selektive Abtragung der zweiten Schicht aus isolierendem Material (4) durchgeführt wird derart, daß ein Teil wenigstes einer der Zonen (2, 3) freigelegt wird, wodurch die anschließend gebildete Schicht (19) aus polykristallinem Silicium einen direkten Ohmschen Kontakt mit diesem Teil herstellt.
  4. 4. Halbleiterstruktur eines Paares komplementärer MOS-Transistoren mit niedriger Schwellenspannung für integrierte Schaltungen hoher Dichte, umfassend
    ein Substrat (1) aus monokristallinem Silicium,
    eine erste Zone (2) eines ersten Leitfähigkeitstyps (N) auf dem Substrat (1) mit zwei Zonen (27, 28) eines zweiten Leitfähigkeitstyps (P), die die aktiven Zonen eines ersten Transistors des Paares bilden,
    eine zweite Zone (3) des zweiten Leitfähigkeitstyps (P) auf dem Substrat (1) mit zwei Zonen (25, 26) des ersten Leitfähigkeitstyps (N), die die aktiven Zonen des zweiten Transistors des Paares bilden,
    eine erste, sehr dicke Schicht aus isolierendem Material (4), die das Feld-Dielektrikum bildet und einen Teil des Substrates zwischen den beiden Zonen abdeckt,
    eine zweite, sehr dünne Schicht aus isolierendem Material (4Ϊ), die das Gate-Dielektrikum bildet und wenigstens die Teile der ersten Zone (2) und der zweiten Zone (3) bedeckt, die zwischen den aktiven Zonen (27, 28) des ersten bzw. des zweiten Transistors (25, 26) liegen,
    gekennzeichnet durch Elektroden (19A, 19B2, 19Bl, 19C) aus polykristallinem Silicium, die mit metallischem Suizid (2OA, 2OB, 20C) bedeckt sind und von denen wenigstens eine (19C, 19Bl) vom ersten Leitfähigkeitstyp (N) ist und das Gate-Dielektrikum (4) zwischen den aktiven Zonen (25, 26) des zweiten Transistors bedeckt, während wenigstens eine (19A, 19B2) vom zweiten Leitfähigkeitstyp (P) ist und das Gate-Dielektrikum (4) zwischen den aktiven Zonen (27, 28) des ersten Transistors abdeckt.
  5. 5. Struktur nach Anspruch 4, dadurch gekennzeichnet, daß wenigstens eine der Elektroden (19Bl, 19B2) aus polykristallinem Silicium einen direkten Ohmschen Kontakt mit einer Zone (27, 25) desselben Leitfähigkeitstyps herstellt.
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