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Baustein mit in einer Matrix angeordneten Speicher-FETs.
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Die Erfindung betrifft einen speziellen Baustein mit in einer Matrix
angeordneten Speicher-FETs, also FETs, die jeweils für sich eine Speicherfunktion
aufweisen. Der Baustein wurde insbesondere für wiederholt elektrisch programmierbare
und elektrisch löschbare Programmspeicher(REPROMs)eines Fernsprech-Vermittlungssystems
entwickelt; er eignet sich darüber hinaus jedoch auch für andere Anwendungszwecke,
z.B. für Festwertspeicher in Kleinstrechnern.
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Die Erfindung betrifft nämlich einen Baustein mit in einer Matrix
angeordneten Speicher-FETs, die jeweils ein in elektrischer Hinsicht floatendes
Substrat aus einem Halbleiter vom ersten Leitfähigkeitstyp und ein von außen steuerbares
Steuergate aufweisen, wobei das Steuergate kapazitiv jeweils auf ein allseitig von
einer Isolierschicht umgebenes und daher in elektrischer Hinsicht floatendes Speichergate
wirkt, wobei das Speichergate durch Influenz den Leitungszustand des unter ihm angebrachten
Kanalbereiches steuert, wobei das Speichergate -mittels einer Elektronen durch die
Isolierschicht saugenden, also den Fowler-Nordheim-Tunneleffekt auslösenden Mindest-Umladespannung
zwischen dem Steuergate und einem diese Elektronen liefernden oder ansaugenden Umladebereich
- umladbar ist, und wobei die Speicher-FETs auf einem einen Isolator darstellenden
Träger angebracht sind.
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Ein solcher Baustein ist bereits durch die einer Zusatzanmeldung entsprechenden
DT-OS 25 05 821 = VPA 75 P 6015 in Verbindung mit der dazu gehörenden Hauptanmeldung
DT-OS 24 45 078 = VPA 74/6187 bekannt. Diese beiden Offenlegungsschriften entsprechen
gemeinsam dem am 21.8.1975 erteilten luxemburgischen Patent 72 605. Bei diesem Baustein
floatet das Potential des Substrats während des Löschens, um eine Löschung, das
heißt Entladung,des dort vorher negativ geladenen Speichergate allein mittels des
Fowler-Nordheim-Tunnel effektes zu ermöglichen. Insbesondere dient das floatende
Substrat dazu, die Verlustwärme beim Löschen besonders gering zu machen, indem der
Drain (oder die Source) - bei gleichzeitig floatender Source (oder floatendem Drain)-
als Entladebereich ausgenutzt ist und indem ein Entladebereich-Substrat-Avalanchedurchbruch
durch Floaten des Substrats vermieden wird. Bei einer dazu überlagerten Entladung
mittels des Avalancheeffektes würden nämlich größere Ströme zwischen Entladebereich
und Substrat fließen, die zu hohen Verlustwärmen führen können. Wegen des floatenden
Substrats fließen jedoch während des Löschens insbesondere keine nennenswerten Avalanche-Ströme,
so daß dort entsprechend geringe Verlustwärmen erzeugt werden.
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Die Speicher-FETs dieses bekannten Bausteins sind wiederholt elektrisch
<insbesondere> mittels Kanalinjektion programmierbar unda mittels Fowler-Nordheim-Tunneleffekt
wieder löschbar.
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Die Speicher-FETs sind bei diesem bekannten Baustein auf einem einen
Isolator darstellenden Träger angebracht, um verschiedenartige Potentiale den verschiedenen
FETs des Bausteins, insbesondere einerseits den Speicher-FETs und andererseits den
FETs der Randelektronik, zuführen zu können. Es handelt sich hier also um einen
Baustein, dessen Speicher-FETs in der sogenannten SOS-Technik oder ESFI-Technik
hergestellt sind.
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Ein in ESwI-Technik (epitaxialer Siliziumfilm auf Isolator-Technik)
ist bereits in Fig. 6 der DT-OS 24 45 077 = VPA 74/6186 gezeigt. Als Träger kann
man verschiedene Isolatoren, z.B. Saphir oder S#inell, verwenden. dber die für sich
seit langem bekannte ESZ'i-Tec#k ~#rd z.3. auch in Electronics, 20. Febr. 1967,
171-176 sowie 25. Sept. 1972, 113-116 und 12.6.75, 115-1ZO berichtet. Danach werden
ESFI-FETs und SOS-FETs einzeln isoliert voneinander auf dem Träger angebracht, wobei
ihre dort sozusagen alleine durch die Kanalbereiche gebildeten Substrate flotten.
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insbesondere Es ist bereits bekannt, Isolationswannen, das heißt
eine oder auch mehrere, manchmal in Sperrichtung zusätzlich vorgespannte pn-b'bergänge,
zur Isolation zwischen verschiedenen Halbleiterbereichen zu ver'."enden. Solche
als Isolator verorendeten, sperrenden pn-Übergänge haben bekanntlich mehrere Nachteile.
Oft benötigen sie b0sti##te Vorspannungen. Ferner haben solche pn-Übergänge wegen
ihrer relativ großen Fläche eine beachtliche Eigenkapazität, welche in vielen Anwendungsfällen
stört, insbesondere weil sie die Arbeitsgeschwindigkeit der integrierten Transistoren
verkleinem. Es ist für sich bekannt, daß die ESFI-Technik und SOS-Techni! häufig
gestattet, eine ähnliche Isolationswirkung ohne die betreffenden Nachteile der pn-Übergänge
zu erreichen, vgl. Electronics, 25.9.1972, 114, linke Spalte "Why it's better" und
20. 2.1967, 171, "The growing complexity".
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Zum Beispiel durch DT-OS 2 513 207 = VPA 75 P 6039, welche den Figuren
22 - 25 im bereits genannten luxemburgischen Patent 72 605 entspricht, ist ein mittels
des Fowler-Nordheim-Tunneleffektes löschbaren Speicher-FET bekannt, bei dem das
Speichergate nur einen ersten Teil des Kanalbereichs bedeckt.
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Der nicht vom Speichergate bedeckte, restliche zweite Teil des Kanalbereichs
ist nur vom Steuergate bedeckt. Durch eine solche Zweiteilung das Kanalbereichs
kann das Sp# kergate beim Löschen auch übermäßig gelöscht werden, das heißt es kann
eine übermäßige Entladung zugelassen werden, vgl. die angegebene DT-OS. Die
übermäßige
Entladung unterscheidet sich von der normalen Entladung dadurch, daß bei normaler
Entladung das Potential des Speichergate angenähert gleich groß ist wie das Drainpotential,
falls das Drainpotential gleich groß wie das Sourcepotential und SteuergatQ#otential
ist; bei einer übermäßigen Entladung ist hingegen das Speichergatepotentlal unter
den gleichen Betriebsbedingungen stark abweichend von Drainpotential und hat eine
Polarität, die entgegengesetzt jener Polarität ist, die das Speichergate während
der vorhergehenden Aufladung, also Programmierung, aufwies. Ein im programmierten
Zustand negativ aufgeladenes Speichergate Weist also bei übermäßiger Entladung ein
positives Potential auf.
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Eine übermäßige Entladung stört insbesondere dann, falls der betreffende
Speicher-FET zwei normalerweise nichtleitende Zustände (two-normally-off-states)
aufweist, nämlich den soeben noch sperrenden Zustand bei normal entladenem Speichergate
und einen übermäßig sperrenden Zustand bei programmiert#m, das heißt au#-eladenen
Speichergate, vgl. die angegebene DT-OS 2 513 207. Dadurch, daß eine solche Zweiteilung
des Kanals vorgesehen ist, wird verhindert, daß durch übermäßige Entladung ein leitender
Zustand des gesamten Kanals auftritt, selbst falls eine normale Entladung, also
ein soeben noch sperrender Zustand durch die Löschung beabsichtigt war. Trotz übermäßiger
Löschung ist also ein two-no#ally-off-Betrieb möglich Speicher-FETs, welche normalerweise
in zwei sperrenden Zuständen betrieben werden, sind auch in der US-PS 3 728 695,
Fig. 3, angegeben - über eine Zweiteilung des Kanalbereichs und über die Vorteile
einer solchen Zweiteilung ist jedoch dort nichts angegeben. Außerdem ist in den
zuletzt genannten beiden Druckschriften nicht angegeben, daß die Speicher-FETs in
ESFI-Technik oder SOS-Technik hergestellt wären.
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Durch IEEE - ISSCC Febr. 1975, Seiten 110/111 ist bekannt, daß der
Source-Drain-Durchgriffstrom (punch-through-current),
der nahe jener
Schwellspannung auftritt, bei der ein stärkerer Source-Drain-Strom einsetzt, von
dem Verhältnis Kanallänge einerseits zu Sourcedicke und Draindicke andererseits
abhängt.
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Zur Verminderung solcher Durchgriffströme ist es danach günstig, die
Sourcedicke und Draindicke möglichst klein gegen die Kanallänge zu machen.
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Durch International Electron Device Meeting 1973, 160-163 ist bekannt,
daß die Source-Drain-Durchbruchss##pannung, bei der sich ein FET mit kurzem Kanal
wie ein bipolarer lateraler Transistor verhält und dabei zerstört wird, umso höher
ist, je kleiner die Sourcedicke und Draindicke im Vergleich zur Kanallänge ist.
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Es ist bereits durch die Anmeldung P 26 36 350.R = VPA 76 P 6198 und
P 26 36 802.5 = VPA 76 P 6200 vorgeschlagen, bei einem Speicher-FET die Source-Drain-Durchbruchsspannung
möglichst groß zu machen und die Durchgriffströme möglichst klein zu machen, indem
die unmittelbar an den Kanalbereich angrenzenden Teile des Drain und der Source
mit Hilfe besonderer übergangsbereiche zumindest dort möglichst dünn gemacht werden.
Die FETs weisen jedoch sonst dort im v b rtse n keine ähnlich dünnen Bereiche auf.
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In den beiden zuletzt genannten Anmeldungen sind auch Herstellungsverfahren
für zwei Kanalbereichsteile aufweisende Speicher-FETs angegeben. Zur Herstellung
des nur einen ersten Teil des Kanalbereichs bedeckenden Speichergate sind mehrere
Herstellungsschritte vorgeschlagen. Danach soll das Speichergate zunächst zu groß
hergestellt werden, so daß zunächst eine an sich zu große Halbleiterschicht den
gesamten Kanalbereich bedeckt. Erst nachdem die an den Kanalbereich unmittelbar
angrenzenden Teile von Drain und Source, z.B. durch Ionenimplantation hergestellt
sind, wird in einem weiteren Herstellungschritt durch Wegätzung das nur noch den
ersten Kanalbereichteil
bedeckende Speichergate endgültig aus der
Halbleit####### geformt.
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Durch die Offenlegungsschrift DT-OS 24 45 030 = VPA 74/1129 ist insbesondere
für die Anwendung von Diffusionsverfahren, sowie z.B. durch Journal Appl. Phys.
47 (April 1976) Nr. 4, 1716 bis 1718, insbesondere für die Anwendung von Ionenimplantation
vorgeschlagen beziehungsweise bekannt, daß man das Gate eines FET, beziehungsweise
die Maske zur Herstellung dieses Gate des FET, zur Freiätzung beziehungsweise zur
Dotierung von Source und Drain mit ausnutzen kann. Dadurch erreicht man eine gute
Justierung zu Source und Drain einerseits und den Kanten des betreffenden Gate andererseits,
so daß die Herstellungstoleranzen zur Erzeugung der Source und des Drain und damit
auch die Ausschußquote entsprechend niedrig werden.
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Unter "SOS-FETs" versteht man FETs, die auf Saphir als Träger angebracht
sind. Unter "ESFI-FETs" versteht man nicht nur solche, die auf Saphir als Träger
angebracht sind, sondern auch solche, die auf irgendeinem geeignetenen anderen Isolator
angebracht sind, z.B. auf Spinell. ESFI-FET ist also ein allgemeinerer Begriff als
SOS-FET.
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"Source" und "Drain" sind im folgenden entsprechend der Source-Drain-Stromrichtung
während der Programmierung der FETs definiert.
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Die Erfindung geht von dem eingangs genannten, wiederholt elektrisch
programmierbaren und elektrisch löschbaren Speicher-FET-Baustein aus, der aufgrund
seiner ESFI-Struktur bereits eine gute Isolation zwischen verschiedenen FETs aufweist
und daher gestattet, Spannungen verschiedener Polarität - und auch verschiedener
Amplitude - den verschiedenen FETs zuzuführen.
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Die Aufgabe der Erfindung ist, bei einem solchen ##i##### FET-Baustein
in ausgeprägter Weise eine hohe Betriebssicherheit und eine leichte Herstellbarkeit
gleichzeitig zu erreichen.
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Wegen der Betriebssicherheit sollen die Speicher-FETs nicht nur unempfindlich
gegen übermäßige Löschung sein. Auch die Erwärmung im Betrieb, insbesondere während
der Löschung, soll möglichst klein sein. Darüberhinaus sollen die Speicher-FETs
eine besonders hohe Source-jDrain#Durchbruchsspannung und besonders kleine Durchgriffsströme
aufweisen und daher selbst bei Anwendung kurzer Kanäle, von z.B. 2,5 /um Länge,
noch relativ betriebssicher sein im Vergleich zu den normalerweise üblichen, auf
einem einen Halbleiter darstellenden Träger angebrachten Speicher-FETs.
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Der Aufbau des Bausteins und insbesondere seiner Speicher-FETs soll
möglichst unkompliziert sein. Die Herstellung soll in möglichst wenigen Herstellungsschritten
mit relativ großen Justiertoleranzen bei entsprechend kleinen Ausschußquoten möglich
sein.
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Die Erfindung beruht also auf einer besonders geschickten Kombination
von Maßnahmen, welche - trotz relativ leichter Herstellbarkeit - dem Bausteinanwender
eine hohe Betriebssicherheit gegen Betriebsstörungen seiner elektrisch wiederholt
programmierbaren und elektrisch löschbaren F~stwertspeicher gewährt.
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Die Erfindung geht von der Erkenntnis aus, daß die Source-Drain-Strecken
von ESFI-FETs selbst bei kurzer Kanallänge ein recht hohes Verhältnis zwischen Kanallänge
einerseits und Draindicke und Sourceoticke andererseits gestatten, falls diese Source-Drain-Strecken
aus einer unmittelbar epitaktisch auf dem isolierenden Träger angebrachten, weniger
als 1 z.B. 0,5 /um, dicken Substratschicht hergestellt sind. ESFI-
Speicher-FETs,
die aus so dünnen Substratschichten hergestellt werden, weisen demnach nur kleine
Durchgriffsströme - also entsprechend geringe Verluste und Erwärmungen - sowie hohe
Source-Drain-Durchbruchsspannungen - also entsprechend hohe Sicherheit gegen Überlastungen
- auf.
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Ferner ist die Erwärmung des FET während der Löschung besonders gering,
wenn der Fowler-Nordheim-Tunneleffekt zur Löschung ausgenutzt wird. Gerade. ESFI-Speicher-FETs
eignen sich aber besonders gut zur Löschung mittels des Fowler-Nordheim-Tunneleffektes,
weil alle ESFI-FETs normalerweise in elektrischer Hinsicht floatende Kanalbereiche
aufweisen -bei ESFI-FETs werden ja die einzelnen FETs auf jeweils eigenen Substratschichtinseln
erzeugt, so daß die Kanalbereiche der verschiedenen FETs nicht mehr über eine zusammenhängende
leitende Schicht miteinander verbunden sind. ESFI-Speicher-FETs sind also schon
aufgrund ihrer ESFI-Struktur, insbesondere aufgrund des floatenden Kanalbereiches,
besonders gut zur Löschung mittels des Fowler-Nordheim-Tunneleffektes geeignet.
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Wie noch anahnd eines Ausführungsbeispiels gezeigt wird, ist darüberhinaus
die Herstellung der Speicher-FETs des erfindungsgemäßen Bausteins in besonders wenigen
Herstellungsschritten bei weitgehend relativ hohen Justiertoleranzen bei der Herstellung
möglich, obwohl - oder gerade weil - der Kanal zur Erhöhung der Betriebssicherheit
zweigeteilt ist.
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Die Erfindung geht also aus von einem Baustein mit in einer Matrix
angeordneten Speicher-FETs, die jeweils ein in elektri- -scher Hinsicht floatendes
Substrat aus einem Halbleiter vom ersten Leitfähigkeitstyp und ein von außen steuerbares
Steuergate aufweisen, wobei das Steuergate kapazitiv jeweils auf ein allseitig von
einer Isolierschicht umgebenes und daher in
elektrischer Hinsicht
floatendes Speichergate wirkt, wobei das Speichergate durch Influenz den Leitungszustand
des unter ihm angebrachten Kanalbereiches steuert, wobei das Speichergate - mittels
einer Elektronen durch die Isolierschicht saugenden, also dem Fowler-Nordheim-Tunneleffekt
auslösenden Nindest-Umladespannung zwischen dem Steuergate und einem diese Elektronen
liefernden oder ansaugenden Umladebereich - umladbar ist, und wobei die Speicher-FETs
auf einem einen Isolator darstellenden Träger angebracht sind.
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Der erfindungsgemäße Baustein ist dadurch gekennezichnet, daß die
den Drain, den Kanalbereich und die Source enthaltende, unmittelbar auf dem Träger
angebrachte Substratschicht, die dünner als 1 um ist, zumindest im Kanalbereich
von der das Speichergate umgebenden Isolierschicht bedeckt ist, daß das Speichergate
nur einen ersten Teil des Kanalbereiches bedeckt, daß über dem Speichergate und
über dem vom Speichergate nicht bedeckten restlichen, zweiten Teil des Kanalbereiches
das Steuergate angebracht ist, und daß alle in der gleichen Matrixdimension angebrachten
Steuergates gemeinsam eine zusammenhängende, leitende Steuergateschiene bilden,
die die Kanalbereiche der Speicher-FETs dieser Matrixdimension bedeckt.
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Die Erfindung wird anhand der Figuren 1 bis 4 näher erläutert, wobei
Fig. 1 die Schnittfläche bei einem Schnitt in der in Fig. 2 angedeutenen Ebene senkrecht
zur Bausteinoberfläche und Fig. 2 das gleiche Bausteinausführungsbeispiel in der
Draufsicht zeigen.
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Die Figuren 3 und 4 stellen Details der Fig. 2 dar und dienen nur
zur Erleichterung der Erklärung von Fig. 2.
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Der in Fig. 2 in der Draufsicht gezeigte Baustein enthält an sich
in einer Matrix angeordnete Speicher-FETs. Der U#oersichtlichkeit wegen sind hier
jedoch nur drei, also wenige Speicher-FETs gezeigt, vgl. den in Fig. 3 gezeigten
Auszug aus Fig. 2.
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Durch die Umrißlinien ist in Fig. 2 angedeutet, daß der Übersichtlichkeit
wegen in Fig. 2 nur ein Ausschnitt des Bausteins gezeigt ist.
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Die einzelnen Speicher-FETs enthalten jeweils ein in elektrischer
Hinsicht floatendes, durch die Kanalbereiche K = K2'/K1/K21' gebildetes Substrat
aus einem Halbleiter vom ersten Leitfähigkeitstyp, vgl. Fig. 1 und 2. Hier wurde
angenommen, daß es sich um n-Kanal-enhancement-Speicher-FETs handelt, die also einen
p-dotierten Kanalbereich K = K2"/K1/K2" aufweisen und die außerdem mittels Kanalinjektion
programmierbar sind.
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Die Speichergates weisen jeweils noch von außen steuerbare Steuergates
G2 beziehungsweise G2' auf, wobei das Steuergate G2, vgl. Fig. 1 und 2, jeweils
den gesamten analbereich K = K2t/ X1/K2" bedeckt. Alle Steuergates der gleichen
Matrixdimension, also z.B. in der gleichen Zeile der Matrix, sind gemeinsam durch
eine zusammenhängende, leitende Steuergateschiene G9' gebildet, vgl. Fig. 2. Diese
Steuergateschiene G2' bedeckt also - abgesehen von den Sourcen, den Drains und von
sonstigen äußeren Verbindungen - die Speichergates der verschiednen Speicher-FETs
der gleichen Matrixdimension.
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Das Steuergate G2, also auch die Steuergateschiene#G2', wirkt kapazitiv
auf das jeweils zwischen dem Steuergate und dem Kanalbereich angebrachte, allseitig
von einer Isolierschicht 1s1/Is2, z.B. aus Si02, umgebene Speichergate G1, vgl.
Fig. 1.
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Da in Fig. 2 die einzelnen Speichergates G1 zunächst schwer erkennbar
sind, wurde in Fig. 4 die Lage der Speichargates G1 der drei in Fig. 2 gezeigten
Speicher-F>-s verdeutlicht.
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Diese Speichergates G1 steuern durch Influenz den Leitungszustand
des unter dem betreffenden Speichergate angebrachten ersten Kanalbereichs K1 - allerdings
nicht den restlichen, hier aus zwei Abschnitten bestehenden zweiten Teil des Kanalbereichs
K21/K2#?. Der zweite Teil des Kanalbereichs K2'/K2" wird nur vom Steuergate G2,
das heißt also von der Steuergateschiene G2' bedeckt. Der Kanalbereich K2'/K1/K2"
wird also teilweise vom Speichergate G1, teilweise aber direkt vom Steuergate G2
gesteuert.
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Die den Drain D, den Kanalbereich K2'/K1/K2" und die Source S enthaltende
Substratschicht ist unmittelbar epitaktisch auf dem Träger Saph angebracht. Dieser
Träger wird durch einen Isolator, z.B. durch Saphir, gebildet. Es handelt sich hier
also um in ESFI-Techn'k hergestellte Speicher-FETs. Die in Fig. 4 erkennbare Substratschicht
D/K/S ist dünner als 1 µm, z.B. 0,5 bis 0,7 Zum. So dünne Substratschichten haben
den Vorteil, daß die Dicke der Source S und des Drain D, vgl. Fig. 1, klein ist
im Verhältnis zur Länge des Kanals K = K'/KI/K2'1.
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Wenn#man die Länge des Kanals K z.B. 4 um wählt, dann ist das Verhältnis
von Kanallänge zur Draindicke bzw. zur Source-Dicke z.B. etwa 1:8, so daß vorteilhafter
Weise der Durchgriffstrom sehr klein und die Source-Drain-Durchbruchsspannung beachtlich
groß ist, trotz der hier besonders kleinen Kanallänge.
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Das Speichergate G1 ist, wie später noch detaillierter erläutert wird,
mittels des Nordheim-Tunneleffektes umladbar, das heißt aufladbar oder löschbar.
Um das Speichergate umzuladen, wird eine Spannung zwischen dem Steuergate G2 einerseits
und zumindest einem der beiden Anschlußbereiche S oder D anderereits in für sich
bekannter Weise angelegt, vgl. z.B.
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Journal Appl. Phys. 40 (Jan. 1969) 278-283.
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Die Umladung des Speichergate G1 in entgegengengesetzte Richtung -
das heißt die Aufladung, falls mittels Fowler-Nordheim-Tunneleffekt entladen wird;
oder die Entladung, falls mittels Fowler-Nordheim-Tunneleffekt aufgeladen wird -
kann z.B. mit der Hilfe des Avalanche-Effektes oder z.B. mit Hilfe der Kanalinjektion
in jeweils für sich bekannter Weise erfolgen.
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Bei dem in Fig. 2 gezeigten Beispiel weisen die Drain-nahen Kanalbereiche
unter dem Speichergate.G1 jeweils Verengungen V auf, also Kanalinhomogenitäten,
welche bekanntlich die Anwendung der Kanalinjektion erleichtern, vgl. die DT-OS
24 45 079 = VPA 74/6188 welche ebenfalls mit dem bereits genannten luxemburgischen
Patent 72 605 korrespondiert. Die Kanalinjektion eignet sich wegen der derzeit häufig
bevorzugten Si02-Isolierschichten insbesondere dazu, Elektronen im Kanalbereich
K1 so aufzuheizen, daß sie diesen Kanalbereich K1 verlassen, die Isolierschicht
Is1 durchdringen und das Speichergate G1 umladen können. Die Kanalinjektion eigent
sich also inbesondere um ein vorher ungeladenes Speichergate G1 negativ aufzuladen
oder um ein vorher positiv aufgeladenes Speichergate G1 zu entladen. Falls man in
dieser Weise mit Hilfe der Kanalinjektion das Speichergate umlädt, kann mit Hilfe
des Fowler-Nordheim-Tunneleffektes das nun entladene Speichergate wieder positiv
aufgeladen werden indem mit Hilfe des Fowler-Nordheim-Tunneleffektes Speichergateelektronen
zu einem Umladebereich, z.B. zur Source S hin@@bfließen - oder das nun negativ geladene
Speichergate wieder entladen werden, wieder indem mit Hilfe des Fowler-Nordheim-Tunneleffektes
Speichergateelektronen zu einem solchen Umladebereich, z.B. zu Source S hin, abfließen.
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Der zur Umladung, das heißt Aufladung oder Entladung, des Speichergate
G1 evtl. ausgenutzte Avalanc%#-Effekt kann z.B.
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durch. einen Durchbruch zwischen Drain D und ran.a'berel ch K erzeugt
werden, indem man die entsprechenden Spar#urgen zwischen
Drain
D und Source S anlegt - der pn-tJ#ergang zwischen Source S und Kanal K ist dann
nämlich durchlässig. Falls man diesen drainseitigen Avalanche-Effekt ausnutzt, also
zur Aufheizung von die Umladung des Speichergate G1 bewirkenden Ladungen ausnutzt7
dann muß allerdings das Speichergate G1 - anders als in Fig. 1 und 2 gezeigt ist,
bis ganz nahe an den Drain D heranreichen. Es soll also möglichst kein Abschnitt
K2' oder nur ein vernachläßigbar kleiner Abschnitt K2t des zweiten Kanalbereichteils
zwischen dem Drain D und den vom Speichergate gesteuerten ersten Kanalbereich liegen.
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Ist der Abschnitt K2' vernachläßigbar klein oder nicht vorhanden,
dann können mit Hilfe des Avalanche-Effektes sowohl aufgeheizte Löcher als auch
aufgeheizte Elektronen zur Umladung des Speichergate G1 ausgenutzt werden. Legt
man ein entsprechend positives Potential an das Steuergate G2, dann werden Elektronen
vom durchbrechenden pn-übergang zum Speichergate G1 gesaugt. Auf diese Reise kann
man also ein vorher positiv aufgelade#es Speichergate G1 entladen oder ein vorher
entladene; Speichergate G1 negativ aufladen. - Legt man hingegen ein entsprechend
negatives Potential an das Steuergate G2, dann werden Löcher vom durchbrechenden
pn-Ubergang zum Speichergate G1 gesaugt. Auf diese Weise kann man also ein vorher
negativ aufgeladenes Speichergate G1 entladen oder ein vorher entladenes Speichergate
G1 positiv aufladen.
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Der Avalanche-Effekt ist also bei Verwendung von SiO2 als Isolierschicht
Is1 im allgemeinen vielseitiger als die Kanalinjektion verwendbar. Die Kanalinjektion
hat jedoch im Vergleich mit dem Avalanche-Effekt den Vorteil, daß - jedenfalls bei
Kanallängen unter 8 Xum - deutlich niedrigere Source-Drain-Spannungen zu Umladung
des Speichergate G1 notwendig sind.
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Den FoWler-No rdhe in-TUlrnal e ff ek-t kann man auch da zu verwenden,
Elektronen vom Umladebereich, z.B. von der Source S, durch die
Isolierschicht
Is1 zum Speichergate G1 zu saugen, Indem Spannungen entsprechender Polarität zwischen-
dem betreffenden Umladebereich und den Steuergate C-2 angelegt werden. Unabhängig
davon, ob der Avalanche-Effekt, wie beschrieben, zur Umladung mittels Löcher oder
zur Umladung mittels Elektronen ausgenutzt wird, kann man den Fowler-Nordheim-Tunneleffekt
zur Umladung in entgegengesetzter Richtung ausnutzen, indem man mittels des Fowler-2Tordheim-Tumeleffektes
Elektronen vom Umladebereich zum Speichergate hin saugt oder vom Speichergate weg
zum Umladebereich hin saugt. Es ist dazu jeweils die saugende Spannung zwischen
dem Umladebereich und dem Steuergate mit der das Saugen bewirkenden Polarität anzulegen.
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Falls der Fowler-Nordheim-Tunneleffekt dazu ausgenutzt werden soll,
um Elektronen vom Umladebereich zum Speichergate zu saugen, dann sollte der betreffende
Umladebereich, z.B.
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die Source S, bevorzugt n-dotiert sein. Das Speichergate G1 kann dann
jedoch beliebig, also n- oder p-dotiert sein.
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Falls hingegen Elektronen vom Speichergate zum Umladebereich mit Hilfe
des Fowler-Nordheim-Tunneleffektes gesaugt werden sollen, dann sollte das Speichergate
bevorzugt n-dotiert sein.
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Der betreffende Umladebereich, zu dem hin die Elektronen gesaugt werden,
kann dann jedoch beliebig, also n- oder p-dotiert sein.
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Als Umladebereich eignet sich bei Ausnutzung des Fowler-Nordheim-Tunneleffektes
nicht nur die Source S und der Drain D, sondern oft auch der Kanalbereich K - und
zwar selbst dann, wenn dieser Kanalbereich K p-dotiert ist. Falls der an sich floatende
Kanalbereich K als Umladebereich ausgenutzt werden soll, kann ins- besondere ein
solches Potential an den Drainoderandie Source werden ange egtV'%a der Kanalbereich
K zumindest v betreffenden Drain und/oder Source hin einen durchlässigen pn-iibergang
aufweist, so daß über diesen pn-Übergang die das Speichergate G1 umladenden Fowler-Nordheim-Tunneleffekströme
fließen können.
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Bei dem erfindungsgemäßen Baustein bedeckt das Speichergate jeweils
nur einen ersten Teil K1 des Kanals K. Der Forler-Nordheim-Tunneleffekt kann also
zur Umladung über den Kanalbereich K als Umladebereich ausgenutzt werden, falls
zwischen dem Kanalbereich K1 über den betreffenden (durchlässigen) pn-Übergang eine
leitende Verbindung zum betreffenden Anschlußbereich S und/oder D besteht. Das setzt
voraus, daß zumindest entweder der Abschnitt Y2' oder der Abschnitt K2" entweder
nicht vorhanden ist oder während dieser Umladung in seinem leitenden Zustand ist.
Dies ist oft der Fall.
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Falls dies jedoch nicht der Fall sein sollte, dann müssen zusätzliche,
besondere Maßnahmen getroffen werden. Ein Beispiel für solche zusätzliche Maßnahmen,
falls z.B. sowohl K21 als auch @2" nicht verschwindend klein sind, stellt die Anbringung
eines für sich leitenden Lappens L an jedem Speichergate dar, vgl. Fig. 2 und 4,
wobei dieser Lappen L leitend mit dem Speichergate G1 verbunden ist. Der Lappen
L grenzt hier an die Source S bzw an die die Sourcen S verschiedener Speicher-FETTE
miteinander verbindende Spaltenleitung S' an. Der Lappen sollte zur Vermeidung eines
zum zweiten Kanalbereichteil K211 parallelen, parasitären Kanals den zweiten Kanalteil,
hier K2", nicht bedecken, da dieser parasitäre Kanal den zweiten Kanalteil S2" oft
unerwünscht überbrücken könnte. Da der Lappen L leitend mit dem Speichergate G1
verbunden ist, kann der Fowler-Nordheim-Tunneleffekt nun zur Umladung des Speichergate
über den Lappen L und die Source S beziehungsweise Spaltenleitung S t dienen. In
diesem Fall stellt also die Source S beziehzngsweise die Spaltenleitung S' den timladebereich
dar, über den die Fowler-Nordheim-Tunneleffektumladung des Speichergate erfolgt.
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Den betreffenden Lappen L kann man, statt 1 ihn an die Source S beziehungsweise
Spaltenleitung S' angrenzen zu lassen, auch an den Drain D angrenzen lassen, so
daß dann die Umladung des Speicher-
gate über den Lappen und über
den Drain D als Umladebereich erfolgen kann.
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Die Ausnutzung der Source S - oder des Drain D - als Umladebereich
ist ohne Anbringung eines Lappens L möglich, falls das Speichergate unmittelbar
an den betreffenden Umladebereich angrenzt, das heißt falls der Abschnitt K2 - oder
der Abschnitt K2' - verschwindend klein oder nicht vorhanden ist. In diesem Fall
kann der Fowler-Nordheim-Tunneleffekt unmittelbar zwischen den benachbarten Kanten
des betreffenden Umladebereichs einerseits und des Speichergate G1 andererseits
ausgenutzt werden.
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Grundsätzlich kann der Speicher-FET einen p-Kanal oder auch einen
n-Kanal aufweisen. Verwendet man einen p-Kanal, dann kann man zur Programmierung
des Speicher-FET, das heißt zur Aufladung seines Speichergate G1, insbesondere das
schon vielfach für sich verwendete SAMOS-Prinzip ausnutzen, vgl. auch DT-OS 2 129
181. Falls man hingegen einen n-Kanal anbringt, kann man insbesondere die nur relativ
geringe Betriebsspannungen benötigende Kanalinjektion zur Umladung des Speichergate
in der einen Richtung und den Fowler-Nordheim-Tunneleffekt zur Umladung in der entgegengesetzten
Richtung ausnutzen, vgl. die bereits zitierte DT-OS 2 505 821.
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Falls die betreffende Matrix auf dem Baustein eine Speichermatrix
darstellt, die pro Speicherzelle jeweils nur den Speicher-FET enthält, dann ist
es günstig, den Speicher-FET jeweils im two-normall><-off-Betrieb, also so
zu betreiben, daß er einerseits im programmierten Zustand, das heißt bei Aufladung
seines Speichergate, den Kanalbereich K1 übermäßig sperrt. Andererseits im gelöschten
Zustand, das heißt bei normal entladenem oder bei übermäßig entladenem Speichergate,
soll der Kanal K immer noch nichtleitend sein, falls nicht ein
entsprechendes,
positives Lesepotential dem Steuergate G2 beziehungsweise der Steuergateschiene
G2' zugeführt wird.
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Grundsätzlich ist ein solcher two-normally-off-Betrieb bei einem n-Kanal-Speicher-FET
und auch bei einem p-Kanal-Speicher-FET durchführbar. Bei einem p-Kanal-Speicher-FET
hat man, z.B. mittels Fowler-Nordheim-Tunneleffekt, das Speichergate G1 beim Programmieren
positiv aufzuladen und, z ß. mittels Avalanche-Effekt oder Fowler-Nordheim-Tunneleffekt,
beim Löschen zu entladen. Bei einem n-Kanal-Speicher-FET hat man, z.B. mittels Kanalinjektion
oder Fowler-#ordheim-Tunneleffekt, das Speichergate Gl beim Programmieren negativ
aufzuladen und, z.B. mittels Avalanche-Effekt oder Fowler-Nordheim-Tunneleffekt,
beim Löschen zu entladen.
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Grundsätzlich ist es sogar möglich, unabhängig vom Kanaltyp das Speichergate
G1 mittels des Fowler-Nordheim-Tunneleffektes sowohl aufzuladen als auch zu entladen
- wobei sowohl eine positive als auch eine negative Aufladung des Speichergate grundsätzlich
zulässig ist. Die zur Umladung angelegten Spannungen müssen daher zur Aufladung
die eine Polarität und zur Entladung die entgegengesetzte Polarität aufweisen. Die
Anwendung des Avalanche-Effektes oder der Kanalinjektion für eine dieser beiden
Umladungen ist jedoch häufig dann empfehlenswert, falls nur wenige Speicher-FETs
des Bausteins gleichzeitig umzuladen sind, so daß die Aufheizung des Bausteins beziehungsweise
seiner Speicher-FETs relativ gering ist. Die Kanalinjektion und oft auch der Avalancheeffekt
gestatten nämlich häufig relativ kurze Umladungsdauer. Die Anwendung des Fowler-Nordheim-Tunneleffektes
empfiehlt sich aber insbesondere dann, falls viele Speicher-FETs gleichzeitig umgeladen
werden sollen - falls also z.B. sämtliche Speicher-FETs gleichzeitig entladen werden
sollen, weil bei diesem Effekt nur relativ kleine Verlustwärmemengen entstehen.
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Auf dem gleichen Baustein kann auch noch die Randelektronik der Matrix
angebracht werden und zwar z.B. wieder in ESFI-Technik.
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Die Herstellung des Speicher-FET in dem erfindungsgemäßen Baustein
ist besonders einfach, da dazu nur wenige Herstellungsschritte bei im allgemeinen
relativ großen Justiertoleranzen erforderlich sind, obwohl der Kanal K dabei kurz
gemacht werden kann: Auf dem Isolator Saph, z.B. auf Saphir, wird diejenige Substratschicht
epitaktisch aufgebracht, aus welcher später die Drains D, die Kanalbereiche K und
die Sourcen S - sowie evtl.
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nicht zu den Speicher-FETs gehörende sonstige Bausteinteile, z.B.
die Spaltenleitung S' - gebildet werden soll, vgl. Fig. 3.
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Die Substratschicht soll dirner als 1 /um sein, z.B. 0,5 - 0,7 gum
dick, vgl. Fig. 1.
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Durch Frei ätzung erzeust man dann die Form der Drains D, der Kanalbereiche
K, der Sourcen 5 - und evtl. der zusätzlichen Bausteinteile, hier S' - vgl. Fig.
3, indem man alle übrigen Substratbereichteile wieder wegätzt. Durch die gleiche
Ätzung können bereits die in Fig. 3 und 2 erkennbaren Verengungen V der Kanalbereiche
hergestellt werden, falls solche Verengungen V vorgesehen sind.
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Die so geformten Substratbereiche kann man nun bereits dotieren; man
kann dazu z.B. eine p-Dotierung anbringen, falls die Speicher-FETs n-Kanäle aufweisen
sollen. Man kann jedoch die so geformten Substratbereiche auch n-dotieren, falls
die Speicher-FETs p-Kanäle aufweisen sollen. Durch diese Dotierung erzeugt man nämlich
die später in den Kanalbereichen vorhandene Dotierung - die Dotierungen der Drains,
der Sourcen und der sonstigen Bausteinteile, hier S', kann man während späteren
Herstellungsschritten herstellen, worauf noch später eingegan3en wird.
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Auf die vorläufig einheitlich dotierten, geformten Substratbereiche
kann man dann die in Fig. 1 gezeigte Isolierschicht Is1 aufwachsen lassen, welche
später insbesondere zwischen den Speichergates G1 und den Kanalbereichen K liegen
soll.
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Auf die Isolierschicht Isl läßt man dann jene Schicht aufwachsen,
aus welcher später die Speichergates G1 der Speicher-FETs hergestellt werden sollen.
Diese Schicht kann z.B. durch mittels Diffusion dotiertes, polykristallines Silizium
gebildet werden. Durch anschließendes Wegätzen aller übrigen Schichtbereiche kann
man die Speichergates G1 formen - im vorliegenden Beispiel zusammen mit den leitenden
Lappen L -wobei z.B. die in Fig. 4 gezeigten Formen und die in Fig. 2 gezeigten
Positionen über den Kanalbereichen K gewählt werden. Falls Lappen L angebracht sind,
sollten diese Lappen, #?&t#r ttC# wie in Fig. 2 gezeigt ist, möglichst dieVUmladebereiche,
z.B.
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die Sourcen S und/oder z.B. die dort gezeigte, mit den Sourcen verbundene
Spaltenleitung S',*#umindest geringfügtig überlappen. Durch diese Überlappung kann
nämlich die Justiertoleranz für die Formung und Positionierung der Speichergates
G1 und der Lappen L größer gewählt werden, alslwenn man eine Angrenzung der Lappen
L an die Umladebereiche erreichen will. Bei dem in den Figuren gezeigten Beispiel
ist außerdem oft günstig, die Länge des Abschnitts K2' des zweiten Kanalteils nicht
zu klein zu wählen, um höhere Justiertoleranzen zulassen zu können, wenngleich dadurch
die Source-Drain-Programmierspannung ansteigt. Weiter unten wird jedoch noch darauf
eingegangen, wie man enge Justiertoleranzen zum Teil vermeiden kann, selbst wenn
man die Länge des Abschnitts K2' absichtlich verschwindend klein macht.
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Auf die Speichergates G1 - sowie, falls vorhanden, auf die Lappen
L, läßt man dann die Isolierschicht Is2, vgl. Fig. 2, aufwachsen, welche später
insbesondere die Steuergateschiene G2' von den Speichergate G1 - ggfs. auch von
den Lappen L -
*) bildenden Substratbereiche
trennen soll. Die Dicke
der Isolierschicht Isl wählt man z.B. zwischen 450 bis 700 i, und die Dicke der
Isolierschicht T z.B.1200 OA.QJe dünner die Isolierschicht 1s2 im Vergliech zur
Isolierschicht Is1 ist, umso stärker ist die kapazitive Kopp-
lung zwischen der Steuergateschiene
G2' und den Speichergates G1 im Vergleich zur kapazitiven Kopplung insbesondere
zwischen den Steuergates G1 und den ersten Teilen K1 der Kanalbereiche K; - und
umso niedrigere Spannungen braucht man zum Betrieb der Speicher-FETs. Die Isolierschicht
1s2 dicker (z.B. 1000 A) als die Isolierschicht 1s1 (z.B. 450 i) zu machen, gestattet
jedoch, parasitäre Umladungen über die Isolierschicht Is2 zu vermeiden, sowie häufig
die Herstellung des Bausteins zu vereinfachen: z.B. kann die Isolierschicht Is2
auch im Bereich der Randelektronik des Bausteins hergestellt werden und dort - als
relativ dicke Isolierschicht -zur Isolierung der Gates der dortigen FETs von deren
Kanalbereichen dienen. Die oft erwünschte Vergrößerung der kapazitiven Kopplung
zwischen der Steuergateschiene G2' und Speichergates GN kann auch durch Vergößern
der sich überlappenden Flächen dieser beiden Teile erreicht werden; insbesondere
kann man die Fläche der leitenden Schicht zwischen dem Lappen L und dem Speichergate
G1 hierzu möglichst groß machen, vgl. Fig. 2 und 4.
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Auf die Isolierschicht 1s2 bringt man anschließend diejenige Schicht
auf, aus welcher später die Steuergateschiene G2' hergestellt werden soll. Diese
Schicht kann z.B. durch polykristallines Silizium gebildet werden. Durch anschließendes
Weg ätzen der übrigen Schichtteile kann man schließlich aus dieser Schicht die Steuergateschiene
G2' formen. Ihre Breite kann vorteilhafterweise gleich groß wie die Länge des Kanalbereiches
K sein, z.B. 4 /um. Um die Leitfähigkeit der Steuergateschiene G2' zu erzeugen,
kann man sie aus polykristallinem Silizium herstellen und zusätzlich dotieren.
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Eine besonders vorteilhafte Weise, die Dotierung der Steuergateschiene
G2' herzustellen, wird durch Ionenimplantation ermöglicht. Man kann nämlich nach
der Formung der Steuergateschiene G2' durch Ionenimplantation mit entsprechend hohen
Ionen-Beschleunigungsspannungen gleichzeitig sowohl die Steuergateschiene G2' dotieren,
als auch die Dotierung der Sourcen S und Drains D, und zwar durch die Isolierschichten
Is1/Is2 hindurch, herstellen. Hierzu dotiert man die Steuergateschiene G2' mit der
gleichen Ionenart, z.B. mit Bor oder mit Phosphor, mit welcher man auch die Drains
und die Sourcen dotieren will. Die Ionenimplantation in die Sourcen und in die Drains
erfolgt also durch die Isolierschichten Is1/Is2 hindurch. Falls die Speicher-FETs
n-Kanäle aufweisen sollen, implantiert man Donatoren, z.B. also Phosphorionen. Diese
Herstellungsweise der Dotierung der Sourcen, der Drains und der Steuergateschiene
G2 hat zusätzlich den Vorteil, daß die pn-Übergänge zwischen den Drains und Kanalbereichen
sowie zwischen den Sourcen und Kanalbereichen jeweils durch die Umrißlinien der
Steuergateschiene G2' festgelegt werden. Es handelt sich hier also um eine selbstjustierende
Herstellungsweise der Drains und der Sourcen, wodurch die Toleranzen der hergestellten
Speicher-FETs entsprechend klein sind, obwohl die Justiertoleranzen der für die
Herstellungschritte benötigten Masken relativ groß bleiben können.
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Es ist jedoch auch möglich, mit Hilfe der gleichen Maske,nämlich mit
jener ~mit der man die Steuergateschiene G2' formt die Isolierschichten Is1/Is2
insbesondere über jenen, später die Drains bildenden Substratbereichen und Sourcen
wegzuätzen, um mit Hilfe einer anschließenden Diffusion die Drains und die Sourcen
sowie die Dotierung der Steuergateschiene G2' herzustellen.
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Die verschiedenen gezeigten Möglichkeiten der Herstellung des in der
Figur gezeigten Aüsführungsbeispiels sind alle relativ wenig aufwendig, so daß der
erfindungsgemäße Baustein entsprechend einfach hergestellt werden kann. insbesondere
ist für die Formung der Speichergates G1 nicht notwendig, zunächst nicht nur die
den ersten Kanalbereichteil K1 bedeckenden Speichergates G1, sondern größere, jeweils
die gesamen Kanalbereiche K bedeckende, die später geformten Speichergates G1 nur
enthaltonde Halbleiterschichten herzustellen und mittels dieser größeren Halbleiterschichten
als Maske zu implantieren, wie früher bereits vorgeschlagen wurde, vgl. P 26 36
350 und P 26 35 802. Dadurch, daß man nämlich die Dotierung der Sourcen und Drains
und der evtl. damit zusanimenhängenden sonstigen usteinteile nicht schon nach der
Herstellung dieser jeweils die ganzen Kanalbereiche bedeckenden Halbleiterschlchten
herstellt, sondern dadurch, daß man die Dotierung der Drains und Sourcen erst nach
der Formung der Steuergateschiene G2' herstellt, kann man auf die vorübergehende
Herstellung der jeweils den ganzen Kanalbereich bedeckenden Halbleiterschichten
verzichten. Stattdessen kann man nämlich sofort -und nicht erst später aus der betreffenden
Halbleiterschicht -das Speichergate G1 und zusätzlich den evtl. angebrachten Lappen
L formen und die Dotierung der Sourcen und Drains erst nach der Formung der Steuergateschiene
SZ' herstellen. Der erfindungsgemäße Baustein ist also auch hinsichtlich der Speichergates
G1 besonders einfach herstellbar.
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Falls die Speichergates G1 direkt an die Hauptstrecken-Anschlußbereiche,
also direkt an die Drains D oder an die Sourcen S, angrenzen sollen - das heißt
wenn entweder die Abschnitte g2' oder die Abschnitte K2" nicht vorhanden sein sollen
-wobei die betreffenden Anschlußbereiche rrl. ch als Umladebereiche dienen sollen,
dann kann man trotzdem wen erfindungsgemäßen Baustein mit wenigen #erstellungsschrltten
bei hohen zulässigen Justiertoleranzen herstellen:
In diesem Falle
formt man die Speichergates G1 nicht sofort auf ihre endgültige Größe, sondern man
formt die betreffenden Halbleiterschichten zunächst so, daß sie jene flauptstreckenanschlußbereiche
D oder S zunächst mindestens teilweise bedecken, an die die Speichergates G1 später
direkt angrenzen sollen. Falls also die Abschnitte K2' nicht vorhanden sein sollen,
dann formt man diese, später die Speichergates G1 bildenden Halbleiterschichten
zwar an jenen Kanten, welche an die Abschnitte K2" angrenzen, in für die Speichergates
G1 endgültigen Weise,-jedoch an jenen Kanten, welche an die Anschlußbereiche D angrenzen
sollen, erst später, indem man zunächst diese Halbleiterschichten dort größer als
endgültig bei den Speichergates gewünscht macht - die betreffenden Kanten der Speichergates
G1 sollen in diesem Falle also, vgl. Fig. 2, z.B. jeweils b is zur Mitte über die
betreffenden Anschlußbereiche D reichen. Anschließend stellt man über diesen Halbleiterbereichen
die Isolierschicht Is2 und die Steuergateschiene G2', z.B. wie oben beschrieben,
her.
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Nach der Formung der Steuergateschiene G2' ätzt man mit Hilfe der
gleichen Maske, mit welcher man die Steuergateschiene G2' formte, insbesondere jeweils
über den später die Drains D und Sourcen S bildenden Substratbereichen die Isolierschicht
Is2 und 1s1 sowie jene Teile der Halbleiterschichten weg, welche die späteren Anschlußbereiche
S oder D in störender Weise bedecken würden. Nach dieser Frei ätzung jener Teile
des Substratbereiches, welche später die Sourcen und Drains bilden sollen, können
mit Hilfe einer Diffusion die Sourcen und Drains hergestellt werden. Weil die Freiätzung
der nun die Sourcen und Drains bildenden Substratbereiche sowie die endgültige Formung
der Speichergates mit Hilfe der gleichen Maske erfolgte, mit der die Steuergateschiene
G2' geformt wurde, werden auch die Sourcen, Drains und Speichergates in selbstjustierender
Weise hergestellt, indem die Grenzen dieser Bereiche zu den Kanalbereichen hin durch
die Umrisse der Steuergates G2 beziehungsweise der Steuergateschiene G2' bestimmt
sind.
Es handelt sich hier also um ein selbstjustierendes Herstellungsverfahren für die
endgültige Form der Speichergates sowie der Sourcen S und Drains D.
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In der gleichen Weise, die beschrieben wurde, können noch weitere
Speicher-FETs mit weiteren Steuergateschienen gleichzeitig auf dem Baustein hergestellt
werden. Die restliche Verdrahtung der Speicher-FETs kann insbesondere anschließend
in für sich bekannter Weise erfolgen. Schließlich kann man in bekannter Weise die
integrierten Teile des Bausteins durch eine Schutzoxidschicht bedecken.
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4 Figuren 12 Patentansprüche
L e e r s e i t e